JP2006020283A - 画像アレイセンサのための制御回路及びヘッドライトの自動制御 - Google Patents

Abstract

【課題】 アクティブ画素画像アレイセンサ等の画像アレイセンサの各種機能を制御するための制御回路を提供する。
【解決手段】 本発明は画像アレイセンサを制御すると共にシリアル通信インターフェースを介して画像アレイセンサとマイクロコントローラの間の通信を制御する制御システムに関する。制御システムはデータスループットを減小するため他のパラメータと同様のウィンドウ機能、動作モード、感度等の画像アレイセンサの各種特性を有効に制御することができる。本発明の重要な特性は、制御回路が比較的少数の出力ピンを有するＣＭＯＳにかなり容易且つ有効に構成されることができ、マイクロコントローラと同様に画像アレイセンサに基いて制御回路にＣＭＯＳをかなり容易且つ有効に集積させ、部品数を減少させ、したがって、システムの全体コストを減少させるという事実に関連している。
【選択図】 図９

Description

本発明は制御システムに関し、より詳細には、シリアル通信インターフェースを介して、所定数の画素を有する画像アレイセンサを制御すると共に画像アレイセンサとマイクロコントローラの間の通信を制御する制御システムに関し、特定用途向けＩＣ（ＡＳＩＣ）として形成されると共に回路画像アレイセンサとカスタムＩＣを形成するマイクロコントローラに集積されさえするように適合される回路を介して、画像アレイセンサの動作モードと同様に画素又はサブウィンドウの各種サブセットを効果的且つ経済的に制御させる。

米国特許No.5,386,128 米国特許5,471,515 2/SPIE VOL.1900

一般に、画像アレイセンサは当技術において公知である。フォトゲートとフォトダイオードの両画像アレイセンサは公知である。そのような画像アレイセンサの例は、１９９３年７月のEric R. Fossumによる特許文献１及び特許文献２及び非特許文献１の「アクティブ画素センサ：ＣＣＤは時代遅れか？（ACTIVE PIXEL SENSORS: ARE CCD'S DINOSAURS?）」に開示され、ここにインコーポレイテッドバイリファレンスされている。アクティブ画素画像アレイセンサも又公知であり、例えば、カリフォルニア州のラ・クレセンタ（La Crescenta）のPHOTOBIT LLC により製造されている。そのようなアクティブ画素画像アレイセンサは通常、ウィンドウを形成する所定数の画素、例えば、５０Ｘ５０のウィンドウで供給されている。

そのようなアクティブ画素画像アレイセンサに関する幾つかの重要な制御の研究がある。１つの重要な研究は一般にウィンドウ機能として公知なものに関連している。ウィンドウ機能は各種目的のため画像アレイセンサ内のサブウィンドウの画像を制御する能力に関連する。例えば、アクティブ画素画像アレイセンサはヘッドライト及びテールランプのために使用されてもよく、ヘッドライトの自動調光システムの一部分として検知する。より詳細には、本発明の１実施例では、画像センサは異なるフィルタを通る１つのフレームで、２つの実質的に同一サイズで独立して配置されたサブウィンドウに分割され、一方はヘッドライトを映像するもので、他方はテールランプを映像するものである。そのような適用において、１つの行は第１サブウィンドウから走査されてもよく、相当する行は他のウィンドウから走査される。処理はサブウィンドウのすべての行が走査されるまで繰り返される。

ウィンドウ機能はまたシステムのデータスループットを制御するために使用されてもよい。例えば、上述した適用では、道路標識及び街灯等のノイズを識別するために必要である。そのような適用では、ＡＣ電力線間電圧がある場合には、調和解析が決定されるために使用されてもよい。そのような適用では、最強の調波は米個の６０Ｈｚ線間電圧で通常１２０Ｈｚであり、欧州の５０Ｈｚ線間電圧で１００Ｈｚである。フーリエ級数分析を使用し、１００及び１２０Ｈｚ周波数の構成部品を検出するため、データは通常いずれかの周波数の２倍以上の割合でサンプリングされなければならず、１／５０秒及び１／６０秒の完全なサイクルに均等に分割する。例えば、６個の均等に間隔をあけたサンプルは５０Ｈｚ線周波数のため秒当たり３００サンプルの割合で取られ、６０Ｈｚ線周波数のため秒割合当たり同一の３００サンプルで取られる。秒割合当たり３００サンプルはしばしばビデオカメラで使用される秒フレーム割合当たりの通常の３０サンプルの約１０倍である。過度に高いデータスループット率を避けるため、フレームサイズは比較的小さいサイズ、例えば、２画素単位と同程度に限定されてもよい。

ウィンドウの特徴はシステムの配列のために使用され得る。例えば、接近する車両のヘッドライトの接近を検出する有益な視野は高度で約１０°、幅で３０°である。しかし、そのようなシステムでは、車両内のセンサの光学的配列に幾つかの誤りを許容するのが好ましい。例えば、１３°の高度の視野を有するセンサは３°の調整不良を許容し、適切な１０°の高度範囲を見るように供給されていてもよい。ウィンドウの特徴は要求された１０°の視野を走査された縮小、例えば、機能にとって画像処理データスループットの２０％よりよくさせる。特に、適切な視野を得るため、システムが取付けられた後、較正測定が取られてもよい。視野はまた接近するヘッドライトの画像の平均位置、又は制御された車両自体のヘッドライトにより通常照らされた道路の一部分の平均に基いていてもよく、接近する車両に基いてシステムに制御車両のヘッドライトを減光させ、その車両のヘッドライトは通常、制御車両自体のヘッドライトにより照らされた道路部分の上部範囲の上方に数度だけの高度で現れる。

アクティブ画素画像アレイセンサを利用する適用における別の重要な考察は装置の感度を制御する能力である。一定の適用にとって、画像アレイセンサの飽和を避けるためシステムの感度を調整することが必要なことがある。例えば、そのような適用では、接近する車両からのヘッドライトの画像は視野の明るい地点として現れる。画像アレイセンサの感度が高すぎて設定された場合には、ヘッドライトを映す特定の画素は飽和状態となり、現実の感度は決定されることができない。そのような状態では、ヘッドライトの画像の感度は接近する車両の距離の一般の表示器であるので、そのような情報は失われる。第２に、接近する車両からのヘッドライトの明るい画像はシステムによい表示となり、検出された画像は照らされたり、又は車両自体のヘッドライトにより照らされた物体から反射されることよりむしろ接近する車両からである。

それ自体、そのようなアクティブ画像アレイセンサのための動作モードと同様にウィンドウサイズの改善した制御を提供する必要がある。動作調整の感度及びモードに加えて、フレーム読取りの繰返しタイミング及び読取られるフレーム数のような他のパラメータはまた制御される必要がある。第３に、重要な考察はかなり迅速にそのような変化をさせる能力である。

そのようなシステムの別の重要な考察はそのような制御回路のためのかなり限定された空間である。例えば、ヘッドライトの自動調光システムはバックミラーを有する取付けブラケットを共有するハウジングに配置されているのが好ましい。そのような適用では、空間はかなり限定されている。その上さらに、制御回路において、回路の構成部品数を減少することは常に好ましく、かなりコストを削減する。例えば、上述したようなアクティブ画素画像アレイセンサはＣＭＯＳ技術に基づいている。したがって、マイクロコントローラ自体と同様に画像アレイセンサで集積可能な回路を開発する必要がある。

従来技術に伴う各種問題を解決することが本発明の目的である。

さらに、画像アレイセンサのための制御システムを供給することが本発明のさらなる目的である。

さらに、画像アレイセンサとマイクロコントローラの間の通信を制御する制御システムを供給することが本発明のさらなる発明である。

さらに、アクティブ画素画像アレイセンサ等の画像アレイセンサの各種機能を制御するための制御回路を供給することがさらなる目的である。

要約すると、本発明は画像アレイセンサを制御すると共にシリアル通信インターフェースを介して画像アレイセンサとマイクロコントローラの間の通信を制御する制御システムに関する。制御システムはデータスループットを減小するため他のパラメータと同様のウィンドウ機能、動作モード、感度等の画像アレイセンサの各種特性を有効に制御することができる。本発明の重要な特性は、制御回路が比較的少数の出力ピンを有するＣＭＯＳにかなり容易且つ有効に構成されることができ、マイクロコントローラと同様に画像アレイセンサに基いて制御回路にＣＭＯＳをかなり容易且つ有効に集積させ、部品数を減少させ、したがって、システムの全体コストを減少させるという事実に関連している。

本発明は、上述したように、アクティブ画素画像アレイセンサ等の画像アレイセンサを制御するための制御システムに関し、例えば、PHOTOBITフォトダイオードの画像アレイセンサであり、マイクロコントローラと比較的有効なシリアル通信インターフェースを供給する。システムはフォトダイオード画像アレイセンサに関連させて説明及び示されているが、本発明の原理はまた、上述したように、例えば、フォトゲート型の画像アレイセンサ等の他の画像アレイセンサにも適用可能である。後述する制御システムは現在のＣＭＯＳ画像アレイセンサ及びマイクロコントローラと集積させて適応される。マイクロコントローラと画像アレイセンサの間のシリアル通信インターフェースは比較的低いピンカウントデバイスを供給する。例えば、実施例は制御論理、プログラマブル行、列及びタイミングコントローラ、フォトアレイセンサ及び付随のバイアスネットワーク、図９のブロック１，２，３及び４に示された増幅器及びアナログデジタルコンバータを集積してもよい。これらの機能の集積は主要の別のブロックとしてマイクロコントローラのブロック５にだけ残されている。接地ピン、Ｖ＋供給ピン、発振器入力ピン、及びマイクロコントローラへのシリアルインターフェース用の３つのピンは要求されるすべてのピンとなってもよい。診断機能用のＶ−供給及びシリアル出力ピンでさえ、これは８個のピンだけ要求する。

本発明による制御システムは図９から図１２ｇに示されている。本発明による制御システムの例示の適用は図１から図８に示されている。しかし、本発明の原理はそのような適用に限定されないことは認識されるべきである。特に、本発明による制御システムは画像アレイセンサの適用で実質的に使用されるように適応され、ウィンドウサイズ、フレーム及び上述した各種他のパラメータ等の１以上の画像アレイセンサは制御される必要がある。

（ヘッドライトの自動調光システム）
ヘッドライトの自動調光システムは運輸省（ＤＯＴ）規則によりヘッドライトの自動調光を供給するように適用され、３°で４００００カンデラ、６°で３２０５０カンデラ、９°で１５００カンデラ及び１２°で７５０カンデラの強度を供給する。そのような放出パターンの例は図１に示されている。本発明で使用されるヘッドライトの自動調光システムは図２から４に示されているような光学システム及び図５から８に示されているような画像処理システムを含んでいる。他の車両の運転者を過度の光輝に晒すことなく、最長の適度な時間、高ビームのヘッドライトを残存させるため、本発明によるヘッドライトの自動調光システムは制御車両に関する他の車両の水平角度位置と同様に距離の関数として車両の高ビームへッドライトを制御する。以下により詳細に説明するように、光学システムは他の車両のヘッドライトとテールランプとを識別するように適応されている。他の車両のヘッドライトとテールランプからの光線は画素センサアレイで空間的に分離され、道路標識及び雪等からの反射のような他の周囲の光源に関するヘッドライトとテールランプとの増加した識別を供給する。光学システムは入射光源の水平及び垂直の両方の位置を光学システムの視野内に決定させる。画像処理システムは画素を処理し、制御車両に関して別の車両の距離及び水平角度位置の関数としてヘッドライトの自動制御を供給する。そのように、本発明によるシステムは、高ビームヘッドライトをできる限り長く残存させることにより車両の孔ビームヘッドライトの最適制御を供給するように適応され、他の車両の運転者が過度な量の光輝に晒されるのを防ぐ。

（光学システム）
図２から４を参照すると、光学システムは１対のレンズ１０３及び１０４、レンズホルダ１０５及び画像アレイセンサ１０６を備えている。図２及び３に最良に示されているように、レンズ１０３及び１０４はアレイの異なる部分に同一の視野を映させるために垂直に間隔を置いている。レンズ１０３，１０４はデバイスの視野内の光源に対し比較的小さくなっている。

レンズ１０３は６００ｎｍより大きい波長の光を送ると共に画像アレイセンサ１０６の片側のテールランプから赤色光線１０１の焦点を合わせるための赤色フィルタ染料で形成されてもよい。赤色フィルタ染料は可視スペクトルの青色端ですべての光線をレンズ１０３に吸収させると共にスペクトルの赤色端で光線を送る。そのように、テールランプからの光源はレンズ１０３を通って十分に伝送されている間、ヘッドライト等の非赤色光源から送られた光量は非常に減少される。そのように、画像アレイセンサ１０６に映されたテールランプからの光線の相対輝度は非常に増加される。

レンズ１０４は６００ｎｍ以下の波長を有する光を送るための藍色が染み出た染料で形成されてもよい。レンズ１０４は画像アレイセンサ１０６の他方側に光線の焦点を合わせるために使用される。藍色が染み出た染料は上述した赤色フィルタに対し補色の効果を有している。特に、藍色が染み出た染料は、スペクトルの赤色端から光を吸収している間に可視スペクトルの青色端からの光を送る。そのように、ヘッドライト等の光源からのほとんどの光は、テールランプから放出のすべての光が実質的に遮られている間にレンズ１０４を通って送られる。

ヘッドライト及びテールランプの両方は赤外線の実質量を放出する。約７５０ｎｍ以上の波長で光を抑制するフィルタ染料又は別のフィルタを有するレンズを使用することにより、ヘッドライト及びテールランプにより送られた赤外線はレンズ１０３及び１０４によって実質的に遮られるだろう。赤外線光を除去することにより、赤色フィルタを通って映される赤色光と藍色フィルタを通って映される赤色光は実質的に増加されるであろう。

レンズ１０３及び１０４のための赤色及び藍色染料の使用は単なる例示である。レンズ１０３及び１０４のフィルタ特性はデバイスの感度を特定の光源に最適化するために選択される。例えば、新しい車両のヘッドライト又はテールランプは異なるスペクトル、例えば、高密度の放電ヘッドライト及び異なるフィルタ特性を必要とする光放出ダイオードのテールランプを有する別の光源で置換されてもよい。ヘッドライト及びテールランプのスペクトル特性により、透明レンズ１０３及び１０４は別の色付フィルタで使用されてもよい。

レンズ１０３及び１０４はアクリル性球状レンズで形成されてもよい。二者択一的に、レンズ１０３及び１０４は色分散及び球状レンズにある球状収差を最小にするために球状レンズとして形成されてもよい。球状及び非球状レンズの両方で形成された復号レンズもまた考えられる。

単体レンズはまた別のレンズ１０３及び１０４の代わりに使用されてもよい。単体レンズの使用は全体又は一部分の色付き画像アレイセンサに視野を映すために使用されてもよく、アレイの個々の画素に色素を含んでいる。

図２及び３に最良に示されているように、２つのレンズ１０３及び１０４と画像アレイセンサ１０６の間の水平距離は僅かに異なる。２つのレンズ１０３及び１０４のオフセットは、材料の屈折率がそれを通る光の波長で変化するという事実の結果として創られた色分散を補償する。２つのレンズ１０３及び１０４は可視スペクトルの異なる部分を送るので、レンズ１０３及び１０４と画像アレイセンサ１０６と間の距離はレンズ１０３及び１０４のそれぞれにより送られた光の帯域の分散を最小にするために最適化される。

上述したように、レンズ１０３を通って送られた光線１０１は画像アレイセンサ１０６の一方側に映され、レンズ１０４を通って送られた光線１０２が画像アレイセンサ１０６の他方側に映される。レンズ１０３及び１０４を通って送られる光線のそのような空間の分離を供給するため、レンズホルダ１０５はカットアウト１０７を供給され、光吸収材料で形成又は被覆されるのが好ましい。これらのカットアウト１０７は赤色レンズ１０３を通って送られた所望の最大垂直角度を超える光線が光線１０２のため確保された画像アレイセンサ１０６の一部分に映されるのを防いでいる。逆に、カットアウト１０７はまたレンズ１０４を通って送られた光線が光線１０１のため確保された画像アレイセンサ１０６の一部分に映されるのを防いでいる。

光学システムの視野は画像アレイセンサ１０６に対するレンズ１０３及び１０４とカットアウト１０７の構成により規定される。例えば、垂直方向に１０度で水平方向に２０度の例示的視野は以下に示す構成により作り出されてもよい。特に、そのような視野にとって、レンズ１０３及び１０４は小部分のカットアウトを有する１．５ｍｍの直径で選択され、レンズ１０３，１０４をそれらの中心が１．０ｍｍ離れるように配置させる。レンズ１０３は画像アレイセンサ１０６から４．１５ｍｍに配置され、レンズ１０４は４．０５ｍｍ離れて配置されている。レンズ１０３及び１０４の前後表面の半径は４．３ｍｍで、０．２ｍｍの厚さを有している。

図３及び４に最良に示されているように、環状カットアウト１０８はレンズホルダ１０５に形成されている。通常矩形の一対の孔１１０は後壁１１２に形成されている。後部の孔１１０は水平方向で１．６ｍｍであり、垂直方向で０．８ｍｍである。図４に最良に示されているように、カットアウト１０７は後部の孔１１０から前部のカットアウト１０８の直径に先細になっており、上述した視野を供給する。

したがって、上述した構成は所望の水平及び垂直視野外の光を調節することができる。特に、図３はシステムが垂直視野を超える角度で入射した光線をどのように調節するかを示している。図４は水平視野内の画像アレイセンサに映された光線を示している。

画像アレイセンサ１０６は例えば、米国特許No.5,471,515に開示され、ここにインコーポレイテッドバイリファレンスされ、カリフォルニア州ラ・クラセンタのPhotobit LLCから入手可能なＣＭＯＳアクティブ画素画像センサアレイであってもよい。ＣＭＯＳアクティブ画素画像センサは同一のチップに他のＣＭＯＳ電子部品を集積する能力と同様に比較的高い感度及び低い電力消費を供給する。画像アレイセンサ１０６は５０Ｘ５０の４０μｍの画素アレイであってもよい。画像アレイセンサ１０６の画素数はレンズ１０３及び１０４が投影する領域内にすべての画素が入るとは限らないように選択される。余分な画素は予想画像位置をオフセットすることにより機械的調整不良の簡単な修正を可能にする。

画像アレイセンサ１０６は視野内の光源に関しての空間情報を供給する。アレイのサイズは限定されず、物理的及び経済的制限により選択及び命令されてもよいが、アレイに存在する画素数は十分な空間の細部を得るために選択される。画像アレイセンサ１０６は数百フィートのテールランプを正確に検出するように敏感でなければならない。そのような感度はフレーム周期の間にアレイのフォトサイトが光に晒される時間の長さを長くすることにより達成されてもよい。フレーム周期はアレイを入手でき、視野に入る別の車両を画像処理システムに検出させるのに十分短い時間で画像処理システムにフレームを運ぶように選択される。短時間周期はまた集積周期の間のフレーム内の動作量を制限し、したがって比較的より正確な瞬間画像を創造する。

画素アレイの使用はまた他の利点を提供する。例えば、上述したように、フレームを入手する光集積時間は変更可能である。そのような特徴は最適の結果を提供させ、暗さの程度を変化させる。画像アレイセンサの別の重要な特徴はアレイまたは個々の画素内の画素のサブセットを使用する能力である。そのように、ウィンドウサイズが減少されると、読出し率は増加する。そのような特徴はシステムに街灯等の周囲の光源を識別させる。特に、そのような特徴はシステムをフレーム内の光源に配置させ、６０Ｈｚの数倍の割合で光源の幾つかのサンプルを入手する。特に、サンプルが１２０Ｈｚの輝度変調を示した場合には、光源は街灯又は６０ＨｚＡＣ電源から電力を供給された他の光源になるであろう。光源が変調されない場合には、光源は車両のＤＣ電源により電力を供給されるであろう。

画像アレイセンサの別の潜在的利点はそれが車両直前の視野をより高い画素の解像度により映させることである。したがって、システムは制御車両に対する車両の角度が増加すると、有効な画素の解像度が減少するように構成されてもよく、それにより、それらの領域の処理時間の長さを減少させる。そのような構成は道路の縁の静止した反射物体からの光源に対するデバイスの感度を減少させる。

画像アレイセンサは製造されることができ、画素が映す視野内の領域の関数として画素ピッチが変化される。例えば、車両の中心の３度内の水平角度による空間を映す画素は１０μｍ画素ピッチを供給されてもよい。３度と６度の間の水平角度を映す画素は２０μｍの画素ピッチで供給されてもよく、６０度以上のそれらの画像角度は４０μｍピッチで供給されてもよい。そのような構成は検出領域を増加しないが、細部を解像する能力は比較的長い距離でテールランプのその相対サイズを考慮する重要な局面を増加させる。例えば、２００フィートの距離での４¹/₂インチの直径のテールランプは０．１１度以下の角度に対している。５０Ｘ５０の画像アレイセンサが２０度の視野を映すために使用された場合には、テールランプは画素により映された全体領域の約５．７％に対している。

テールランプはその周囲環境より比較的明るいが、テールランプにより与えられた赤色光はそのような距離で周囲の光により薄められる。所定領域の赤色光の量を同一領域の非赤色光の量と比較した時にそのような要素は重要となる。比較された空間領域は光源に対して大きい時、赤色光の割合は減少する。比較により、１０μｍの画素が４０μｍの画素の代わりにアレイ１０６の中心で使用される場合には、テールランプは全体領域の９０％に対し、１６倍の改善される。

（画像処理システム）
画像処理が図５から８に示されている。画像処理システムは画像アレイセンサ１０６、マイクロプロセッサ２０４、例えば、モトローラ型ＨＣ０８、ヘッドライト制御ユニット２０５及び一対のヘッドライト２０６を備えている。上述したように、アクティブ画素アレイセンサは画像アレイセンサ１０６のため使用されてもよい。そのようなアクティブ画素センサは画像アレイ２０１及びアナログデジタルコンバータ（ＡＤＣ）２０２を備えている。タイミング及び制御回路２０３はＡＤＣ２０２と同様に画像アレイセンサ２０１を制御するために使用され、集積時間、読出しタイミング、画素選択、利得オフセット及び他の変数を制御する。マイクロコントローラ２０４は画像アレイセンサ２０１により収集されたデータを分析するために使用される。マイクロプロセッサ２０４は、例えば、順番にヘッドライト２０６を制御するリレイとして実行する、ヘッドライト制御装置、在来の装置と通信している。順番に、ヘッドライト制御装置２０５はヘッドライト２０６に加えられた電圧を変え、高ビーム又は明るいランプを入り切りさせる。

ヘッドライト制御のフローチャートが図６に示されている。システムは絶対光の測定、ＡＤＣパラメータ又は他の関数の調整のため時々中断して連続サイクルで稼動する。

各サイクルの始めには、ブロック３０１でのように、２つの画像がレンズ１０３及び１０４を通って取得される。ステップ３０２において、レンズ１０３及び１０４からの画像は分析され、テールランプを検出する。別の画像はレンズ１０４を介してステップ３０３で取得される。レンズ１０４を介して取得される画像は、より低い光のレベルの反射及び不快な光源を拒絶しながら、接近するヘッドライトを検出するのに十分低い利得で取得される。画像が分析された後、システムは画像の非常に明るいをチェックし、ステップ３０５で制御車両の前で車が回転した場合のように、視野内の車両のヘッドライト又はテールランプの突然の出現を示す。明るい光が検知された場合には、装置はヘッドライト２０６を直ぐに減光し、後述するように時間検証を回避する。その後、サイクルは繰り返される。明るい光がない場合には、システムはステップ３０７に進み、画像にヘッドライト又はテールランプがあるかどうかを決定する。

フレームでのヘッドライト又はテールランプの有無を確認するため、調整しないカウンタと調整するカウンタが使用される。明るい光が検出された時、上述したものを除いて、ヘッドライト２０６を調節又は調節しないようにヘッドライト制御装置２０５に信号を送る前に、これらのカウンタは連続フレームからのテールランプ又はヘッドライトからなのか特定の光源の検証を供給する。検証を供給することにより、装置内又は画像内の異常はヘッドライト２０６疑似の動作を起こすことはないだろう。

調整するカウンタはヘッドライト又はテールランプを有するフレームが検出される毎に増分され、作用し始める要求された連続フレームの数が達成されるようになる。調整するカウンタはクリアフレームが処理される毎に０に設定される。調整しないカウンタはクリアフレームで増分され、ヘッドライト又はテールランプを含む各フレームで０に設定される。調整又は調整しないことを要求された連続フレームの実際の数は装置の全体速度により決定される。フレームが確証のために使用されるに連れて、システムはノイズ及び異常を受け難くなる。しかし、装置は迅速に反応して効果的になり、確証フレームの数は比較的低く保持される。ヘッドライト又はテールランプがステップ３０７で検出される度に、調整しないカウンタはステップ３０８で０に設定される。ステップ３０９で、システムはヘッドライト２０６の高ビームがオンかどうかをチェックする。高ビームがオフの場合には、更なる動作は要求されず、サイクルはステップ３１７により示されているように繰り返される。高ビームがオンの場合には、調整するカウンタはステップ３１０で増分される。調整するカウンタがステップ３１０で増分された後、調整するカウンタがヘッドライト２０６を減光するために要求される連続フレームの数に届いた場合には、ステップ３１１でシステムがチェックされる。その場合には、システムはステップ３０６に進み、ヘッドライト２０６を減光し、調整するカウンタと調整しないカウンタの両方をリセットし、サイクルを繰り返す。そうでない場合には、システムはサイクルを繰り返し、ステップ３１７に進む。

ステップ３０７で、画像にヘッドライト又はテールランプがない場合には、調整するカウンタはステップ３１２で０に設定される。その後、ステップ３１３で、システムは高ビームがオンかどうかを決定する。高ビームがオンの場合には、システムはステップ３１７でサイクルを繰り返す。ステップ３１４で、明かりがオンの場合には、調整しないカウンタは増分される。調整しないカウンタが増分された後、システムは調整しないカウンタが高ビーム２０６を作動するのに要求される連続クリアフレームの数に達したかどうかをステップ３１５でチェックする。その場合には、高ビームはステップ３１６でつけられ、サイクルは繰り返される。調整しないカウンタが明るいヘッドライトを作動するために要求される数以下の場合には、システムはステップ３１７でサイクルを繰り返す。

テールランプ処理のためのフロー図が図７に示されている。以下でより詳細に説明するように、テールランプ等の物体を識別する主な方法はレンズ１０３を通る画素のグレースケール値をレンズ１０４を通って映された同一空間を示す画素のグレースケール値と比較することを含んでいる。レンズ１０３を通って映された画素の値がレンズ１０４を通って映された画素の値より著しく高い場合には、光源は赤色光であると決定される。決定に加えて、光が赤い場合には、システムはまた画素のグレースケール値がしきい値以上であるかどうかを決定することにより光がテールランプであることを決定する前に赤色光の輝度をもチェックする。当技術分野で公知なように、光源の輝度は観察者からの光源の距離の二乗で変化する。そのように、先行する車両の距離の概略の決定はヘッドライトを減光する適当な時間を決定するために行うことができる。

しきい値は各種方法で形成されてもよい。例えば、予め決められた定数又は現在の画像センサ及びＡＤＣの設定の関数である数とすることができる。しきい値はまた全体が沿うの平均画素輝度の要素としてしきい値を計算することにより決定されることができ、周囲の光源を変えることにより発生する変動を除去するのに役立つであろう。さらに、画素値は関心の画素の隣接領域の画素の平均に比較されてもよい。この局所平均方法は画像内の比較的大きく適度な明るさの地点が車両の光源として見られるのを防ぐ。より詳細には、遠いテールランプは１以下の画素に対し、したがって適度な輝度を有するだけである。適度な輝度はおそらく大きい物体からの反射により発生される。多数の画素に対する近接のテールランプは周囲の画素より明るい飽和中心を有し、同一の方法にそれらをも検出させる。

しきい値はまたルックアップ表又は形成を介して空間的にしきい値を変えることにより決定されてもよい。しかし、しきい値は減光がＤＯＴ標準により許容された最も暗いテールランプを適切に生じさせるように決定されるべきである。遠い車両は制御された車両の高ビームの最も強い部分に晒され、したがって図１に示されているように制御車両の直前でだけ減光を必要とされる。したがって、比較的低いしきい値が制御車両の直前で映された光源のため選択され、制御車両の直前にない光源のためにより高いしきい値が選択されてもよい。例えば、図１に関連して説明されているように、中心の左右３度の視野を映す画素のしきい値は車両直前の赤色光のためのしきい値の輝度の約４倍で６度の車両のための輝度の１２倍の画像アレイセンサに入射する光レベルに一致すべきである。そのように空間的に変化するしきい値は制御車両の縁の領域に対しシステムを敏感にしないことにより赤色反射物により生じた故障のテールランプ検出を除去するのに役立つ。

同様のアプローチが中心の上下の空間及び角度の画像領域の画素のためのしきい値を変えるために取られることができる。しかし、車両は道路の盛り土及びこぶのため垂直方向にもっと頻繁且つ速く動く傾向があるので、車両角度に対するテールランプの感度を決定する時には、より連続的なアプローチが取られることがある。そのため、比較的厳しい垂直しきい値を指定して車両が数度上下移動する時に明るいヘッドライト２０６を入り切りさせてもよい。

光源がしきい値又はその近くでグレースケールを有している時に、ヒステリシス乗算器がしきい値に適用され、ヘッドライト２０６の振動を防止してもよい。したがって、明るいヘッドライト２０６がオフの場合には、しきい値はすべての画素のためより低くなり、最も弱いテールランプが画像にある場合でさえ、明るいヘッドライトが戻るのを防ぐ。しかし、明るいヘッドライト２０６がオンの場合には、しきい値はより高くし、十分な輝度のテールランプだけが検出され、車が減光範囲内にありヘッドライト２０６を減光させるようになっている。

テールランプの検出に直面する最大の問題の１つは道路の縁及び郵便ポストの印として通常見られるコーナーキューブ反射物から反射された不快な赤色光である。上述した可変のしきい値方法は個のノイズの幾つかを除去するのに役立つ。しかし、車両が適当な角度で反射物に接近する時に赤色反射物をテールランプから識別するのは相対的に不可能である。幸運にも連続フレームを調査すると共に時間に関するこれらの物体の動作を調査することにより、そのような反射物は濾過されることができる。連続して数回、テールランプ及び時間に関する画像の位置を記憶することにより又はテールランプが配置される小さな関心領域を検知することにより、装置は右側の動作を捜すことができ、光源が反射物であるかどうかを決定する。さらに、制御車両が静止物体を追い越す速度は車両が動いている別の車両を追い越す相対速度より非常に大きい。したがって、物体の輝度の増加率は通常、別の車両に対するより静止反射物に対する方がずっと大きくなるであろう。右側の水平方向の動作と結合する輝度のこの変化率は検出した故障のテールランプの数を減少させる印として使用されることができる。

光源の空間動作を分析する計算のより単純な方法は光源が配置される局所関心領域の幾つかの連続領域を簡単にとることである。垂直及び水平方向の動作は先行する車両のテールランプにとって比較的ゆっくりである。画素をサンプリングしてテールランプがすべてのサンプルに存在するかどうかを連続して数回調べることは画像内を速く動く物体を十分に除去することができる。

テールランプ処理のためのフロー図が図７に示されている。最初、ステップ３１８で、システムは画素がテールランプウィンドウ内にあるかどうかを確かめる。特に、上述したように、赤色光は画像アレイセンサ１０６の半分に映されている。したがって、画素は画像アレイセンサ１０６の適当な半分内にない場合には、システムはステップ３１９に進み、別の画素に移動する。上述したように、画像がテールランプかどうかを確かめる２つの基準がある。第１の基準はレンズ１０３を通る画素画像のグレースケールをレンズ１０４を通って映された空間の同一領域のための対応するグレースケールと比較することに関連する。レンズ１０３を通って映された画素のグレースケール値がレンズ１０４を通って映された対応する画素のグレースケールより著しく大きい場合には、テールランプを検出する基準の１つは満たされる。したがって、関心の画素がステップ３１８で確かめられたようにランプウィンドウ内にある場合には、レンズ１０３を通って映された画素のグレースケール値はステップ３２０において、レンズ１０４を通って映された対応する画素のグレースケール値と比較される。レンズ１０３を通る画素画像のグレースケール値がレンズ１０４により映された対応する画素よりｎ％大きくない場合には、システムはステップ３１９に進み、別の画素を調査する。そうでない場合には、システムはステップ３２１に進み、それが映す空間領域を基に特定の画素のためのしきい値を計算する。例えば、上述したように、画素のしきい値は画像アレイセンサ内のそれらの空間的関係に基いて変更されてもよい。

上述したように、テールランプ検出のための別の基準は隣接する画素に対する画素の輝度に関連する。したがって、ステップ３２２で、システムは隣接する画素の平均グレースケール値を計算する。ステップ３２３で、レンズ１０３を通って映された画素のための画素グレースケール値が隣接の画素の平均グレースケール値よりｎ％大きいと決定した場合には、システムはステップ３２４に進み、将来の参照フレームのためのテールランプリストに画素を追加する。そうでなければ、システムはステップ３１９に移動し、次の画素を動かす。ステップ３２５及び３２６で、上述したように、システムは検出された赤色光がテールランプか反射物かどうかを決定する。光が反射物であると決定された場合には、システムはステップ３２７に進み、次の画素に移動する。そうでなければ、ヘッドライトはステップ３２８で減光される。

ヘッドライト処理のためのフロー図は図８に示されている。ヘッドライト検出はテールランプ検出と同様である。主な相違はレンズ１０４を介して見られる画像だけが使用されることである。上述したように、画素の集積時間はより短く、ＡＤＣパラメータは画像だけがヘッドライト等の非常に明るい物体を示すようになっている。ほとんどの反射物はＡＤＣのゼロしきい値以下に十分下がる低く強い光源を有している。そのように、画素は隣接する画素の局所平均輝度に比較される。しきい値の空間的変動は視野の中心に一致する画素が画像の左の画素よりもっと敏感になるように設定されてもよい（左ハンドル領域）。しかし、これらのしきい値はヘッドライトから観察される放出パターン出の比較的広い変動のためテールランプのためのしきい値として同一程度まで空間的に変えるべきではない。さらに、接近する運転者に対するより多くのグレアの比較的高い可能性のため、ヘッドライトは同一方向で移動する車両からのテールランプが検出される場合より比較的もっと速く制御及び減光されてもよい。テールランプ処理回路と同様に、ヒステリシスはヘッドライトの循環を防ぐために追加されてもよい。

ヘッドライト検出のさらなる問題は、接近する車両間の距離の急速な減少から生じ、接近する車両が突然に制御車両の視野に入る時、例えば、コーナを曲がったり又は同様な状況の時に特に重要となる。この理由のため、さらなるフラッグが使用され、車両に明るいヘッドライトを直ぐに減光させ、光源が一定の絶対高レベルの輝度のしきい値以上である場合には確証を回避する。

ヘッドライト検出を悪化させる主な不快な光源は街灯及び電気的に照らされた通りのサイン等の頭上の光から来る。そのような不快な光源を除去する１つの方法はそれらの動作を分析することである。特に、すべての頭上の街灯は制御車両が移動すると画像の垂直上方に移動するであろう。この動作を分析することは幾つかの街灯を検出する有効な方法を供給する。不幸にも、遠いヘッドライトと画像の垂直上昇率は街灯が接近するまで大きくならないので、遠い街灯ほとんど同一高度角度となることが分かる。しかし、上述したように、街灯はＡＣ制御され、したがって１２０Ｈｚの輝度変調に晒される。ＤＣ電源により電力を与えられたヘッドライトはこの特性を示さない。したがって、画像アレイセンサ１０６は少数の画素を使用することができ、ウィンドウで幾つかの速い連続した読み出しをとっている。ウィンドウが十分に小さい場合には、ウィンドウは秒毎に数百フレームを読み出すことができる。一度、光源が画像で識別されると、幾つかのフレームは２４０Ｈｚ又はそれより高い割合で読み出される。その後、これらの読み出しは輝度変調を検出するために分析される。変調がある場合には、光源はＡＣ電源から生じ、無視されることができる。二者択一的に、フォトダイオードはローパスフィルタと関連して使用されることができ、変調されていない光にＡＣ変調された画像の光の割合を決定する。光源の重要な部分がＡＣ変更された場合には、画像にある光源はＡＣ光からであると仮定される。そうでなければ、光源はＤＣ電源からであると仮定される。

ヘッドライト処理のためのフロー図が図８に示されている。最初、ステップ３２９で、システムは画素がヘッドライトウィンドウにあるかどうかを決定する（すなわち、画像アレイセンサ１０６がレンズ１０４を通って映された光線のために確保したその部分）。そうでなければ、システムはステップ３３０に進み、次の画素を調査する。さもなければ、システムはステップ３３１で画素を調査し、画素が上述した１２０Ｈｚで変調されるかどうかを決定する。その場合には、光源は街灯であると仮定され、したがって、システムはステップ３３０で次の画素に進む。画素が１２０Ｈｚの輝度変調に晒されていない場合には、その後、システムはステップ３３２で隣接する画素の平均グレースケール値を計算する。ステップ３３３で、システムはそれが映す空間領域を基に特定の画素のためのしきい値を決定する。次に、システムはステップ３３４で、画素のグレースケール値を絶対高レベルのしきい値と比較し、例えば、どの車が制御車両の視野に突然入ってくるかどうかを決定する。その場合には、システムはステップ３３５に進み、フラグを設定し、直ぐに減光させる。そうでなければ、システムはステップ３３６に進み、画素のグレースケール値が隣接の画素の平均よりｎ％大きいかどうかを決定する。そうでなければ、システムはステップ３３０に戻り、次の画素を調査する。そうでなければ、システムはステップ３３７に進み、将来の参照フレームのためヘッドライトリストに画素を追加する。

システムはステップ３３８と３３９で上述したように光源を調査し、光源が街灯かどうかを決定する。光源が街灯でないとシステムが決定した場合には、システムはステップ３４０に進み、フラグを設定し、ヘッドライト２０６の減光させる。光源が街灯であるとシステムが決定した場合には、システムはステップ３４１に進み、次の画像に移動する。従来の車両のランプシステムは明るいランプをオン又はオフのいずれかにする選択を有している。本発明は視野内の他の車両の距離に基いて変化する輝度にライトが作動するヘッドライトシステムの使用に容易に適用可能である。そのような実施例では、ヘッドライトの輝度は各種技術により変えられてもよく、全体の輝度レベルを減少又は増加するためヘッドライトのデューティサイクルを変調することを含んでいる。

可変輝度のヘッドライトはまたよりよいノイズ濾過となる。特に、光源が検出され、車両の制御されたヘッドライトの輝度を減少させる度に、他の画像が検出され、これらの光源の輝度が同様の量減少されたかどうかを決定する。そうである場合には、システムは光源が車両のヘッドライトからの反射であることを決定することもできるであろう。そのような情報はフィードバックとして使用されることができ、比較的有効な手段を供給し、制御車両のヘッドライトの反射により生じた不快な光を除去する。そのような実施例では、上述された輝度のしきい値は使用されないだろう。より詳細には、画像内の最も明るいヘッドライトとテールランプの輝度が使用され、制御車両のヘッドライトの輝度を決定する。画像内のヘッドライト又はテールランプが明るくなるに連れて、制御されるヘッドライトは減光されるようになる。

（画像アレイセンサ制御システム）
本発明による制御システムは上述した例示の適用のため柔軟なウィンドウ機能を経済的に実行するように適用されている。例えば、上述した例示の適用において３つの重要な考察がある。第１に、画像アレイセンサの動作のモードと同様にウィンドウサイズと方向付けを制御できることで大きな有用性があり、例えば、上述したように、二重ウィンドウと単一ウィンドウの動作モード間を切り換える能力である。第２に、感度、フレーム読み出し繰り返しタイミング、及び読み出すフレーム数等の他のパラメータは制御されるためすべて必要である。第３に、上述した例示の適用では、実際はすべての新しい読み出しは以前の読み出しからの設定において主な変更を必要とし、設定を急速に変更することができなければならない。そのような適用において動作設定で頻繁に非常に多くの変更の必要があるとしても、各読み出し前に書かれる設定のすべてを要求することによりオーバーヘッドはほとんど追加されない。これはまた、時間の掛かるアドレス伝送及びバス構造のさらなる複雑さ及び画像アレイ制御回路のアドレスデコーディングの必要性を除去する。

上述したように適用の制御システムのため多数の他の考察がある。第１に、コストを最小にすると共に簡潔な制御回路を供給するため、回路の主要構成部品のすべてとまではいかないが幾つかを単一集積回路に集積できるのが望ましい。本発明の１つの特徴によれば、後述するような制御回路はマイクロコントローラへのシリアルインターフェースを備え、マイクロコントローラは画像アレイセンサと同一集積回路に集積されることができると共に画素の読み出しをデジタル化するためのアナログデジタルコンバータ等の各種他の構成部品に集積されることができる。結局、マイクロコントローラでさえ同一の集積回路チップに集積されてもよい。

そのような制御回路の別の考察は、画像アレイセンサに要求される光学ウィンドウはパッケージコストを増加させ、電気接続はまた従来の集積回路パッケージより光学ウィンドウのパッケージにおいて供給するのはより高価であることである。これらの理由により、映像チップとマイクロコントローラの間の低いピンのカウントシリアルインターフェースを使用するのが大いに好ましい。同一の双方向性シリアルインターフェースを使用し、画像センサコントローラへ命令を発行し、戻されるデジタル化された映像情報を読み出すのはさらに好都合である。共通シリアルパス、シリアルレジスタ及びマイクロコントローラへのシリアルポートとインターフェースするタイミングを保持し、共通シリアルアーキテクチァと命令をキューに入れ、最終的に、要求された映像動作を実行する命令データを処理するためのレジスタを使用し続けるのはさらに好都合である。上記シリアル命令処理のため使用される同一クロックに画素の読み出しの連続する近似のステップを結合し、マイクロコントローラに戻る連続する変換ビットを同時に送るのはさらに好都合であり、同一画素の変換のため連続する近似ステップが依然として処理されている間、このビット式伝送は始まる。製品映像コントローラは技術状態を適用する特注回路及び設計を必要とし、シリコン領域のコストはまた少なくとも最初はかなり高くなるだろう。したがって、それは画像アレイをマイクロコントローラに結合し、適度なシリコン領域で実行される画像検知処理を制御する論理にとって重要である。これらの及び他の設計目標を満たすため、新しいシリアルアーキテクチャが使用され、マイクロコントローラと直接インターフェースし、頻繁に変更される命令を効果的に記録し、処理を実行し、かなり複雑なウィンドウの読み出し機能を制御する。

例示した適用において、命令データの９バイト（７２ビット）はシリアルロード動作の間に１つの連続する隣接レジスタとして構成される９バイト長のシフトレジスタセグメントにシフトされる。幾つかの８ビット長レジスタのそれぞれは主要チェーンの値の１つに等しい、又はそれにより決定されたそれぞれの値に初期化されなければならないが、７２ビットチェーンのブランチオフとして構成されている。本発明の１つの構成では、バイト式シリアル命令は８ビットのシフトレジスタセグメントの最初で最上位のビット第１から最下位のビット第１に変更される。これは使用されるマイクロコントローラが最上位のビット第１を送ると共に受け取り、連続する近似アナログデジタルコンバータは最上位のビット第１位を変換すると共に送る。一方、シリアル増分回路は最初に送られた最下位ビットを有していなければならない。２つの他の８ビットシフトレジスタでは、値はそれがシフトインされているように予め増分されている。したがって、より一般的な場合には、簡単なシフトレジスタ機能はさらなる処理ステップで増加され、特定のレジスタセグメントはシリアル入力値の処理導関数でロードされる。本発明の実施例では、アナログデジタル変換処理のタイミングはシリアル処理のタイミングと共通している。コンデンサ充電のバランスのアナログデジタルコンバータは同期され、実際にコントローラのシリアル処理のために使用される同一クロックにより作動されてもよく、変換の各連続近似ステップがなされている時にビットは共通のシリアルインターフェースを介してマイクロコントローラに送られる。これはさらなる同期、制御、及び２つの機能が同期されずに共に動作する時に必要となるバッファリング論理を省略する。

上述したように連続してロードされるデータは以下の情報を含んでいることが好ましい。第１フレームの最初及び最後の列数は含まれている。集積周期の始めに行のリセットを抑制し、集積周期の終わりにフレームの読み出しを抑制し、第２フレームだけ選択すると共に処理する別の選択を示すビットは含まれている。上述したように、ヘッドライトとテールランプ画像を処理するためフレームの外径当たりの二重ウィンドウが要求されない時にこれらの選択の最後は使用される。第１フレームの最初及び最後の行の数は含まれている。集積周期の始めでリセットされるフレームウィンドウの行と読み出されるフレームウィンドウの行の間のサイクル行オフセットを示す行位置もまたシリアルデータに含まれている。第１に対する第２フレームの行及び列オフセットはまた第２フレームが選択される時の使用のため含まれている。フレーム又はフレーム対の特定の行のリセットと特定の行の読み出しの間の０以上の更なるフレーム周期（例えば、０から２５５）の整数を挿入することによって、周期的な行オフセットにより供給されるもの以上の集積周期をさらに増加するように供給される。データはまたフレーム又はフレーム対を読み出し、命令を完成する回数を含んでいる。

集積周期の始めでのリセットを選択的に抑制する特徴又は読み出しが含まれ、集積前のリセット及び集積後の読み出しは別の動作として取扱われることができる。一度に全体画像の読み出しのため要求されるブロックサイズはマイクロコントローラのメモリ能力を超えてもよい。読み出し動作は読み出される行だけをリセットする。低い光レベルにとって、比較的長い集積周期を使用する必要がある。限定されたマイクロコントローラのメモリはブロックに割り込む画像を必要とし、それぞれの処理は利用可能以上のメモリを必要としない。別のリセット及び読み出し命令なしで、これは非常に精巧な制御を必要とし、全集積周期を待ち、各ブロックを処理することを必要にさせるであろう。低い光状態におけるセンサの有効な使用はできるだけ多くのセンサ領域で、できるだけ多くの時間に亘り光りを集めることを要求する。長い集積周期の間、タイミングは通常は重要ではないので、利用可能な制御モードが可能な場合には、マイクロコントローラの制御の下、集積は可能である。この能力はこの理由のため供給される。その上さらに、非並行の行のウィンドウは、集積周期の始め出のリセット、又は読み出し機能の一部としてのリセットのいずれかの間、それらの範囲外に行をリセットしないので、フィールドは時差的スケジュールにリセットされる非並行の行出ウィンドウに割り込んでもよく、読み出し機能を抑制するがリセット機能を可能にする別の命令を使用する。その後、リセット機能を抑制すると共に読み出し機能を可能にすることにより許容の集積周期の後、マイクロコントローラはこれらのブロックそれぞれの連続する読み出し及び処理を開始してもよい。二重又は単一のフレームモードが選択されてもよい。この方法では、多数のブロックを処理する集積周期はコントローラ回路の複雑さの最小限の増加で並行されてもよい。上記シーケンスでは、実際の集積周期はマイクロコントローラにより決定され、単一又は二重のフレームの単一読み出しサイクルが通常、選択されるので、各命令の集積周期は通常、最小値に設定される。

示された実施例は例えば、上述されているように、フォトダイオードの画素センサのアレイとインターフェースすると共に制御するように構成される。一般に、行がリセットされる時に行のそれぞれのフォトサイトの電荷は放出される。その後、電子が光子ストライクとしてフォトサイトを自由にされる時に蓄積され、光レベルと集積時間の比較的広範囲の間、蓄積された電荷はほぼ集積時間と光レベルの積に比例するようになっている。したがって、上述したような集積時間はカメラとフィルムの露光時間に類似している。

読み出し命令データの受取りに引き続いて、制御システムは同一のシリアルインターフェースで応答するのが好ましく、連続してデジタル読み出しを伝送し、デジタル読み出しは命令により特定された各フレームのそれぞれの画素によって受け取られる光レベルを示す。この読み出しシーケンスは命令で特定された回数繰り返される。マイクロコントローラ、例えば、モトローラの68HC708XL36はダイレクトメモリアクセス機能を使用し、ダイレクトメモリアクセス機能はデータがフォトセンサからマイクロコントローラに伝送可能な割合を増加すると共に他の機能のためマイクロコントローラを自由にするために使用されてもよい。１つの欠点は特定のマイクロコントローラのダイレクトメモリアクセス機能が一度に２５６バイトのブロックに限定されることである。それぞれの画素の読み出しは８ビット値として符号化され、２５６バイトは２５６だけの画素からの読み出しを記憶することができる。降雨又はヘッドライトの調光器センサ用の二重フレームセンサのための公称６４対６４画素アレイで、例えば、６０ビットが３０度に一致した場合には、その後、１０度対３０度フィールドは１２００画素を含み、対応する２つの色付き二重フレームは２４００画素を含むだろう。このフィールドはブロックで読み出されると共に処理されなければならないことがあり、メモリの限界に達する前にマイクロコントローラの使用可能なメモリを超えるのを防ぐ。選択されたマイクロコントローラのダイレクトメモリアクセスの特徴を使用するため、データは２５６バイト以下のブロックの収集されることが必要だろう。１実施例では、各新しい行の始めで行の５つの連続する画素を伝送するために必要な時間に等しい間隔がある。データの１以上のブロックが特定の読み出し命令のために収集されなければならない時にダイレクトメモリアクセスの特徴を使用するため、ブロック長は行の境界と中断モードのブロック端が選択され、マイクロコントローラが受け取られる各ブロックの端部で中断されるように設定されるのが好ましい。その後、マイクロコントローラは５つの画素の間隔を有し、ダイレクトメモリコントローラを設定し、新しいデータブロックを受け取る。行の遅延時間の間、これは制御回路により使用され、行にリセットを発行し、その集積周期を開始し、読み出しのため行の画素からの電荷をコンデンサに伝送する。この処理は以下に続く回路説明に詳説されている。行間の５個の画素遅延周期は選択的に、幾つかの他の固定した遅延周期に変更可能又は変更されてもよい。しかし、この周期の間に実行されたすべての機能が毎回実行されないとしても、所定の読み出し動作のための行の遅延周期の間は一定の長さであるのが好ましい。一定の時間周期の利点は制御論理がフレームの読み出し間隔の計算のように複雑ではないことである。また、変化のパターンにより、可変周期は調和解析で問題を作り出す非周期のフレームの読み出しを繰り返させることができる。使用されるマイクロコントローラは選択的に、デジタル単一プロセッサ又は他のプログラム可能なデータ処理デバイスにより置換されてもよい。

図９を参照すると、本発明の使用のため画像アレイセンサとマイクロプロセッサを組込んだ例示の制御システムのブロック図が示されている。システムはプログラム可能な行−列及びタイミングコントローラ１、制御論理２、画像アレイセンサ３、増幅器及びアナログデジタルコンバータ（Ａ／Ｄ）回路４及びマイクロコントローラ５を備えている。本発明は制御論理２及びプログラム可能な行−列及びタイミング制御回路１に関連し、画像アレイセンサ３を制御すると共にマイクロコントローラ５との双方向シリアル通信インターフェース６を供給する。当業者であれば分かるように、本発明を形成する制御論理回路２と同様にプログラム可能な行−列及びタイミング制御回路１はＡＳＩＣとして実行されてもよく、全体回路の次の部分、すなわち、マイクロコントローラ５、画像アレイセンサ３及び増幅器及びＡ／Ｄコンバータ回路４の１以上の部分で集積されていてもよい。

図１０ａから１０ｃは図９に示されたブロック図の概略図である。図１０ａから１０ｃに示されているように、本発明による制御回路は上述したように制御論理２及びプログラム可能な行−列及びタイミングコントローラ１を組込んでおり、例えば、ＡＳＩＣ ＸＣ4003Ｅとして実行されて示されている。

図１２ａから１２ｂは図１０ｂで示されているようにＡＳＩＣ ＸＣ4003Ｅのためのプログラムを生成するために使用されるトップレベルの概略図である。参照したより低いレベルの図と共に図１２ａから１２ｂは、Xilinx社からUnited Libraryと組合せて、Viewlogic Systems社の1997年２月６日のWorkview Officeのバージョン7.31を使用して実行される。これらの図はXilinx Design ManagerのバージョンＭ1.3.7により処理されるネットリストを生成するために使用される。Xilinx Design Managerの構成プログラムにより生成されたビットストリームはＡＳＩＣ ＸＣ4003Ｅをプログラムするために使用されてもよい。図１０ｂのAtmel AT17C65シリアルメモリはその電力が回路に最初に加えらる度にＸＣ4003Ｅにプログラムを記憶すると共に自動的にダウンロードするように構成される。

図１１ａ及び１１ｂはレジスタ及びデータパスを示し、画像アレイセンサの命令データは画像アレイセンサの制御のため記憶されると共に操作される。レジスタの全体機能はセンサの二重ウィンドウの読み出しのために要求される行選択及び列選択のアドレスのシーケンスを発生し、読み出しシーケンスの制御を促進する状態信号を戻すことである。ブロック３００と３２０の組合せはＣＳＯ６を通り列選択アドレスＣＳＯ０を生成する。ブロック３３０と３４０の組合せはＲＳＯ６を通り行選択アドレスＲＳＯ０を生成する。ブロック３６０はフレーム数をカウントし、フレーム数はセンサの集積時間を延ばすために追加される。最後に、ブロック３７０はフレーム又はフレーム対を読み出す回数をカウントし、命令シーケンスを完了する。

制御回路のため２つの通常の動作モードがあり、１番目はレジスタがデータの７２ビット（９連続伝送バイト）で連続的にロードされる命令シリアルロードモードである。２番目の動作モードは命令実行モードであり、レジスタが再構成され、８クロックサイクルシーケンスのため選択的に使用可能にし、増分、ロードを実行し、アドレスの複雑なシーケンスを発生するために要求される機能とアレイセンサの制御されたウィンドウの読み出しを順序付けるために要求される出力を示す状態とを比較する。回路はアレイセンサにより復号される２進行及び列のアドレスを発生し、要求された制御及び読み出し機能を実行するため選択された行及び列の交点で適当な行及び画素を選択する。

ブロック３００，３２０，３３０，３４０，３６０及び３７０はそれぞれのリスト３０１，３２１，３３１，３４１，３６１及び３７１に列挙され、（示される交点を除く）これらのブロックから出力される信号はそれぞれリスト３０２，３２８，３３２，３４２，３６２及び３７２に列挙されている。それぞれのブロックはクロック信号ＣＬＫ、シリアルロード信号ＳＬＤ及び信号ＬＡＳＴを受け取り、これは特別のブロック又はブロックのグループが使用可能にされる８クロック信号の１グループの最後がブロック３３０以外のすべてのブロックで使用されることを示している。グループＳＣＯ_XＦ，ＬＣ_XＦ，ＨＣ_XＦ，ＳＲＯ_XＦ，ＬＲ_XＦ，ＡＲ_XＦ，ＨＲ_XＦ，ＩＦＤ_XＦ及びＲＦＣ_XＦの７２の矩形ボックスのそれぞれはクロックを使用可能にする個別のクロック型フリップフロップを示している。これらのフロップフロップは通常すべて、７２ビット（９連続伝送バイト）の命令語をロードする１つの長いシフトレジスタとして使用可能にされると共に構成される。８ビットのグループＳＣＯ_XＦを除いて、残りの８個のフリップフロップグループはそれぞれが使用可能なクロックを有する簡単な８ビットシフトレジスタである。ロードシーケンスの間、ＳＣＯ_XＦは各バイトのビット１と介してビット７を受け取り，ＳＣＯ１Ｆを介してＳＣＯ７Ｆにそれらの連続してシフトし、バイトでシフトする８クロックパルスの最後の前にビット７はＳＣＯ１Ｆにあり、ビット１はＳＣＯ７Ｆにある。その後、８クロックパルスの最後で、ＬＡＳＴが主張され、ＳＲＣＶの最後に来るビット０をＳＣＯＯＦに直接導き、ＳＣＯ１ＦをＳＣＯ７Ｆ、ＳＣＯ２ＦをＳＣＯ６Ｆ、ＳＣＯ３ＦをＳＣＯ５Ｆで置換し、ＳＣＯ４Ｆは変更させない。これはバイトのビットの順序を反対にし、連続するバイトは連続して最下位ビットの最初をＳＣＯＯＦからＬＣＩＮ及びＬＣ７ＦのＤ入力に伝送される。これはブロック３２０，３４０，３６０及び３７０で実行される連続する追加関数にとって必要である。ＳＣＯ_XＦグループは実行段階の間はその値がＳＲＯ_XＦのように静的のままであり、その段階の間は使用不能であるので、最初に配置された。これはデータセレクタをさらに複雑にする必要性を削除し、データセレクタは最上位ビットの最初から最下位ビットの最初に伝送順序を反対にするために使用される。４個の低い順位ＳＣＯ０からＳＣ０４は加算器３０７のより高い順位ビットのためＳＣ０４を繰り返すことにより拡張された記号である。バス３０３で伝送されたこの番号は第１に対する第２フレームの列オフセットであり、ＡＣ７を介してＡＣ０で発生され、バス３０４で伝送される第１フレームのため加算器３０７で列アドレスに加算される２つの補数形式をサインされている。加算器の出力はバス３０５で伝送される。信号ＳＳＦが主張され、バス３０５を選択し、第２フレームオフセットは追加され、それをバス３０６にゲートする。ＳＳＦが主張されない時、信号３０４は列オフセット値を加算することなく３０６に直接ゲートされる。ＣＳＯ_XＦは３０６からの行アドレスがＣＣＬＫのライジングエッジによりクロックされる。ＣＳＯ_XＦレジスタのビット数は変更されてもよく、センサの画素の列数を適応させる。３２から６４の列および行はヘッドライト調光制御のために要求される数及び上述した湿度感知の適用となると予想される。行及び列の選択アドレスのビット数は行及び列のより小さい数のために減少され、或いは、他が変わる場合には、少しで２５６の行及び列まで適応するために８に増加されてもよい。より多くの行及び列は本発明の範囲内であるが、ワードサイズの他の調整を必要とするだろう。８このワードサイズで留める必要はないが、これはマイクロコントローラのメモリ及び連続して伝送されたデータの８ビットワードサイズのワードのバイトサイズに一致させるのに好都合である。

連続するロード段階の間、データセレクタ３２２は出力信号ＳＣＯ０をＬＣ７ＦフリップフロップへのＤ入力であるＬＣＩＮに送る。データセレクタ３２４は同一のビット流れをＡＣ７ＦのＤ入力に送り、データセレクタ３２５はＬＣＯＦの出力をＨＣ７ＦのＤ入力に送る。命令ロード段階の完了で、８ビットレジスタＬＣ_XＦ及びＡＣ_XＦの両方は開始のアドレス又は第１フレームの低位列を含み、ＨＣ_XＦは最後のアドレス又は第１フレームの高位列を含んでいる。したがって、ＡＣ_XＦのカウントは最も低位列アドレスで始まり、それが高位列アドレスと一致するまで増分させる。次の画素のカウントで高位列アドレスが一致された後、低位列アドレスのコピーは再びＡＣ_XＦシフトされ、低位列アドレスから高位列アドレスへの増分カウントが繰り返されるようになっている。したがって、増分画素カウントは単純な連続加算の１つの動作であり、カウントが高位列アドレスに等しく、その後、それは次の増分動作のためＡＣ_XＦのカウントに低位列アドレスのコピー動作となるようになる。

ブロック３２０で示された論理は、上述されたシーケンスを作り出すために要求されるように、それが増分、比較及びコピーを実行することで独立されている。それはＣＬＫ入力の一連の８サイクルに応答してそうなり、使用可能な画素カウントＥＰＶＣは高い。８ＣＬＫサイクルの最初に、ＦＩＲＳＴは主張され、連続加算の１つの回路３２６により使用され、ＡＣ_XＦのカウントの最下位（第１）ビットに１つの加算をする。連続加算の１つの回路３２６はいくつかのゲート及び１つだけのフリップフロップを含み、桁上げを記録する。連続的に増分した出力ＡＣＡは連続ロード又はリセットカウントサイクルの間を除いてセレクタ３２４により選択され、増分した値は８個の使用可能なくロックサイクルの後にＡＣ_XＦで現れる。増分動作のそれぞれの間、ＥＰＸＣはまたＬＣ_XＦを使用可能にし、ＳＬＤを低くし、ＬＣ０はＬＣ７ＦへのＤ入力であるＬＣＩＮに送られる。したがって、８個の使用可能なクロックサイクルの終わりでは、ＬＣ_XＦの元の内容はその開始位置に再循環され、ＬＣ_XＦの値はその元の低位列アドレスを保持する。高位列アドレスＨＣ_XＦは同一経路で再循環され、ＡＣＩＮでのＡＣ_XＦの新しい連続した値はビット式方法でＨＣＩＮの連続した高位列アドレスと比較される。連続した比較機能ブロック３２７で実行され、２個だけのフリップフロップ及び幾つかの論理ゲートを含んでいる。フリップフロップの１つはカウントのビット式同等のトラック及び高位列アドレスを保持し、それらは連続してコンパレータに存在し、他は次のクロックサイクルの間にＡＣＥＨ出力信号を主張するために使用され、ＡＣ_XＦのカウントがＨＣ_XＦからの高位列アドレスに等しくなった後、ＥＰＸＣが主張される。ＦＩＲＳＴは連続する比較の等しい表示を初期化するために使用され、ＬＡＳＴはＡＣＥＨの要求された更新に信号を送るために使用される。この方法では、ＡＣＥＨは低位列アドレスをカウンタにコピーするために必要とされるクロックサイクル数を正確に主張される。また、ＡＣＥＨは出力であり、制御回路への入力として与えられ、行の終わりに信号を送る。行の間にＥＰＸＣの他の方法で周期的に使用可能な５個の画素の休止があり、要求された行の特定の機能が実行されてもよいようになっている。そうでなければ、命令のための全体の実行期間の間、列のカウントは画素値が読み出されるかどうかを規則的に加算され、画素カウントは周期的に循環し、同様の方法で循環される行カウントを使用可能にするために使用されるＡＣＥＨの周期表明を作り出し、フレームの要求された数が読み出されるまでフレーム読み出しカウントを順番に増分する集積フレームカウントを循環するようになっている。ＣＣＬＫ信号は、カウントＡＣ_XＦが８クロックシーケンスの最初と最後のクロック周期の間にそのリセット位置にある時だけ表明され、列セレクトレジスタで記録されたビットが不正確な位置にシフトされないようになっている。

ブロック３００及び３２０は共に列アドレスを生成し、またまさに述べたように循環され、周期的行時間ベースを確立する。ブロック３３０及び３４０は同様に実行するが、行アドレスを生成すると共に周期的フレームスキャンタイミング信号を作り出す同一機能ではない。説明は相違に導かれるだろう。意図した適用では、第２フレームの列オフセットは通常小さいが、第２フレームの行オフセットは大きい。そのため、ＳＲＯ_XＦの完全な８ビットは第２フレームの行オフセットのために使用される。低位ビットの最初に反対の順序は既になされているので、シリアル命令の間、すなわちＳＬＤが高い時だけ、表明されるイネーブルを有する単純な８ビットシフトレジスタである。第２フレームの行オフセットを加算する加算器３３７の機能は第２フレーム列のオフセットのためブロック３０７の関連回路の結合機能に類似し、選択第２フレームＳＳＦ信号の使用はＲＣＬＫの使用と同様であり、新しい行選択アドレスをＲＳＯ_XＦレジスタに記録する。しかし、ＲＣＬＫが表明され新しい行を選択する時のタイミングはまったく異なっている。２つの分離した行の選択カウンタは異なって初期化されるが、一緒に増分される。それぞれ１つは高位行アドレスに別々に比較され、使用可能な行カウントのＥＲＷＣ信号が表明されるＣＬＫの次の８サイクルの間に低位行アドレスにリセットされる。おそらく第２フレームの行オフセットにより増分されるリセット行カウンタＲＲ_XＦは行を選択するために使用され、集積周期の始めでリセットする。アナログデジタルの行カウントＡＲ_XＦは行を選択するために使用され、高位列範囲の読み出しウィンドウへの低位列の画素のアナログデジタル変換のための容量性保持レジスタにゲートする。リセット行カウントＲＲ_XＦは低位行アドレスに等しく初期化され、その通常の構成は列アカウントに直接類似している。しかし、アナログデジタルの読み出し行ＡＲ_XＦカウントはロード命令の一部として特定される値に初期化されている。所定の値はＬＲ_XＦに書かれた低位行カウントより大きく、ＨＲ_XＦに書かれた高位行カウントより少なく又は等しくすべきである。各カウントは、それがロードされる時の高位行カウント及びそれが増分されると共に増分動作の間に低位カウントにリセットされる各時間への均一性を個々にチェックされ、高位行カウントへの均一性が検出されたものに続く。その結果は、リセット行及びアナログデジタル読み出し行カウントが行のカウント値の同一範囲を通って同一ランプパターンに続くがお互いに動きがずれているということである。データセレクタ３４５は、リセット行ＲＲＷ信号が表明され、集積周期の始めに行をリセットする時にＲＲ_XＦカウンタからのバス３４３をバス３３４に送る。さもなければ、ＡＲ_XＦカウンタからのバス３４４は３３４に送られ、読み出す行を選択する。集積周期を開始する連続行のリセットは、リセット行アドレスが低位行アドレスと等しい命令サイクルの始めで、すなわちフレームのトップで開始する。集積周期を開始する行のリセットは一度開始すると、フレーム又はフレーム対のすべての行がリセットされるまで続く。リセット動作は挿入される集積遅延フレーム数に等しい集積フレーム周期のため中断され、フレーム又はフレーム対が最終読み出しサイクルのためリセットされるまで続く。その後、行の読み出しはアナログデジタル行カウントが低位アドレスに等しく設定される時に後に１以上の行を開始する。リセットプロセスのように、一度読み出しが加算された集積遅延フレーム周期のため読み出しを時間的に中断してフレームの終わりまで続く。命令の実行は最後のフレーム又はフレーム対の最後の行の読み出しが完了された後に丁度終わる。

ＩＦＤ_XＦレジスタは加算された集積遅延周期の数の合計の２つの補数及び１つに予め設定される。すなわち、遅延周期の追加のない間、それは２の補数形式の−１に設定され、リセット及び各読み出しサイクルのための読み出しの間の２つの追加の集積遅延周期の間、それは２つの補数形式で−３に設定される。ＩＦＤ_XＦレジスタの値はそれを低高の列及び行カウントレジスタとして再循環することにより維持される。カウンタＩＦＣ_XＦは最初１＋にロードされ、ＩＦＤ_XＦに配置された値及びあふれ状態は次の８クロックサイクルのため集積フレームカウントのあふれＩＦＣＯＶを高くすることにより表明され、使用可能な集積フレームカウントＥＩＦＣ信号は表明される。以前のブロックとして、ＥＩＦＣはカウントを増分するように表明され、あふれ表示の表明はＩＦＤ_XＦからの値のコピーをＩＦＣ_XＦに予め増分させると共にコピーさせる。予め増分させる機能はカウンタがロードされる時にあふれ状態が同一サイクルで生じることができるように使用される。ＩＦＣＯＶの表明は集積フレーム遅延周期の終わりに信号を送るために使用される。それは８ＣＬＫサイクルのためＥＩＦＣ信号を表明することによる各サイクルのフレーム周期のため一度使用可能にされる。連続して加算したもの及びあふれ検出器は２つのフリップフロップ及び幾つかの論理ゲートを使用し、ＩＦＩＮのシリアルビットストリーム入力の値を１＋に等しくするＩＦＣＡでシリアルビットストリームを出力する。

ブロックのカウンタ３７３は１の合計の負数及びフレーム又はフレーム対を読み出す回数に設定される。ブロック３６０のＩＦＣ_XＦレジスタに類似し、命令の実行が最終フレームの読み出しの終わりで終了するので値をリセットするレジスタは要求されない。ＲＦＣＯＶのあふれ状態が表明されると共にブロックの読み出しが完了される時に読み出し命令の最後は信号を送る。

選択として、ＳＯＵＴ信号はコントローラにより出力され、都合のよいことには命令書き込み段階の間にマイクロコントローラのシリアル入力に入力する。戻された値はブロック３７３の加算の１つの回路により増分された各シリアルバイト値を有するであろう。この小さな変化で、それはすぐ前の命令の実行の終わりに設定された７２ビットレジスタの値により直接決定され、それにより、よい診断テストポイントを構成し、非常に小さい追加論理で制御論理の比較的大きい割合の動作を確認する。ＲＦＣＯＦＮは同一のＣＬＫを有し、ＲＦＣＯＦとして使用可能であり、そのＤ入力としてＲＦＣ０を有している。それはクロックの正のエッジよりむしろ負でクロックされる。その結果はＳＯＵＴは１．５クロックパルス、ＲＦＣ０を先行し、ＭＩＳＯラインのマイクロコントローラに送り返す適当な段階である。

命令レジスタの合計７２のフロップフロップがあり、さらなる処理レジスタに２５のさらなるフリップフロップがあり、行及び列アドレスを入手すると共に保持するレジスタに１４のフリップフロップとシリアル加算、比較に１３のフリップフロップがあり、合計１２４フリップフロップのためにあふれ機能がある。加算されたゲート及びバス論理は最小限であり、制御及びシリアルインターフェースブロックは加算部分の比較的適度な数で実行され、この新しいアプローチは実行される機能のための論理要求によって非常に重要であることが分かるようになっている。

図１２ｂに関して、図１２ｃに詳説されたブロック５００はクロック及び、例えば、図１０ｃに示されたモトローラの68HC708XL36のようなマイクロコントローラ５のＳＰＩポートとインターフェースする論理を供給する。クロック及びマイクロコントローラ５のシリアルポートとの相互接続はブロック５００に示され、図１２ｃの回路の説明で説明されるだろう。

ブロック５０１はブロック５００からのＳＹＮＣ，ＲＵＮＳ及びＣＬＫ信号及び５０５を通してブロック５０２をキューに入れると共に処理する連続して構成された命令からのカウンタ状態情報を受け取り、ブロック５０１は５０７を通ってブロック５０２で起こる処理の全体シーケンスを制御する１グループの制御及び論理イネーブル信号を発行することによりこれらの信号に応答する。ブロック５０１はまたクロック及び結合した選択及び開始変換信号を電荷再分配アナログデジタルコンバータ（Ａ／Ｄ）、例えば、ＬＴＣ１１９６に送る。ブロック５００はＬＴＣ１１９６からシリアルデータラインを入力すると共に緩衝し、データ信号の緩衝したシリアル形式をＤＯＵＴとして送り、ＮＤＣＬＫとして結合したクロックをマイクロコントローラ５に送る。５０７を通るブロック５０２はキューに入れ、記憶し、及び命令を処理する多数の機能を与える新しいシリアルアーキテクチャを表現する方法で図１ａ及び１１ｂに詳説されている。アーキテクチャの詳細は論理図の従来のセットよりこの表現の方がより明りょうである。

ブロック５０２は図１１ａ及び１１ｂのブロック３００及び３２０で詳説されている。ブロック５０２のフリップフロップはＳＬＤが表明される命令入力段階の間にシリアル命令語から３バイト、２４ビットを入力すると共にキューに入れる。これらのバイトは第２フレームの列オフセットＳＣＯ、第１フレームの低位列ＬＣ、及び第１フレームの高位列ＨＣである。命令の実又はＲＵＮＳが表明される実行段階の間、この同一のレジスタセットが使用され、ブロック５０６に要求されたようにラッチされる動作列アドレスの適当なシーケンスを生成する。ブロック５０６はまた図１１ａのボックス３００で設定されたＣＳＯ_XＦフリップフロップとして示されている。ＳＣＯ_XＦレジスタのビット０から４（すなわち、ＳＣＯ０Ｆ，ＳＣＯ１Ｆ，ＳＣＯ２Ｆ，ＳＣＯ３Ｆ及びＳＣＯ４Ｆ）は第１フレームの相当する列に対して第２フレームの列の列オフセットを示すサインした数を入力するために使用される。この語のビット５，６及び７は特別の目的のために使用される。これらのビットはバスＳＣ０[７，０]の示したラインのブロック５０２から出力され、ブロック５０１へのＳＣ０７（ＳＦＭ），ＳＣ０６（ＩＲＲ）及びＳＣ０５（ＩＡＤ）として入力される（これらの信号は図１２ａから１２ｇのＳＦＭ，ＩＲＲ及びＩＡＤ指示のもとでなくなることに注目しなさい）。ＳＣ０７（ＳＦＭ）は命令語で設定され、第１フレームの処理及び読み出しをスキップし、フレーム対の第２フレームだけを処理する。命令の実行及び集積時間はＳＦＭが設定される時の処理段階がおよそ半分の数になるので短くされる。ＳＣ０６（ＩＲＲ）は集積周期の開始で行のリセットを抑制するように設定され、ＳＣ０５（ＩＡＤ）は実行の間に行の読み出しを抑制するように設定される。ＩＡＤ又はＩＲＲの設定は命令の事項のタイミングを変更することなく、一定の機能を抑制する。

ブロック５０３は図１１ａのボックス３３０及び図１１ｂのボックス３４０に詳説されている。ブロック５０３のフリップフロップはＳＬＤが表明される命令の入力段階の間にシリアル命令語から４バイト、３２ビットを入力すると共にキューを入れる。これらのバイトは第２フレームの行オフセットＳＲＯ、第１フレームの低位行ＬＲ、ＡからＺのコンバータＡＲで読み出す行のための行カウントの初期値、及び第１フレームの高位行ＨＲである。命令実行又はＲＵＮＳが表明される実行段階の間、この同一のレジスタセットはブロック５０７で要求されるようにラッチされる行アドレスの適当なシーケンスを生成するために使用される。ブロック５０７はまた図１１ａのボックス３３２に設定されたＲＳＯ_XＦとして示されている。論理は要求されるような集積周期の始めにリセットする行の行数とそれぞれの集積周期の終わりに読み出す行の行数の両方を生成すると共にラッチする。

ブロック５０４は図１１ｂのボックス３６０で詳説される。ブロック５０４のフリップフロップはＳＬＤが表明される命令入力期間の間シリアル命令語から１バイト、８ビットを入力すると共にキューを入れる。命令の実行又はＲＵＮＳが表明される実行段階の間、このバイトはフレームの行のリセットとそれらの読み出しの間に表明される０以上の集積フレーム遅延周期の数を制御し、画素サイトのためのより多くの露出時間を供給し、電荷を誘導する光を蓄積する。

ブロック５０５は図１１ｂのボックス３７０に詳説されている。ブロック５０５のフリップフロップはＳＬＤが表明されている命令入力周期の間シリアル命令語から１バイト、８ビットを入力すると共にキューを入れる。命令の実行又はＲＵＮＳが表明される実行段階の間、このバイトはフレーム又はフレーム対の連続する読み出し数を制御し、その読み出し数はそれぞれの画素サイトで受け取られる光レベルを表示する８ビットのデジタル化された読み出しとしてとられると共にマイクロコントローラに連続して戻される。

図１２ｃは図１２ｂのブロック５００を実行する回路の論理図である。これらの図の他のブロックでのようにブロック５００では、ピンに近接のブロックの内部の信号名は機能、この場合の図１２ｃの回路を実行する副ブロックで使用される名前である。パッケージの外部の配線経路の名前はそのレベルの相互接続のために使用される名前である。ほとんどの場合には、名前は同一であるが、それらがない時に１つの図から別の図に幾つかの信号名の変更がある。例えば、図１２ｂの信号名ＳＣＯ７はブロック５０１及びそれに伴う図１２ｄから１２ｇでＳＦＭに変更される。

図１２ｃは図１２ｃのブロック５００を実行する。マイクロコントローラ５（図１０ｃ）は５個の信号経路によりＡＳＩＣ XC4003Eに接続されている。説明から明らかなように、単純な修正はこの数を４つに減少させ、任意の診断チェックを実行するために任意に供給されることがある５番目の接続を有している。マイクロコントローラ５のシリアル周辺インターフェース（ＳＰＩ）ポートは４つの信号接続からなり、そのうちの３つはシリアルＳＰＩバスの各デバイスのため一致するピンに直接相互接続される双方向ラインであり、本実施例では、マイクロコントローラ５及びＡＳＩＣ XC4003Eだけからなっている。

３つの双方向のバスラインはスレーブアウトのマスター（ＭＩＳＯ）であり、マスターアウトスレーブイン（ＭＯＳＩ）、及びシリアル周辺のシリアルクロック（ＳＰＳＣＬＫ）である。さらに、ポートに接続する各デバイスはマイクロコントローラのためのＳＳ及びＡＳＩＣ XC4003EのためのＸＳＳを指示したアクティブロースレーブセレクト（ＳＳ）入力である。マイクロコントローラ５へのＳＳピンは接地され、この要求は満たされ、プログラミングオプションはマスター又はスレーブモードのいずれかでマイクロコントローラの５つの内部ＳＰＩポートを配置するために使用されてもよい。アクティブ低位のＸＳＳピンはマイクロコントローラ５により低くドライブされ、スレーブモードにそれを配置する。フレーム又はフレーム対を一回以上読み出す通常の命令では、マイクロコントローラ５はマスターモードのその内部ＳＰＩポートを配置すると共にＸＳＳライン低位をドライブすることによりスレーブモードにＡＳＩＣ XC4003Eのポートを配置する。その後、マイクロコントローラ５は９バイト、７２ビットの命令をＡＳＩＣ XC4003Eに連続して伝送する。示された設計では、より多くのバイトが伝送された場合、伝送された最後の７２は取得されたものである。命令バイトは各バイトの最初の最上位のビットを伝送し、最初から最後の順位はフレームカウント、集積フレーム遅延、高位行、Ａ／Ｄ行の開始カウント、低位行、第２フレームの行オフセット、高位列、低位列、及び第２フレームの列オフセットを読み出す。命令の伝送段階の間、マイクロコントローラ５のマスターＳＰＩポートはＭＯＳＩラインをデータでドライブし、ＳＰＳＣＬＫラインをデータクロックでドライブする。命令が伝送された後、マイクロコントローラ５はその内部ＳＰＩユニットをプログラムを準備するスレーブモードに変更し、画素データのバイトを受け取り、その後マスターモードでＡＳＩＣ XC4003Eを配置するＸＳＳラインを高位にドライブする。応答して、ＡＳＩＣ XC4003EはＲＵＮＳ状態に入り、個々の画素からの電圧がデジタル化される時にデジタル化された画素データをマイクロコントローラ５に連続して返送する。その後、ＡＳＩＣ XC4003Eは別の命令がマイクロコントローラ５から受け取られるまでアイドルモードに入る。ＡＳＩＣ XC4003Eはマスター及びＲＵＮＳモードの間のマイクロコントローラ５のスレーブであり、ＡＳＩＣ XC4003EはＭＯＳＩラインを画素のＡ／Ｄ読み出しからのデータでドライブし、ＳＰＳＣＬＫラインをデータクロックでドライブする。実際に、命令が完了し、ＥＮＤが表明された後、ＡＳＩＣ XC4003Eはマイクロコントローラ５がＸＳＳを低位にドライブするまで非伝送状態のマスターとしてＳＰＳＣＬＫ及びＭＯＳＩをドライブし続ける。命令が完了される前にＸＳＳが低位にドライブされた場合には、それは中止される。

マイクロコントローラ５のＳＰＩポートは多数のクロックモードを有し、使用されるものはＳＰＳＣＬＫ信号がアイドル状態で高位であるものである。ＳＰＳＣＬＫピンのためＡＳＩＣ XC4003EでプログラムされたプルアップはＳＰＩのいずれもがマスターモードにない時にはＳＰＳＣＬＫは高位のままであることを保証する。マイクロコントローラ５のＳＰＩ又はＡＳＩＣのＳＰＩのいずれかがマスターであり、１以上のＳＰＩポートが同時にマスターを作られるべきではない時に第１の使用可能なクロック状態は高位にすべきである。クロックはさらに、データがＭＯＳＩラインにドライブされる時に第１変化がフォーリングエッジとなるように構成される。スレーブはクロックの次のライジングエッジでデータを記録する。１つのクロック源から別のものへの変化はクロックデータビットを落とすことなく或いは不必要なビットを導入することなく両方の方向で適切に成される慎重な検証が実行されるべきである。

命令の伝送モードの間、ＡＳＩＣ XC4003Eは以前の命令の実行によりシフトされたデータでＭＩＳＯラインをドライブする。マイクロコントローラ５又はテスト機器の別の部分は任意にプログラムされてもよく、次の命令がロードされる時にこのデータを読み出すと共に確認する。データ経路の大きな部分及び送信及び受信終了の両方のマイクロコントローラ通信は戻されると予想される７２ビット値のために適切に機能しなければならないので、それはＡＳＩＣ論理の機能の比較的よいチェック及びマイクロコントローラ５とのその相互接続を構成する。その特徴が使用されない場合には、ＭＩＳＯピンは接続される必要がない。

再び図１２ｃを参照すると、ＯＳＣクロック信号はマイクロコントローラ５の水晶発振器によってドライブされ、水晶発振器はこの適用では、８から１６メガヘルツの範囲で作動すると予想されている。しかし、広範囲からの周波数が使用されてもよい。ＯＳＣはパッド５１３で入り、周波数は２つに分離され、ＯＳＣＤで公称４から８メガヘルツで５０％のデューティサイクルを作り出す。ＯＳＣＤは通常の動作では中断されない。マイクロコントローラ５からドライブされたアクティブ低位のＸＳＳ信号はパッド５１４で入力され、信号はＮＳＳＰを与えるＯＳＣＤにより記録されたＤフリップフロップ５１１によってサンプリングされ、ＸＳＳ入力のための同期した現在の様子であり、値はフリップフロップ５１２を介してシフトされＸＳＳ入力のための最後の様子であるＮＳＳＬを与える。ＸＳＳ入力が少なくとも連続的サンプルのため低位である時、ゲート５１５からのＬＯＡＤ信号は高位である。これはＡＳＩＣ XC4003Eのためのスレーブ状態に同等であり、ゲート５１６からのＭＳＴは低位である。この状態では、ピン５２１のマイクロコントローラ５からのＳＰＳＣＬＫ入力は５１７，５１９及びクロックバッファ５２０を介してゲートされ、ＡＳＩＣ XC4003Eのため主要なＣＬＫ信号をドライブする。したがって、このモードでは、システムクロックは命令語の各ビットのための１つの正のクロックエッジを有し、マイクロコントローラ５からＡＳＩＣ XC4003EのＭＯＳＩパッド５２４に連続して入れられ、シリアルインターフェースブロック５００のＤＩＮピンに送られる。図１２ｂに示されているように、信号ＤＩＮのデータはブロック５００の出力ピンでＳＲＣＶに名前を変更し、ブロック５００のＳＲＣＶ出力ピンから７２ビット長の命令語のための入力地点であるブロック５０２のＳＲＣＶ入力ピンに送られる。図１２ｃでは、ＬＯＡＤの高位及びＭＳＴ低位で、バッファ５２２及び５２３はＳＰＳＣＬＫ及びＭＯＳＩがＬＯＡＤ動作の間にＡＳＩＣ XC4003Eからドライブされないように使用可能とされている。バッファ５２５はＬＯＡＤの高位でドライブさせ、図１２ａのブロック５０５からのＳＯＵＴはブロック５００のＳＯＵＴピンを介して送られ、マイクロコントローラ５にＭＩＳＯの戻りラインをドライブする。ブロック５０５では、信号ＮＳＳＰはフリップフロップをトリガーさせた負のエッジによってドライブされ、ＭＩＳＯにドライブされたデータのため適当な位相を確立する。マイクロコントローラがＸＳＳを低位から高位にドライブする時、信号ＮＳＳＰはＮＳＳＬの前に１つのクロックサイクルを高位にドライブされ、５２８の出力は１つのクロックサイクルのため高位になるようになっている。この高位はＲＵＮＳを高位にさせる５２７のＤ入力に５２９を通ってゲートされる。５２７がＸＳＳの低位をドライブすることにより生じた別のＬＯＡＤ信号の表明、又は５２０のＥＮＤＦ信号の表明により信号を送られた命令の正常終了によりリセットされるまで、ＲＵＮＳは５２９を通るフィードバックパスのため高位のままである。ＥＮＤがブロック５０１から受け取られ、次のＬＯＡＤ命令によってクリアされる時にＥＮＤＦは設定される。ＸＳＳが高位にドライブされる時、ＭＳＴは５１８，５１９及び５２０を通ってＯＳＣＤをゲートすることを表明し、ＡＳＩＣ XC4003EのためＣＬＫをドライブする。ＯＳＣＤに対するＬＯＡＤ及びＭＳＴの同期及び一方の除去及び他方の表明の間の１つのサイクルクロック周期はマイクロからのＳＰＳＣＬＫがよく機能する時によいクロックの変化を保証する。ＳＹＮＣはＲＵＮＳ又はＬＯＡＤのいずれかが表明されず、バイトタイミングをシリアルビットストリームのバイトと特に同期するブロック５０１のソフト初期化のために使用される。

図１２ｄから１２ｅを参照すると、５５６を通る６個のフリップフロップ５５１は表５５０のカウント０から１１のように列挙された１２カウント値を介して循環するジョンソンカウンタを形成する。ＲＵＮＳが表明される時にカウンタはすべての１２の状態を通り循環し、ＲＵＮＳが表明されていない時に５６０を通るゲート対５５７はＬＯＡＤサイクルの間に表５５０の０から７のように列挙された最初の８つの値を通してカウンタを循環させる。ＬＯＡＤ又はＲＵＮＳのいずれもが表明されない時、ＳＹＮＣはすべての６個のカウンタ段階を消去し、表５５０に列挙されているようにそれを０状態に保持することを表明する。ＦＩＲＳＴはカウント番号０のため表明され、カウント番号０は常に８クロックの最初であり、５０５を通りブロック５０２の情報を連続して処理するために使用される。ＬＡＳＴはカウント番号７のために表明され、カウント番号７は８クロックの最後であり、情報を処理するために使用される。ＣＴＬＰはカウント８から１１のために表明され、イネーブル信号を抑制するために使用され、イネーブル信号はこれらの追加のカウント状態が使用される時はいつでもシリアル処理のため使用される。ＣＴＬは追加のカウント状態の最初のために表明され、レジスタのイネーブルは使用可能とされない。この状態はシリアル処理レジスタのすべてがそれらの正常休止位置にあり、「行は高位に等しい」、「列は高位に等しい」、及び「あふれ」状態が表明される。それは、ほとんどの制御決定が非常に多数のフリップフロップにより証明されるように作られ、フリップフロップのイネーブルがこの信号によりドライブされる１２カウントサイクルの１つである。ＣＴＬＰを作る他の３つのカウント９から１１はＬＴＣ１１０６アナログデジタルコンバータにより要求された画素当たりの１２クロックを供給するために提供される。論理の実質的変更のカウント計画は８カウントだけで作動するように作ることができ、回路の休止動作を有するＡＤコンバータ等の他の装置の動作を整合させるために要求されるようにサイクル当たりの９カウント以上の如何なる数にもかなり容易に調節することができる。ＬＯＡＤ段階の間、ＡＤ変換が実行され、特定の処理決定は為されず、さらにその上、ＣＬＫはシリアル入力クロックから直接得られ、正確にビット毎に１つのクロックがある。これは、５６０を通るゲート対５５７がシリアルロード段階の間にバイト当たり８カウントを通るカウンタを循環するために供給される理由である。ＦＩＲＤＴ及びＬＡＳＴビット表示器の生成は適切に生成され続け、シリアルロード動作で使用される。

ＲＵＮＳ段階の間、５個の画素継続時間の休止が各行の処理の始めで追加される。（休止は最初の行が処理される前で少し短い。）これは読み出される各行のための集積周期の開始で行のリセットを実行する時間を供給するためになされ、信号のシーケンスを生成し、行の読み出しシーケンスの始めで保持コンデンサに各行のため画素の読み出しを表現する値をゲートする。フリップフロップ５７０から５７５の行は通常シフトレジスタとして構成され、１は０のフィールドを通ってシフトされ、シフトは上記に関連して使用可能なＣＴＬ信号が表明されるクロックで起こる。

ＳＴＲＴはＲＵＮＳが低位である時に設定されることによりＲＵＮＳ命令の始めに表明される。それはフリップフロップ５９１を開始の１画素周期又はＲＵＮＳシーケンスのために設定させ、この１つの画素幅の表明はフリップフロップ５７１から５７５にリップルする。ＲＥ４の表明はフリップフロップ５８５を表明するＰＸＥに設定させ、行の終了が列の処理ブロック５０２からのＡＣＥＨの表明により信号を送られるまでＰＸＥのフィードバックはこの信号を存続させる。ＡＣＥＨの表明は行の最後の列が処理されることを示している。フリップフロップ５８６はＰＸの表明の前に１つの画素幅の遅延を挿入する。ゲート５６５はあらゆる１２クロック周期の画素時間から要求された８クロック周期の間、すなわち、ＣＴＬＰが表明されない１２クロック周期の８クロック周期の間、ＰＸＣを表明する。ＥＰＸＣはブロック５０２により使用され、次の列の位置に増分される。ＲＵＮＳが表明されない時、ＥＰＸＣは連続して表明され、ＬＯＡＤが表明されている命令入力周期の間にブロック５０２を使用可能にする。

ＲＥ０が表明され、表明されるＳＳＦＤのための要求により表示されているように２つのフレームの秒の行が処理された後、ＥＲＷＣはゲート５６６により表明され、間の行の周期の始めに次の行に増分する。ＣＴＬＰが表明されない時、再びＥＲＷＣは１２クロック周期の８クロック周期の間だけ表明される。ＲＵＮＳが表明されない時、ＥＲＷＣはまたＬＯＳＤの間に表明される。１つのフレームだけが処理されている時、それが第２フレームであり、ＥＲＷＣがあらゆる行の終わりで表明されていることに注目しなさい。ＲＵＮＳが表明される時ＥＲＷＣのゲーティングがゲート５６９により決定され、最後の行の終わり及びＲＲＥＨが表明される行のリセットフレームの終わりでだけ、集積フレームのカウントＥＩＥＣを使用可能にするようにさらに制限される信号ＧＩＮＣとして始められる。ＡＲＥＨが表明され、さらに集積フレームカウントがＩＦＣＯＶが表明されることにより表示されたように完了する時、読み出しフレームカウントは読み出しフレームの終わりでだけ増分される。ＥＩＦＣ及びＥＡＦＣはＲＵＮＳが低位であるロード周期の間、共に表明される。

ＳＬＤはＲＵＮＳ又はＳＹＮＣのいずれもが表明され、命令がロードされていることを表示している時に表明される。ＲＦＣＯＶがずっと表明されることにより証明されるように要求されたフレーム数が読み出され、ＡＲＥＨが表明され、最後の読み出しフレームセットが届けられたことを表示する時に前もって終了したＰＥＮＤは表明される。ＰＥＮＤが表明された後、及び時間が与えられて最後のＡＤ変換を完了し、マイクロコントローラ５にシリアルデータを送った後、さらなるフリップフロップがＥＮＤを表明する。多すぎたり又は少なすぎる画素クロックはマイクロコントローラへの画素の読み出しのシリアル伝送でフレーミングエラーを発生させるので、ここのタイミングはかなり重要である。

フリップフロップ５８０は選択第２フレームＳＳＦの表示を記録する。この表示は図１２ａのブロック５０２及び５０３、及びここでの説明の下、図１２ｄから１２ｅの論理でも使用される。ＳＳＦが表明される時、第２列及び第２行のオフセットはベースの行及び列の選択に追加され、第２フレームのデータを処理する。正常モードでは、ＳＦＭが表明されない時、ＳＳＦは０で保持され、第１フレームの行は処理され、その後、ベースの行の値を変更することなく、ＳＳＦは表明され、第２フレームの相当する行が処理される。この方法では、２つのフレームの相当する行の処理はインターリーブされ、相当する行の処理の間のタイムスキューは短く、２つのフレームの１つの１つの行を処理する時間に等しくなる。二重フレームの意図した適用の１つはカラーフィルタリングを除いて実質的に同一である２つの画像を投影することであり、それぞれは２つのフレームのその１つで実質的同一位置を有している。ここでは、動作及び強度を換える時間は相当する画像の読み出しの間の時間の経過を最小にすることにより最小化させる。ここでは、この発明のシリアルアーキテクチャの多くの特徴を保持する選択が２つのフレームを分離することであり、可能な位置決めオフセットが２つの内の１つに適用された１つのフレームとしてそれらを並列にドライブする。その後、読み出しはまた並列にされ、全体の行のスキャンシーケンスは単一フレームのスキャニングのためそのようにもっと見えるだろう。

図１２ｄから１２ｅでは、選択第２フレームモードＳＦＭが表明される時、論理和ゲート５８４がＳＳＦを連続して設定させ、列及び行オフセットは命令を通して追加され、第２フレームの行だけが処理されるようになっている。ＳＦＭが表明されない正常の二重フレームモードでは、排他的論理和ゲート５８０は信号５８３ＤＲＥ０が表明される非常に最初の時を除く各行の始めに、５８０、したがって、ＳＳＦの設定をトグルにする。フリップフロップ５８１は１つの画素周期により遅延されるＳＳＦである信号ＳＳＦＤを出力する。その遅延信号は幾つかの論理動作、例えばゲート５６９で有益である。図１２ｇを参照すると、フリップフロップ９０２レジスタＲＳＲは行がリセットされ集積周期を開始するフレーム処理の間隔の間に表明される。フリップフロップ９１０は各行が読み出される周期の間に表明されるＡＤＲを記録する。ゲート９０８及び９０９はＲＥＮを表明し、フリップフロップを使用可能にし、ＲＳＲ及びＡＤＲを制御し、新しく可能性のある変更した設定を記録する。ＲＥＮはＲＵＮＳが表明され、ＳＴＲＴがまだ高位で、ＣＴＬクロック周期の一致状態でもあり、ＤＲＥ０の表明により表示されるような新しい行の開始、及びＳＳＦＤの表明により表示される第２フレームの行の処理の完了の時に、命令実行周期のまさに開始において表明される。

ＳＴＲＴが命令実行の始め及び新しい集積行のリセットフレームの始めの一致で表明される時（ＲＲＥＨは以前のフレームの終わりのため表明される）、ＲＳＲは設定され、フレームの読み出しは完了され（ＡＤＲは表明される）、読み出す別のフレームがある（ＲＦＣＯＶは表明されない）。リセットフレームの終わりが到達された時（ＲＲＥＨは表明される）、ＲＳＲは状態の一致でリセットされ。フレームの読み出しは進行せず（ＡＤＲは表明されない）、ＳＴＲＴは表明されない。最後の読み出しの最後の行が進行中である時（ＰＥＮＤは表明されている）、又は命令が実行されていない時（ＮＲＵＮＳが表明されている）、又は集積周期の始めで行のリセットが抑制されている時（ＩＲＲが表明されている）、ＲＳＲはリセットを保持する。

ＡＤＲは読み出しフレームの開始の一致で表明し（ＡＲＥＨは表明され）、もはや集積フレーム周期は残っていない（ＩＥＣＯＶが表明される）。ＡＤＲは読み出しフレームの始めの状態の一致でリセットされ（ＡＲＥＨは表明されている）、集積フレーム遅延周期は残っている（ＩＦＣＯＶは表明されない）。ＲＳＲでのように、ＰＥＮＤ又はＮＲＵＮＳが表明される場合には、ＡＤＲがリセットされる。ＡＤＲはＩＲＲの表明によりリセットされないが、Ａ／Ｄ読み出しの抑制の表明によりリセットされる（ＩＡＤは表明される）。パッド９２０から９２４はフォトダイオードのフォトサイトを有するフォトビットのアクティブ画素センサとの相互接続のため供給される。ＰＧパッド９２０はフォトダイオードバージョンのドライブのため接地され、ドライブは示されているがセンサの代わりのフォトゲートバージョンのための適当な制御パターンを生成するために取付けられた論理を有しているであろう。通常のリセットは例では実行されず、行毎のリセットが使用され、ＲＥＳＥＴピン９２１は接地される。

行をリセットするため、リセットされる行の数はＲＣＬＫの正のエッジにより図１２ａの行の選択レジスタのブロック５０７にラッチされる。このレジスタの出力はＡＳＩＣ XC4003Eの行の選択パッド１８，１９，２０，２３，２４，２５及び２６に直接取付けられ、画像アレイセンサ３の相当する行の選択ピンに送られるだろう。行選択はラッチされ、整定時間の後、行選択ＲＲ信号はピン９２４で表明され、ピンは画像アレイセンサ３の相当するリセット行入力に接続される。リセット行ＲＲ信号は集積周期の始めに行をリセットするために表明され、読み出し処理の一部として行をリセットをもし、画素の電圧の差の読み出しは集積時間に続くサンプリングするコンデンサの１つの画素の電圧を記録し、その後、行をリセットし、対の第２コンデンサの電圧を記録することにより取られる。そのようなコンデンサ対が画素の各列のために供給され、列の選択機能は図１０ａの増幅器ＡＤ830の差の入力に選択した列のためサンプリングするコンデンサ対の電圧をゲートする。丁度説明された処理は、画素がリセットされる時にゼロの読み出し電圧を変えることにより生じる読み出しのシステマティックエラーをゼロにする。

間断なく表明されなければならない２つの異なる行アドレスがあり、その１つは集積周期の始めにリセットする行のためである。これはＲＲＷが表明される行の始めの５つの画素の周期の１つの間になされる。ＲＲＷは図１２ｄから１２ｆの論理により使用され、図１２ａのブロック５０３にも送られ、リセット行の適当なものをＡＤ読み出し行アドレスを選択する。リセット行のアドレスが選択され、ＲＲＷが表明された時だけ行の選択レジスタ５０７にラッチされ、ＡＤ読み出しのための行のアドレスは別の方法で選択される。

画素クロックのサイクルを作る１２の内の６つの連続クロック周期の間にＣＣＡは表明される。以前の行及び列が記録し、続く行及び列が記録し、それを良好な信号にし、ＮＳＨＳ，ＮＳＨＲ及びＲＲをゲートする前に約２クロック周期ゼロに戻った後に約４ＣＬＫサイクルＣＣＡは表明され、行及び列の選択はこれらの信号が表明される時に安定するようになっている。

ＮＳＨＳは画像アレイセンサ３の読み出しのための保持コンデンサに選択した行から信号をゲートするアクティブ低位信号である。ＮＳＨＳは表明され、ＲＥ３及びＣＣＡが表明される行のため再処理する周期の間に行を読み出す。ＲＥ４及びＣＣＡが表明されている次の画素の周期の間にリセット行ＲＲは表明される。その後、アクティブ低位信号ＮＳＨＲは表明され、行が選択された行から保持コンデンサの第２セットにリセットされた後に読み出しをゲートし、差の読み出しが上述したように取られることができるようになっている。ＮＳＨＲはＲＥ５及びＣＣＡが表明される次の画素周期のリセット行の読み出しのために表明される。行の読み出しの始めのこの準備のシーケンスに続いて、列のカウントは選択された行の最初から最後の列まで指示され、選択された列の画素のための保持コンデンサ電圧を作動増幅器Ｕ６にゲートし、正常とリセット画素の読み出しの間の差は増幅され、バッファされ、例えば、Linear Technology Model No.LTC1196アナログデジタルコンバータの入力に送られる。

図１２ｆを参照すると、フリップフロップ９３０は１つのクロック周期の間ＲＣＬＫを循環し、ＣＴＬが表明されるものに続き、ＲＳＲ及びＲＲＷが共に表明される時に行出力レジスタにリセット行値を記録する。ＲＣＬＫは同様の方法で高位に循環され、行を記録し、ＡＤＲ及びＲＥ２が共に表明される時に出力レジスタに読み出す。同様に、フリップフロップ９３１は１クロック周期の間にＣＣＬＫの高位を循環し、ＡＤＲ及びＰＸＥが共に表明され、フレームが読み出され、行の画素が変換されていることを表示している時にＣＴＬが高位になるものに続く。

新しいアドレスが出力レジスタに記録され、それをフォトビットセンサに出力し、読み出しのため適当な画素を選択する時にだけＣＣＬＫは表明される。したがって、ＣＣＬＫはまたアナログデジタル変換処理の開始の信号を送るのに役立つ。フリップフロップ９３２はパルスストレッチャとして役立ち、ＣＣＬＫＰは開始された１１クロックサイクルの間続き、直ぐにＣＣＬＫパルスに続く。フリップフロップ９３３は有効にＣＣＬＫＰを遅らせ、ＡＳＩＣ XC4003Eのパッド９３８の出力であるアクティブ低位信号ＮＣＳを生成し、結合したチップ選択に送られ、ＬＴＣ1196アナログデジタルコンバータの変換ピンを開始する。システムクロックＣＬＫはＡＳＩＣ XC4003Eのパッド937を介してＬＴＣ1196に送られ、変換されたデータはＡＳＩＣ XC4003Eのパッド９３９に戻され、正のクロックエッジのフリップフロップ９３５に記録される。これはゲート９３６から得たＣＬＫ及びＮＤＣＬＫに関するデータ伝送のタイミングを再度確立するために役立ち、伝送された８クロックパルスにデータを供給し、最後にマイクロコントローラのＳＰＩポートにそれを記録するために使用される。

明らかに、上記教示により、本発明の多くの修正及び変更が可能である。したがって、添付した特許請求の範囲内で、本発明は特に上述したものより別の方法で実施されてもよいことは認識されるべきである。

従来の高ビームヘッドライトのヘッドライト放出パターンを示す平面図である。 所望の視野内の垂直角度で入射する光線を示す本発明の一部分を形成する光学システムの側断面図である。 図２と同様に、所望の視野を超えた垂直高度で入射する光線を示している。 図１に示された光学システムの平断面図であり、所望の視野内の水平角度の光線を示している。 本発明によるヘッドライトの自動調光システムのブロック図である。 本発明による画像処理の全体フロー図である。 所望の視野内の車両のテールランプを検出する方法を示すフロー図である。 所望の視野内の他の車両からヘッドライトを検出するためのフロー図である。 本発明による制御回路の例示の適用を示すブロック図である。 図９に示されたブロック図の概略図である。 図９に示されたブロック図の概略図である。 図９に示されたブロック図の概略図である。 本発明による制御回路の一部分のために使用されるレジスタと論理のブロック図である。 本発明による制御回路の一部分のために使用されるレジスタと論理のブロック図である。 本発明による制御回路のトップレベルの図である。 本発明による制御回路のトップレベルの図である。 本発明による制御回路のSerBlkの概略図である。 本発明による制御回路のCanCtrl部分の概略図である。 本発明による制御回路のCanCtrl部分の概略図である。 本発明による制御回路のCanCtrl部分の概略図である。 本発明による制御回路のCanCtrl部分の概略図である。

Claims (43)

1. ウィンドウを規定する画素センサのアレイから成り、各画素センサは行アドレスと列アドレスのアレイにあり、選択する行アドレスのための行入力と選択する列アドレスのための列入力とを有し、前記画素センサの入射光を基に前記選択する行アドレスと前記選択する列アドレスで前記画素センサのため画素出力信号を生成するように動作する画像センサと、
   前記出力信号をデジタル化するように動作する前記画素センサと通信するアナログデジタルコンバータと、
   前記画像システムのため命令を生成するように動作するプロセッサと、
   前記画像センサ、前記アナログデジタルコンバータ、及び前記プロセッサと通信し、
   （ａ）前記プロセッサから命令を受け取り、
   （ｂ）前記受け取った命令を基に前記画像センサウィンドウの第１サブウィンドウを決定し、
   （ｃ）前記サブウィンドウの各画素に対応して前記選択する行アドレスと前記選択する列アドレスを決定するように動作する制御システムとを、
   備えたことを特徴とする画像システム。
2. 前記プロセッサはシリアルバスを介して前記制御システムと通信している請求項１に記載の画像システム。
3. 前記シリアルバスは前記プロセッサから前記制御システムに新しい命令を伝送するように動作する請求項２に記載の画像システム。
4. 前記新しい命令が前記プロセッサから前記制御システムに伝送される時に前記シリアルバスは前記制御システムから前記プロセッサへの前の命令を直ぐに処理することにより決定された結果を伝送するようにさらに動作し、前記プロセッサは前記制御システムから伝送された結果を診断テストポイントとして使用するように動作する請求項３に記載の画像システム。
5. 前記シリアルバスは前記制御システムから前記プロセッサにデジタル化された画素データを伝送するようにさらに動作する請求項３に記載の画像システム。
6. 前記制御システムは、
   列アドレスを開始するサブウィンドウを保持するための第１レジスタと、
   列アドレスを終了するサブウィンドウを保持するための第２レジスタと、
   行アドレスを開始するサブウィンドウを保持するための第３レジスタと、
   行アドレスを終了するサブウィンドウを保持するための第４レジスタとを備えた請求項２に記載の画像システム。
7. 前記制御システムは、
   列オフセットを保持するための第５レジスタと、
   行オフセットを保持するための第６レジスタとをさらに備え、
   前記制御システムは前記第１サブウィンドウ、前記列オフセット、及び前記行オフセットの位置を使用して第２サブウィンドウを決定するようにさらに動作する請求項６に記載の画像システム。
8. 前記制御システムは単一サブウィンドウの動作モードと二重サブウィンドウの動作モードの間で切り換わるようにさらに動作する請求項７に記載の画像システム。
9. 前記制御システムは二者択一的に、前記第１サブウィンドウから少なくとも１つの画素センサの出力信号を読み、前記第２サブウィンドウから少なくとも１つの画素センサの出力信号を読むようにさらに動作する請求項７に記載の画像システム。
10. 各画素センサは該画素センサの入射光を集積することにより信号を生成するように動作し、画素センサの各行は集積周期を開始するためのリセット信号を有し、前記制御システムは、
    前記命令から決定された値に初期化され、周期的に増分されるリセット行カウンタと、
    前記命令から決定された値に初期化され、周期的に増分される変換行カウンタと、
    前記リセット行カウンタ値を基に画素センサの行リセットに信号を送るための論理と、
    前記変換行カウンタ値を基に画素センサ出力の生成に信号を送るための論理とをさらに含み、
    前記集積周期は前記変換行カウンタの初期値と前記リセット行の初期値との差から決定される請求項６に記載の画像システム。
11. 少なくとも１つのサブウィンドウのすべての行にアクセスする必要のある前記時間はフレーム周期を規定し、前記制御システムは前記命令から決定された値に初期化された集積フレーム周期カウンタをさらに備え、前記集積時間は前記集積フレーム周期カウンタから決定された多数のフレーム周期により拡張される請求項１０に記載の画像システム。
12. 少なくとも１つのサブウィンドウの１セットのすべての行はフレームを規定し、該フレームを読むことは該フレームで各画素のため前記画素出力信号を生成することを含み、前記制御システムは前記命令から決定された値に初期化されたフレーム読取りカウンタをさらに備え、前記制御システムは前記フレーム読取りカウンタの前記初期化された値を基に前記命令を終了する前に読み取られる多数のフレームを決定するようにさらに動作する請求項１に記載の画像システム。
13. 前記アナログデジタルコンバータは前記出力信号をデジタル化するため逐次近似を使用する請求項１に記載の画像システム。
14. 前記画像センサは画素センサのアレイからなり、該アレイは画像ウィンドウを規定し、各画素センサは行アドレスと列アドレスを有し、各画素センサは集積周期中の前記画素センサへの入射光を示す信号を出力するように動作し、前記制御システムは、
    プロセッサと通信するためのシリアルインターフェースと、
    該シリアルインターフェースと通信し、前記プロセッサからの命令を受け取るように動作する複数のレジスタと、
    該複数のレジスタの少なくとも１つのレジスタと通信し、前記受け取った命令を基に前記画像ウィンドウの少なくとも１つのサブウィンドウを決定するように動作する論理と、
    該論理と通信し、前記少なくとも１つのサブウィンドウの各画素に対応して前記画像センサに行アドレス及び列アドレスを供給するように動作する出力とを備えたことを特徴とする画像センサを制御するための制御システム。
15. 前記少なくとも１つのサブウィンドウは第１サブウィンドウを備え、前記複数のレジスタは、
    列アドレスを開始する第１サブウィンドウを保持するための第１レジスタと、 列アドレスを終了する第１サブウィンドウを保持するための第２レジスタと、 行アドレスを開始する第１サブウィンドウを保持するための第３レジスタと、 行アドレスを終了する第１サブウィンドウを保持するための第４レジスタと備えた請求項１４に記載の制御システム。
16. 前記複数のレジスタは、
    第２サブウィンドウのため列オフセットを保持するための第５レジスタと、
    前記第２サブウィンドウのため行オフセットを保持するための第６レジスタとをさらに備え、
    前記列オフセットにより示された多数の列及び前記行オフセットにより示された多数の行によって前記第１サブウィンドウから分離される時に前記第２サブウィンドウを決定するように動作される請求項１５に記載の制御システム。
17. 単一サブウィンドウの動作モードと二重サブウィンドウの動作モードの間で切り換えるようにさらに動作する請求項１６に記載の制御システム。
18. 前記第１サブウィンドウからの少なくとも１つの画素センサの出力と前記第２サブウィンドウからの少なくとも１つの画素からの出力を二者択一的に読取るようにさらに動作する請求項１６に記載の制御システム。
19. 画素センサの各行は集積周期を開始するためのリセット信号を有し、前記命令から決定された値に初期化され、周期的に増分させるリセット行カウンタと、
    前記命令から決定された値に初期化され、周期的に増分された読み出し行カウンタと、
    前記リセット行カウンタを基に画素センサの行リセットに信号を送るための論理と、
    前記読み出し行カウンタを基に画素センサの出力に信号を送るための論理とをさらに備え、
    前記集積周期は前記読み出し行カウンタの初期値と前記リセット行の初期値との差から決定される請求項１５に記載の制御システム。
20. 前記少なくとも１つのサブウィンドウのすべてのすべての行にアクセスする必要がある前記時間はフレーム周期を規定し、前記制御システムは前記命令から決定された値に初期化された集積フレーム周期カウンタをさらに備え、前記集積時間は前記集積フレーム周期のカウンタから決定された多数のフレーム周期により拡張される請求項１９に記載の制御システム。
21. 前記少なくとも１つのサブウィンドウのすべての１セットのすべての行はフレームを規定し、フレームを読み込むことは該フレームの各画素から信号を生成することを含み、前記レジスタのセットは前記命令から決定された値に初期化されたフレーム読取りカウンタを備え、前記フレーム読取りカウンタの前記初期値を基に前記命令を終了する前に読取られる多数のフレームを決定するように動作する請求項１４に記載の制御システム。
22. 前記複数のレジスタの少なくとも２つがシフトレジスタである請求項１４に記載の制御システム。
23. 前記シフトレジスタの少なくとも２つは連続して隣接するレジスタを形成するようにカスケードされ、命令データは前記レジスタに連続してシフトされる請求項２２に記載の制御システム。
24. 前記シフトレジスタの少なくとも２つは少なくとも１つのサブウィンドウを決定するための論理による使用のため変更されるように動作可能な請求項２３に記載の制御システム。
25. 前記行アドレス及び前記列アドレスにより特定された前記画素の出力をデジタル化するためのアナログデジタルコンバータをさらに備えている請求項２２に記載の制御システム。
26. 前記アナログデジタルコンバータは逐次近似のアナログデジタルコンバータである請求項２５に記載の制御システム。
27. 前記少なくとも２つの変更可能なシフトレジスタは同時に動作するようにさらに動作可能な請求項２４に記載の制御システム。
28. 前記複数のレジスタの少なくとも１つは連続して隣接するレジスタと並列に前記命令の一部分を受け取るように動作する請求項２３に記載の制御システム。
29. 前記シリアルインターフェースは双方向性である請求項１４に記載のシステム。
30. 前記シリアルインターフェースと通信する逐次近似のアナログデジタルコンバータをさらに備えた請求項２８に記載のシステム。
31. 前記シフトレジスタがカスケードされる命令は別々のアドレス伝送及び復号化を削除する請求項２４に記載の制御システム。
32. 自動車の少なくとも１つのヘッドライトを制御するシステムであって、
    少なくとも１つのヘッドライトと通信し、制御信号に応じて少なくとも１つのヘッドライトを制御するように動作するヘッドライト制御装置と、
    前記ヘッドライト制御装置と通信し、少なくとも１つの画像を処理し、接近する車両のヘッドライトと先行する車両のテールランプの存在を検出すると共に制御信号を生成するように動作可能なプロセッサと、
    ウィンドウを規定する画素センサのアレイから成り、各画素センサは行アドレスと列アドレスの前記アレイにあり、行アドレスを選択するための行入力と列アドレスを選択するための列入力を有し、前記画素センサの入射光を基に前記選択する行アドレスと前記選択する列アドレスで前記画素センサのための画素出力信号を生成するように動作し、前記自動車の前の場面を見るように動作可能な画像センサと、
    前記画像センサと通信し、前記出力信号をデジタル化すると共に該デジタル化された出力信号を前記プロセッサに送るアナログデジタルコンバータと、
    前記画像センサ、前記アナログデジタルコンバータ、及び前記プロセッサと通信し、
    （ａ）前記プロセッサから命令を受け取り、
    （ｂ）前記受け取った命令を基に前記画像センサウィンドウの第１サブウィンドウを決定し、
    （ｃ）前記サブウィンドウの各画素に対応して前記選択する行アドレスと前記選択する列アドレスを決定するように動作することを特徴とする制御システム。
33. 前記プロセッサはシリアルバスを介して前記制御システムと通信している請求項３２に記載の画像システム。
34. 前記シリアルバスは前記プロセッサから前記制御システムへ新しい命令を伝送するように動作する請求項３３に記載の画像システム。
35. 前記新しい命令が前記プロセッサから前記制御システムに伝送される時に前記シリアルバスは前記制御システムから前記プロセッサに前の命令を直ぐに処理することにより決定された結果を伝送するようにさらに動作され、前記プロセッサは前記制御システムから伝送された結果を診断テストポイントとして使用するように動作する請求項３４に記載の画像システム。
36. 前記シリアルバスは前記制御システムから前記プロセッサにデジタル化された画素データを伝送するようにさらに動作する請求項３４に記載の画像システム。
37. 前記制御システムは、
    列アドレスを開始するサブウィンドウを保持するための第１レジスタと、
    列アドレスを終了するサブウィンドウを保持するための第２レジスタと、
    行アドレスを開始するサブウィンドウを保持するための第３レジスタと、
    行アドレスを終了するサブウィンドウを保持するための第４レジスタとを備えた請求項３３に記載の画像システム。
38. 前記制御システムは、
    列オフセットを保持するための第５レジスタと、
    行オフセットを保持するための第６レジスタとをさらに備え、
    前記制御システムは前記第１サブウィンドウ、前記列オフセット、及び前記行オフセットの位置を使用して第２サブウィンドウを決定するようにさらに動作可能な請求項３７に記載の画像システム。
39. 前記制御システムは単一サブウィンドウの動作モードと二重サブウィンドウの動作モードの間で切り換えるようにさらに動作可能な請求項３８に記載の画像システム。
40. 前記制御システムは二者択一的に、前記第１サブウィンドウから少なくとも１つの画素センサの出力信号を読取り、前記第２サブウィンドウから少なくとも１つの画素センサの出力信号を読取るようにさらに動作可能な請求項３８に記載の画像システム。
41. 各画素センサは該画素センサの入射光を集積することにより信号を生成するように動作し、画素センサの各行は集積周期を開始するためのリセット信号を有し、前記制御信号は、
    前記命令から決定された値に初期化され、周期的に増分されるリセット行カウンタと、
    前記命令から決定された値に初期化され、周期的に増分される変換行カウンタと、
    前記リセット行カウンタ値を基に画素センサの行リセットに信号を送るための論理と、
    前記変換行カウンタ値を基に画素センサ出力の生成に信号を送るための論理とをさらに含み、
    前記集積周期は前記変換行カウンタの初期値と前記リセット行の初期値との差から決定される請求項３７に記載の画像システム。
42. 少なくとも１つのサブウィンドウのすべての行にアクセスする必要がある前記時間はフレーム周期を規定し、前記制御システムは前記命令から決定される値に初期化された集積フレーム周期カウンタをさらに備え、前記集積時間は前記集積フレーム周期のカウンタから決定された多数のフレーム周期によって拡張される請求項４１に記載の画像システム。
43. 少なくとも１つのサブウィンドウの１セットのすべての行はフレームを規定し、該フレームを読取ることは該フレームの各画素のため前記画素出力信号を生成することを含み、前記制御システムは前記命令から決定される値に初期化されるフレーム読取りカウンタをさらに備え、前記制御システムは前記フレーム読取りカウンタの前記初期値を基に前記命令を終了する前に読取られる多数のフレームを決定するようにさらに動作する請求項３２に記載の画像システム。

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