JP2005528782A - 基板およびコンポジット要素の接続方法 - Google Patents

基板およびコンポジット要素の接続方法 Download PDF

Info

Publication number
JP2005528782A
JP2005528782A JP2003585174A JP2003585174A JP2005528782A JP 2005528782 A JP2005528782 A JP 2005528782A JP 2003585174 A JP2003585174 A JP 2003585174A JP 2003585174 A JP2003585174 A JP 2003585174A JP 2005528782 A JP2005528782 A JP 2005528782A
Authority
JP
Japan
Prior art keywords
substrate
bonding
frame
coupling element
deposited
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2003585174A
Other languages
English (en)
Other versions
JP2005528782A5 (ja
Inventor
ムント，ディートリッヒ
ライプ，ユルゲン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Schott AG
Original Assignee
Schott AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE10222609A external-priority patent/DE10222609B4/de
Priority claimed from DE10222964A external-priority patent/DE10222964B4/de
Priority claimed from DE10222958A external-priority patent/DE10222958B4/de
Application filed by Schott AG filed Critical Schott AG
Publication of JP2005528782A publication Critical patent/JP2005528782A/ja
Publication of JP2005528782A5 publication Critical patent/JP2005528782A5/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03B—MANUFACTURE, SHAPING, OR SUPPLEMENTARY PROCESSES
    • C03B19/00—Other methods of shaping glass
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00261—Processes for packaging MEMS devices
    • B81C1/00269—Bonding of solid lids or wafers to the substrate
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C14/00—Glass compositions containing a non-glass component, e.g. compositions containing fibres, filaments, whiskers, platelets, or the like, dispersed in a glass matrix
    • C03C14/006—Glass compositions containing a non-glass component, e.g. compositions containing fibres, filaments, whiskers, platelets, or the like, dispersed in a glass matrix the non-glass component being in the form of microcrystallites, e.g. of optically or electrically active material
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C15/00—Surface treatment of glass, not in the form of fibres or filaments, by etching
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C17/00—Surface treatment of glass, not in the form of fibres or filaments, by coating
    • C03C17/02—Surface treatment of glass, not in the form of fibres or filaments, by coating with glass
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C17/00—Surface treatment of glass, not in the form of fibres or filaments, by coating
    • C03C17/34—Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C4/00—Compositions for glass with special properties
    • C03C4/12—Compositions for glass with special properties for luminescent glass; for fluorescent glass
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/10—Glass or silica
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/842—Containers
    • H10K50/8426—Peripheral sealing arrangements, e.g. adhesives, sealants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/842—Containers
    • H10K50/8428—Vertical spacers, e.g. arranged between the sealing arrangement and the OLED
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/01—Packaging MEMS
    • B81C2203/0172—Seals
    • B81C2203/019—Seals characterised by the material or arrangement of seals between parts
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/03—Bonding two components
    • B81C2203/031—Anodic bondings
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C2214/00—Nature of the non-vitreous component
    • C03C2214/16—Microcrystallites, e.g. of optically or electrically active material
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C2217/00—Coatings on glass
    • C03C2217/20—Materials for coating a single layer on glass
    • C03C2217/21—Oxides
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C2217/00—Coatings on glass
    • C03C2217/70—Properties of coatings
    • C03C2217/77—Coatings having a rough surface
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C2218/00—Methods for coating glass
    • C03C2218/10—Deposition methods
    • C03C2218/15—Deposition methods from the vapour phase
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C2218/00—Methods for coating glass
    • C03C2218/30—Aspects of methods for coating glass not covered above
    • C03C2218/32—After-treatment
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C2218/00—Methods for coating glass
    • C03C2218/30—Aspects of methods for coating glass not covered above
    • C03C2218/32—After-treatment
    • C03C2218/328—Partly or completely removing a coating
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C2218/00—Methods for coating glass
    • C03C2218/30—Aspects of methods for coating glass not covered above
    • C03C2218/32—After-treatment
    • C03C2218/328—Partly or completely removing a coating
    • C03C2218/33—Partly or completely removing a coating by etching
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C2218/00—Methods for coating glass
    • C03C2218/30—Aspects of methods for coating glass not covered above
    • C03C2218/355—Temporary coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/85—Arrangements for extracting light from the devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P40/00—Technologies relating to the processing of minerals
    • Y02P40/50—Glass production, e.g. reusing waste heat during processing or shaping
    • Y02P40/57—Improving the yield, e-g- reduction of reject rates

Abstract

本発明は、コンポジット要素の他に電気、半導体、機械、および／または光学部品を備える基板を結合する方法に関する。方法は、結合する基板に関して実質上材料に依存せず、特に高感度基板に適当であることに加え、他方で同時に高い化学的および物理的安定性を示し、および／または密封空洞を作出する。本発明によって、結合要素の役割をさせるために２枚の基板のうち１枚の上に、特に陽極接合性ガラスからなる昇揚されたフレームを蒸着によって堆積させる。

Description

本発明は、概して基板の結合方法に関し、電気、半導体、機械、および／または光学部品を備える基板の結合方法に関し、特にコンポジット要素に関する。
結合技術は、広い範囲の技術分野で利用されている。現時点では、例として、たとえば、それによって電子回路が封入される電子部品の収納部の形成について言及することができる。
たとえば、半導体チップ上のまたはさらに半導体ウェハに結合された部品または集積回路に、収納部および電気的接続接触子を備え付ける既知の方法がある。チップまたは集積回路の取付け、およびチップの接触領域と外部へリードされている収納部接触子との結合を、チップが依然としてウェハに結合されている間に実施する場合、一般に、この型の取付け方法をウェハ・レベル・パッケージング法と称する。個々のチップまたはダイを封入することも知られており、単一ダイ・パッケージングとして知られている。
これらの方法を使用して部品を、たとえば、エポキシ樹脂を使用し接着結合する。しかし、接着結合の欠点は、低耐薬品性、不十分な光学特性、および接着剤によって部品が汚染される危険性である。さらに、接着位置は、結合特性の劣化を伴う経年変化を受ける。
基本的に既知の結合技術または方法は、接合として知られているものも含む。ある型の接合は、陽極接合として知られているもので、その際、熱の作用下インターフェースに電圧をかけ、それにより電荷担体の拡散を強いる。
接合法は、エポキシ接着結合に勝る幾つかの利点があるが、その適用は非常に制限され融通性が失われている。
例として、陽極接合は、極めて厳しく制限された数の材料に不都合に制限されている。電荷担体を材料中に供給しなければならないからである。たとえば、陽極接合は、通常、アルカリ金属を含有する材料を必要とする。したがって、陽極接合は広い範囲の適用には不適当である。同じことが他の接合法にも当てはまる。
さらに、接合法はどんな堆積も伴わず、結果としてこれまで接合法は並行平面接続にしか適当ではなかった。これも相当に適用範囲を制限している。
２００２年４月１５日出願ＤＥ２０２０５８３０．１ ２００２年５月２３日出願ＤＥ１０２２２９６４．３ ２００２年５月２３日出願ＤＥ１０２２２６０９．１ ２００２年５月２３日出願ＤＥ１０２２２９５８．９ ２００２年１１月１３日出願ＤＥ１０２５２７８７．３ ２００３年１月１６日出願ＤＥ１０３０１５５９．０ 米国特許第５，８２５，２３３号
いずれにせよ、依然として用途が広く改善された結合法が相当必要とされている。
したがって、本発明は、安価で用途が広く、特に迅速で効率よく機能する結合方法を提供するという目的に基づく。
さらに、本発明の目的は、実質上、結合する部品または基板で使用される材料型に依存せず、特に高感度基板にも適当である結合方法を提供することである。
さらに、本発明の別の目的は、高い化学的および／または物理的結合安定性を有し、永久的な密封結合を確実にする結合方法を提供することである。
さらに、本発明の別の目的は、空洞または空隙の生成を可能にする結合方法を提供することである。
さらに、本発明の別の目的は、電気、電子部品だけでなく、光学、電気光学、電気機械、および／または光学電気機械システムにも適切な結合方法を提供することである。
本発明の目的は、独立クレームの主題によって驚くほど容易な方式で実現される。本発明の有利な改良は、従属クレームで定義する。
本発明は、少なくとも２枚の基板、特に電気、半導体、機械、および／または光学部品を備える基板の結合方法を提案する。
基板は、ガラス、セラミック、または半導体材料、特にシリコン、ＧａＡｓまたはＧａＡｌＸＡｓ１−Ｘ（ＶＣＳＥＬ）などのＩＩＩ−Ｖ族、ＩＩ−ＶＩ族ＩｎＰ（ＬＥＤ）、および、たとえば、金属、たとえば、Ｋｏｖａｒなどの他の有機または無機材料を含む、材料または合成材料を原料とすることが好ましい。
特に第１基板を準備した後、第１基板第１表面上に構築することによって、または第１基板第１表面上に被着させることによって結合要素は生成される。同様にして第２基板を構築することができるし、または代替に構築しなくてもよい。
次いで、第２基板を準備した後、結合要素によって第１基板および第２基板を結合する。特に、たとえば、後続の処理工程の間保護するために一時的に、または永続的に第２基板表面を結合要素の表面に結合する。このようにしてコンポジット要素、たとえば密閉封入または収納したチップまたはダイを単一ダイ技術を使用する非常に単純な方式で、またはウェハ・レベル・パッケージングの一部として生成することができる。
ウェハ・レベル・パッケージングの場合には、第１および第２の基板は、それぞれ、第１および第２ウェハによって実現する。左右に多数隣接し、かつ／または左右に離間したフレームが生成されるように、各半導体領域周囲の第１ウェハ第１表面、すなわちその後のチップにフレームを蒸着被膜によって被着させる。２枚のウェハを結合してウェハ組立体を形成した後、後者の組立体をフレーム間で特に鋸によってダイスして個々のチップを生成する。したがって、好都合には、単一作業工程で多数のチップを同時に収納する。
収納部は、電子部品、特に半導体、光学および／またはマイクロ機械システムに特に適している。
可能な適用範囲は極めて多様であり、例として、結合させる２枚の基板のうちの１枚の上にあるマイクロ電気機械システム（ＭＥＭＳ）、マイクロ光学システム（ＭＯＭＳ）、マイクロ電気機械光学システム（ＭＯＥＭＳ）、または従来の半導体領域または要素の封入に本発明による方法は特に適当である。本出願では、結合要素は、たとえば、マイクロ・スイッチまたはマイクロ・ミラーなど、マイクロ機械部品のための任意の一時的な障害物（ｓｔｏｐ）を形成する。
結合要素は、２枚の基板のうちの１枚の第１表面上に堆積され、堆積中に永続的に固着して第１基板に結合するフレームまたは接合フレームであることが好ましい。フレームは、結合要素の層厚によって基板第１表面に対して昇揚され、適当な接合表面を提供する。
特に多段階構築法によってフレームを被着させる場合、フレームは１枚または別の複数の基板に完全にまたは少なくとも部分的に接合表面を提供する。
フレームは、２元材料系、特にガラスまたはガラス質材料製の第１表面上に堆積または蒸着被膜させることに特に好都合であることが判明している。使用ガラスは、特に珪酸塩ガラスまたは硼珪酸塩ガラス、たとえば、ＳＣＨＯＴＴ Ｇｌａｓ社製蒸着被膜ガラス８３２９および／またはＧ０１８−１８９である。この蒸着被膜法または堆積法の１つの利点は、室温から約１５０℃までで絶縁性のガラス層を被着させることあり、その結果金属基板の場合でさえ基板表面を損傷または酸化させる恐れがない。この意味において本出願人と同じ出願人の名において適用についての以下の参考文献：
２００２年４月１５日出願ＤＥ２０２０５８３０．１、
２００２年５月２３日出願ＤＥ１０２２２９６４．３、
２００２年５月２３日出願ＤＥ１０２２２６０９．１、
２００２年５月２３日出願ＤＥ１０２２２９５８．９、
２００２年１１月１３日出願ＤＥ１０２５２７８７．３、
２００３年１月１６日出願ＤＥ１０３０１５５９．０、
も有り、その開示内容をこれにより参照により組み込む。
したがって、たとえば、蒸着被膜によって被着させマスクによって構築する構築ガラス層となるように結合要素またはフレームを使用することが好ましい。たとえば、フォトレジストを使用するフォトリソグラフ法、特に基本的に当業者には周知であるリフト・オフ法として知られる方法が構築に適当であることが判明している。
しかし、たとえば、基板に接着結合され、または標的と基板の間に配置されるマスクを蒸着被膜中に使用することも可能である。
本発明による結合要素、特にこの方式でフレームとして蒸着被膜によって被着されるガラス層には多数の利点がある。
第１にガラスは、安定性、密封性、および特に溶剤、酸、アルカリに対する耐薬品性の点で優れた特性を有する。これらの特性は、硼珪酸塩ガラスの特性に合致する。
特にフォトリソグラフによる構築法を利用する場合には、結合要素の側方位は非常に正確である。
この結合要素は、蒸着被膜によって非常に正確な側方位寸法および高さで被着させることができる。本発明者らが確立することができた限りでは、この結合要素は尚事実上どの構築法を使用するかに依存しない。
さらに結合要素またはフレームは、組立体の一部として、たとえば、ウェハ・レベルでまたはバッチで低コストで生成することができる。
さらに、本方法は非常にクリーンであり、したがって特にたとえばＭＥＭＳに適当であり、その場合ＭＥＭＳまたは他の部品を備える基板上にフレームを直接蒸着被膜によって堆積させることさえできる。
フレームの生成またはガラス層の構築は、低温で好都合に実施され、その結果たとえばレジスト・マスクは保持され、再度たとえばアセトンなどの溶剤を使用し除去することができる。したがって、この方法は感温性基板、たとえば、プラスチック基板または有機基板にも適当である。
さらに、結合要素の生成すなわちガラス層の構築は、侵襲性エッチング用気体および／または液体なしに実施され、高感度基板の使用にも可能という結果を伴う。
特に以下の技術：接着結合、はんだ付け、および／または接合は、２枚の基板の結合または第２基板とフレームまたは接合フレームとの結合に適当である。
これは、本発明の並外れた利点を明瞭に例示している。使用することができる接続技術に関して、これは極めて用途が広いだけでなく、結合要素によって基板を、たとえば、陽極接合することも可能であり、片方または両方の基板の材料が、たとえば、ＳＣＨＯＴＴ Ｇｌａｓ社製ＡＦ４５、ＡＦ３７、ＡＦ３２などの無アルカリガラスなど、それ自体陽極接合に不適当であってもよい。適切な場合は、２枚の基板のそれぞれに結合要素を被着または蒸着被膜させる。
特にアルカリガラスを含む陽極接合性材料を原料とするフレームが陽極接合に使用される。接合層を利用しガラス基板への直接接合として知られている手段によって、たとえば、このフレームをガラス基板に結合させることができる。
陽極接合の代替法として、他の適当な方法には融接、ゾル・ゲル接合、および／または低温接合が含まれる。当業者は、これらの方法に熟達している。とはいえ、蒸着被膜材料すなわち接合フレーム材料は、基板材料に関わりなく所望の接合方法に適合させることができるので、本発明の別の恩恵は上記と関連している。したがって、１つまたは複数の結合要素によって、事実上どんな所望の材料を原料とする基板にも事実上どんな接合方法を使用しても合体させることができ、莫大な潜在能力を有する完全に新規な適用分野が開拓されるという結果を伴う。
代替法として、またはさらにフレーム表面に金属被膜を施し、次いで合金はんだ付け、または軟質はんだ付けをする。適切な場合には接合表面を活性化させる。
例として、半導体材料、たとえばシリコン、有機材料、ガラス、特に珪酸塩ガラスまたは硼珪酸塩ガラス、たとえばＢｏｒｏｆｌｏａｔ３３、セラミック、または金属を原料とするウェハまたはチップは、第１基板および／または第２基板用材料として使用される。
フレームは、特にたとえば、直線または曲線ウェブ、円形、または他の所望の形から形成される切れ目のない多角形であり、第２基板は密封方式で固着して永続的にフレームに結合する。これにより第１基板および第２基板が特にフレーム内で互いに離間した状態で、フレーム内側領域に密閉封入すなわち収納部がもたらされ、その結果空隙または空洞が形成される。したがって、少なくとも第１基板表面上のフレーム内側領域はフレーム材料が皆無な状態で残る。あるいは、しかし、空洞に抜け口を付けるためにウェブ中に遮断物を備えるオープン・フレームを適用することも可能である。
特に、２枚の基板間に空洞を形成してフレームの厚さを個々の適用例に適合させる。１００μｍ乃至１μｍの範囲の、好ましくは１０μｍ乃至２μｍの範囲の、または４μｍの蒸着被膜の膜厚が上記適用例に適していることが判明している。原則として、厚さ１ｍｍ乃至０．１μｍまたは１０ｎｍを実現することが可能であり、厚さ０．５μｍ未満を実現することも可能であるが、厚さ１０μｍ未満または３μｍ未満が特に好ましい。
接合表面の幅は、十分変化してよく、実現できる構築法用のマスクのアスペクト比でしか制限されない。幅広フレームは、数ミリメートルまでのウェブ幅を有し、または基板表面全体でさえ占めてもよい。
フレームは、ウェブ幅１０ｍｍ以下の構築体が好ましく、特に１ｍｍ以下または１００μｍ以下、特に１μｍ乃至５００μｍが好ましい。狭いフレームの極端な仮定では、ウェブ幅１００ｎｍ未満またはわずか数十ｎｍでさえ実現することができる。たとえば、単純なスクリーン印刷の場合とは異なり材料の粒径による制限は課せられない。
本発明に従い、簡単な手段を使用し優れたマイクロ構築体／ナノ構築体アスペクト比、たとえば、３μｍ／２μｍ＝３：２を得るためにリフト・オフ法を使用することもできる。結果として、アスペクト比１より大または１．５以上を実現することもできる。
したがって、本発明による方法を用いて、非常に狭いながら非常に厚手のすなわち高いフレームを好都合に生成することができ、その結果合体した基板間に十分な間隔が生成すると同時に側方間隔も保たれる。
さらに、本発明者らは、狭いフレームが、特に首尾よく、かつ優れた密封状態で接合できることを確立している。他方で、狭いフレームすなわちウェブ幅５μｍまたは１０μｍから１０００μｍまでのガラスフレームでさえ、制御した雰囲気を用いて適切な場合には、密封収納部に関して有効な対ガス、湿気、および侵襲性媒体拡散障壁を形成することが判明している。
例として、ＭＥＭＳ、ＭＯＭＳ、ＭＯＥＭＳ、ならびに／あるいはシリコンチップまたはウェハの半導体領域を空洞に配置し収納しまたは密閉封入する。
さらに、フレーム内の第１基板第１表面上に配置する１つまたは複数の支持要素、たとえば、支持ポイントまたは領域をフレーム内に提供することができ、これはフレーム生成と同じ処理工程で実現することが好ましい。支持要素および／またはフレームは、切れ目のないフレーム形、たとえば、円、多角形、または楕円の形を含むが、フレーム形の一部、たとえば、直線、角、円の一部、点も含み、これらは実質上スペーサの役割をする。
接合フレームの上面（ｐｌａｔｅａｕ）、すなわち実質上並行に特に基板表面に成長する（ｅｘｔｅｎｄ）蒸着被膜ガラス表面は、接合表面としての役割をすることが好ましい。この場合は、被着されるフレームは、第１基板および１つまたは複数の第２基板の間の所定の距離を定義する機能を有する。
代替法として、第２基板の堆積中に部分フレームを使用することによって第１基板に対して正確に所定の角度の勾配を生じさせることもできる。傾斜した設計は、たとえば、「個別ＶＣＳＥＬパッケージング」として知られているオプティカルキャップにとってモニタダイオード用レーザの部分反射を利用するために好都合である。したがって、結合状態では第１基板および第２基板は、特に実質上、互いに対して並行または傾斜している。
さらに、代替法として、フレーム側壁を接合表面として使用することもできる。さらに、非平面表面をガラスで被覆することができる。
本発明の特に好ましい改良によれば、複数のフレームを互いに内側へ入れ子にする。これにより複式によって密封性および信頼性が上昇する。
さらに、フレーム内側または入れ子フレーム間に結合目的の接着剤を導入することができる。あるいは、所定の流体、すなわち空気ではない所定のガス、または液体、および／または粒子を空洞および／または入れ子フレーム間の空間に導入した後、第１基板および第２基板を結合する。流体は、空間または通路を流動することができ、冷却液、感知液、カラーフィルタ、および／または１つまたは複数の反応気体を含めてよい。
フレームは、２枚の基板、および／またはその上に存在する部品が収納状態では互いに接触しないことを確実にする最小限の厚みを有することが好ましい。
本発明の特に好ましい実施形態によれば、インタコネクト、たとえば、半導体要素の接触−接続を基板の１枚、たとえば、第１基板上に配置する。
フレームの形をとるガラス層は蒸着被膜によってインタコネクト上に堆積させることが好ましく、その結果後者のインタコネクトは、少なくとも一部領域でフレームを密封的に貫通し、またはフレームによって封入される。インタコネクトの一部は、ウェブの片側または両側上で依然として透明であり、その後の接触−接続が可能になることが好ましい。いずれの場合にも１ウェブまたはフレーム端はインタコネクトに対して横断して被着されることが好ましい。それによりフレームを第２基板に結合した後、インタコネクトは密封方式でフレームを貫通して外部から空洞中へ至る。インタコネクトは、第１基板に対して左右にだけでなく上下に延びてよく、この方式で結合要素を貫通してよく、その結果密閉封入を貫通して左右にまたは上下に延びる電気的接続を生成することができる。
適切な場合には、フレームは、第１基板第１表面上に生成後、より詳細には蒸着被膜によって被着後平坦化し、特に化学機械研磨または別の適当な方法によって研磨平坦化する。これは、インタコネクト厚が原因の高低を好都合に補正し、したがって均一な接合がもたらされる。
さらに、第２表面が第１表面の反対側に存在する状態で、第１基板第１表面または第２表面上に整合要素または補助を生成することができる。たとえば、フレーム、ポイント、および／または直線の形をとるこの型の整合補助は、レンズ系あるいは他の光学または機械部品の整合に好都合である。
さらに、多数の基板を結合して積層体を形成するために、別の結合要素を第１基板第２表面すなわちその裏面上に生成することが好ましい。これもダイシング前に実施することが好ましくさらに処理量を増大させる。
以下の文章では、例示的実施形態に基づき図面を参照して本発明をより詳細に説明し、その際同一および類似の要素には同一の参照符号を付し、様々な例示的実施形態の特徴は互いに組合せることができる。
図１ａは、金属製基板２を示す。あるいは、基板２は、シリコン、セラミック、またはガラス基板であってもよい。フォトレジスト４が、当業者に既知の方法を使用し基板２に塗布されて、フォトリソグラフィによってパターン形成されている。この場合、レジスト層は基板に固着しているマスクを表す。あるいは、シャドー・マスク、または固着していないカバーリング・マスクを使用することも可能である。
次いで、図１ｂを参照して、蒸着被膜ガラス８３２９を含むガラス６の連続層を蒸着被膜によって基板２およびフォトレジスト４に被着させる。
次に、図１ｃを参照して、フォトレジスト４をその上に存在する断面８のガラス層６と共にアセトンによって除去する。後は、断面１０が金属基板２に固着されて残る。この方法は、リフト・オフ法として知られており当業者が精通している方法である。
次に、１ｄを参照して、後に残っているものは、基板２と接合フレーム１０の形をとる構築ガラス層である。
図１ｅに例示されるように、コンポジット要素２０を形成するためにシリコン製カバー基板１２を接合フレーム１０に陽極接合し、接合位置を１４で示す。接合フレーム１０の厚さまたは高さＨによって、Ｈよりさほど高くない高さＨ’を有する空洞１６が形成され、その結果上部基板１２上の半導体部品１８は金属基板２から少し離れる。
再度、図１ｂを参照して、ガラス層６は、電子ビーム蒸着によって被着されている。この方法は久しく知られているが、これまでこの方法は主として限られた層部分（ａｒｅａｌ ｌａｙｅｒｓ）の被着のみを伴うプラスチック製またはガラス製眼鏡レンズの機械的かつ光学的表面処理に使用されてきた。
速度４μｍ／ｍｉｎまで、特に＞１０ｎｍ／ｍｉｎまたは＞１００ｎｍ／ｍｉｎの高速蒸着被膜が、蒸着被膜ガラス８３２９（脱気Ｄｕｒａｎ製）では可能である。約５００ｎｍ／ｍｉｎが特に好ましい。この速度は、たとえば、枚葉式（ｂｙ ａ ｍｕｌｔｉｐｌｅ）スパッタリングの速度を超え、この方法の使用を本発明による適用例にとって非常に重要なものにする。これは、単一成分系、たとえばＳｉＯ２を含むスパッタ層は、スパッタリング速度毎分数ナノメータでしか被着させることができないからである。
連続ガラス層６を金属基板２に被着させるために以下のパラメータを設定する。
蒸着中のＢＩＡＳ温度：１００℃
蒸着中の圧力：１０−４ｍｂａｒ
さらに、表面粗度＜５０μｍの金属基板２を使用し、その熱膨張係数（ＣＴＥ）が適度に熱膨張方式で金属基板２および／または上部基板１２に適合する蒸着被膜用ガラスを選択する。ガラス８２３９のＣＴＥは、３．３ｐｐｍ／Ｋであり、これはシリコンのＣＴＥにほぼ一致する。
徹底的な試験を利用して、本発明者らは、ＳＣＨＯＴＴ Ｇｌａｓによって生成されたガラス８３２９またはＧ０１８−１８９が、熱蒸着法または電子ビーム蒸着法による金属コーティングに特に適していることを発見している。これらの蒸着被膜ガラスは、溶剤、湿度（８５°，８５％，１０００時間）、および温度（Ｔ＜Ｔｇ）に対して極めて耐性である。さらに、これらのガラスは、低温度（＜−１００℃）であっても非常に優れた熱機械特性を有し、結果として超伝導電子部品への使用に適当であると思われる。他方で、これらのガラスは、高温（＞３００℃）で使用することもでき、したがって、特にパワーＣＭＯＳ部品などのパワー・エレクトロニクスにも使用することができる。
図２および３は、互いに入れ子式になっている４個の接合フレーム１１０ａ乃至１１０ｄを含む配置を示し、これらのフレームは基板１０２上の電子部品１１８の範囲を定める。
次に、図４を参照して、フレーム表面は接着剤で被覆されフレーム間の空間は接着剤で満たされている状態でエポキシ接着剤１２４をフレーム１１０ａ乃至１１０ｄ領域に塗布する。これにより結合の強度が増加する。さらに、フレームは接着剤を一層首尾よく収納し接着結合方法を容易にする。
適切な場合には、空間が接着剤を吸い込む方式を向上させるために接着剤を減圧塗布する。さらに、複数のフレームは、亀裂防止体として役立ちコンポジット要素の機械的許容荷重を増加させ、この場合は信頼性を高め、いずれの場合にも複数のフレームはウェブ幅ｂが狭いほど軽量であり、総ウェブ幅Ｂが同じ単一充実フレームよりも安定している。
次に、図５を参照して、上部基板２１２を支持するため、かつ部品２１８の領域中の空洞高Ｈ’を確実にするための点状の支持要素２２６および支持フレーム２２８が接合フレーム２１０ａ乃至２１０ｄの内側に配置される。
支持要素２２６および支持フレーム２２８は、上部基板２１２に結合されず、むしろ上部基板は単にそれらの上に緩く載っているだけである。
次に、図７および８ａ乃至８ｃを参照して、以下の文章によってマイクロ光学電気機械システム（ＭＯＥＭＳ）の例示的実施形態を説明する。構築ガラス基板３０２を上部基板として使用してウェハ・レベル・パッケージング法の一部としてイメージ・センサを収納する。収納部内には「スペーサ」および「封止要素」として空洞が必要である。空洞によってマイクロ・レンズおよび／またはマイクロ・ミラーなどのマイクロ光学要素が機能可能になる。
ガラス基板３０２の光学機能により本出願には従来の方法は適当ではなく、または安価な解決策を提供できない。原理的には、エッチング、研磨、超音波機械加工、サンドブラスト、またはプレスなどの材料除去法によって空洞を生成することができるが、このような方法は基板３０２の高品質光学内面に対して有害な作用があるはずである。したがって、本発明に従い接合構築体は堆積によって被着させる。
図９は、多数の長方形ウインドウ断面３０３を備える珪酸塩ガラス基板３０２を例示し、各ウインドウ部３０３はフォトレジスト３０４によって完全に被覆されている。基板３０２の熱機械特性は、ＣＭＯＳイメージ・センサ３１８（図９参照）を備える第２基板３１２シリコンウェハに適合する。基板３０２は、蒸着被膜ガラス８３２９を使用しパターン形成され、それによって高さ５μｍの多数のフレームを備える。この例では、基板３０２は、研磨済みＢｏｒｏｆｌｏａｔ３３ウェハ（ＣＴＥ：３．３ｐｐｍ／Ｋ）、直径１５０ｍｍ、厚さ５００μｍである。
図７および８ａ中のフォトレジスト３０４は、既に構築されており、長方形凹３０５を各ウインドウ部３０３周囲に有する。レジスト・コーティングは、たとえば、厚さ１０μｍのＡＺを備え、フォトレジストは露光され、マスク・アライナとして知られる手段によって現像され、次いで「ソフトキュア」として知られる手段によって硬化される。これによりその後のリフト・オフ法が、たとえば、アセトンで可能になる。
図８ｂは、ウェハ表面を示し、この表面はその後の進行工程でガラス層が蒸着被膜されている。フォトレジストを使用し構築されているネガ像は、堆積速度毎分約１μｍで８３２９から５μｍ厚ガラス層が形成されて蒸着被膜されている。その後の表面または空洞のウインドウ部３０３をフォトレジスト・マスクによって保護し、その結果これらの領域中の蒸着被膜ガラスは基板３０２と接触することができないどころかフォトレジスト・マスク上に堆積する。被覆されていない位置３０５では、ガラス８３２９が直接に基板３０２上に堆積する。
次いで、レジスト・マスク上のこれらの堆積ガラス層領域をリフト・オフ法によって除去する。この目的のために、フォトレジストをアセトンに溶解する。フォトマスクのない領域３０５中の堆積ガラスは、基板３０２上に残存し、接合フレームマトリックス３１０の形をとる所望の構築体を形成する。
図８ｃは、リフト・オフ工程に続くウェハの部分図を示す。
次に、図９を参照して、次いで、構築したＢｏｒｏｆｌｏａｔ３３ウェハ３０２を多数のイメージセンサ３１８を備える第２基板３１２に陽極接合する。したがって、その結果が、ウェハ・レベルで収納される多数の光電式コンポジット要素３２０である。
最後に、切取り線３２６にそってダイシングすることによって個々のコンポジット要素３２０を分離する。半導体基板３１２上でイメージ・センサ３１８の形をした光電式部品を備える、この型の個々のコンポジット要素３２０を図９の断面で例示する。
レンズ３２２の形をとる昇揚された受動型光学部品は、半導体基板すなわちウェハ３１２上、イメージ・センサ３１８に接して、密封空洞３１６の内側に配置される。さらに、移動可能であってよい２個のマイクロ・ミラー３２４を空洞３１６内に配置する。
位置３１４を接合フレーム３１０に接合することによって、Ｂｏｒｏｆｌｏａｔ３３透明基板３０２を陽極接合させ、５μｍのそのフレームの高さＨは光学部品３２２および３２４の高さを超える。その結果が、イメージ・センサ３１８、マイクロ・レンズ３２２、およびマイクロ・ミラー３２４用の空洞高も同様に約５μｍである、密封で少なくとも部分的に透明な収納部である。
本発明による方法によって、空洞３１６領域中の基板ガラス３０２の光学機能は実質上無傷のままである。
本発明にしたがって生成されたフレームは、ダイシングに必要な切取り線３２６は依然として明確であり得るという別の利点を有する。
さらに、以下の変形形態が可能である。
基板３０２を別のガラス基板に結合する場合、たとえば、合金はんだ付けまたは陽極接合するためにリフト・オフ法工程の前に接合層を被着させる。この目的のために、物理気相成長法（ＰＶＤ）または化学気相成長法（ＣＶＤ）によって接合層として金属層を堆積させ、またはポリシリコン接合層をＣＶＤによって堆積させる。この方式で作業工程におけるリフト・オフ法中接合層がフレーム３１０と共に構築される。
陽極接合は、特に密封接合の場合には、所定のガス組成および所定の圧力を伴う制御した雰囲気で行うことができ、その結果空洞３１６は制御された所定の雰囲気を備える。
さらに、気体、生体液、センサ液、および／または粒子を空洞３１６に封入することができる。
図１０は、多数の半導体領域４１８を備えるシリコンウェハ４０２の部分図を例示する。半導体領域４１８は、インタコネクト４３０により接触−接続する。いずれの場合にも、図１ａ乃至１ｄで例示した工程に対応する、本発明による方法によって、接合フレーム４１０は半導体領域に属するアルミニウム製インタコネクトを覆い蒸着被膜によって被着している。あるいは、インタコネクトには金、タングステン、またはチタン−タングステンを含めてよい。長方形接合フレーム４１０を形成するウェブ４１１乃至４１４をインタコネクト４３０の上を横断して配置する。
このようにして、特に蒸着被膜によって被着されている接合フレームすなわちガラスフレーム４１０は、基板４０２上のインタコネクト４３０など、陽極接合できない構築体を覆うことができる。その結果が、密封保護範囲、特にインタコネクト４３０が通り抜けるための密封通路である。上部基板に結合し切取り線４２６に沿ってダイシングした後、外部接触を有する多数の密閉封入したチップが得られる。
図１１は、線Ｈ−Ｈでの断面図の形をした、図１０の領域Ｇの部分拡大図を示す。
図１２ａは、上部基板に結合する前の線Ｋ−Ｋでの断面図の形をした図１０の領域Ｇの部分拡大図を示す。この実施例では、インタコネクト４３０は、比較的厚め、すなわち高さ２μｍであり図面平面に関して横断して延びる。インタコネクト４３０の厚さは、蒸着被膜中に起伏のある高台の表面４１５の接合フレーム４１０の形成をもたらした。
次に、図１２ｂを参照して、比較的高低が甚だしい地形を補正し、適切な平坦接合フレーム上部表面４１５を生成するために、後者のフレーム表面をＣＭＰ法によって平坦化する。さらに、同時に、著しく薄化すること、たとえば、５μｍから４μｍにすることができる。他の非平面基板用の相当する手順も採用することができる。さらに、接合フレームを研磨してインタコネクト４３０の表面４３１を超し、その結果インタコネクト４３０が上部から接触接続できるようにすることも考えられる（図示せず）。
通常４００ｎｍであるインタコネクトの厚みが小さいと、適宜平坦化工程を省くことができる。
この実施例８３２９でのものなど、陽極接合性ガラスを被覆目的で使用する場合、フレームは順次上部基板に陽極接合することができる。
以下の文章は、蒸着被膜によって堆積しているガラス８３２９から形成したガラス層で実施した様々な試験の結果を提供する。
図１４は、ＴＯＦ−ＳＩＭＳ測定の結果を示し、計数率をスパッタリング時間の関数としてプロットする。この測定はガラス・フレームの要素濃度プロフィールを特徴づけている。ガラス・フレームの一様な厚みが、この層の厚さの１％未満であるということが定量された。
図１５は、リフト・オフ工程に続く蒸着被膜によって堆積しているガラス８３２９から形成したフォトレジスト構築ガラス構築体を例示する。
図１６は、Ｂｏｒｏｆｌｏａｔ３３基板５０２、インタコネクト５３０、およびそれらの上に蒸着被膜したガラス・フレーム５１０を備える、第５の例示的実施形態に類似するコンポジット要素５２０を示す。
インタコネクト５３０の厚さは２００ｎｍであり、ガラス・フレーム５１０の厚さは４μｍである。この第６の例示的実施形態では、平坦化工程なしに上部基板を陽極接合している。
接合による結合が、５４０および５４２領域中にしか存在しないことに対し、インタコネクト５３０付近の５４４および５４６領域中には接合による結合は生成できないことは明らかである。接合の欠如は、実際、インタコネクトによって生じたガラス・フレーム５１０の表面または上部面の高低に帰することができる。
図１７は、コンポジット要素５２０に類似する構築体であるコンポジット要素６２０を示す。コンポジット要素６２０の場合には、陽極接合の前にガラス・フレーム６１０を平坦化した。ガラス・フレーム６１０を蒸着被膜によって４μｍ厚で被着させ、次いで約２μｍ厚にまで研磨減少させた。インタコネクト６３０の厚さも同様に２００ｎｍである。
ガラス・フレーム６１０の表面全体が接合され、その結果として密閉した空洞６１６が形成されたことは明らかである。ガラス・フレーム６１０は、ウェブ幅３００μｍ、大きさ３ｍｍ×３ｍｍである。
さらに、ガラス層８３２９で以下のように密閉性試験を実施した。
エッチング停止マスクにシリコンウェハを使用した。図１８に例示したように、ウェハ９７を９個の刻み目を入れた領域９８（１ｃｍ×１ｃｍ）に分割した。領域内孔間の個々の間隔は、以下のように行ごとに異なった。
第１行：孔間隔１ｍｍ
第２行：孔間隔０．５ｍｍ
第３行：孔間隔０．２ｍｍ
正孔９９はすべて、辺長１５μｍである。
ウェハの未構築裏面をガラス８３２９の８μｍ（検体Ａ）層または１８μｍ（検体Ｂ）層で被覆した後、ウェハを刻み目を入れた領域内のガラスだけをドライエッチした。エッチングの成果は、透過型光学顕微鏡下で容易に観察された。
リーク率は、少なくとも＜ｌ０−７ｍｂａｒ ｌ／ｓｅｃを実現することができる。この例示的実施形態に関しては、ヘリウムのリーク測定によってガラス層を通過するリーク率＜１０−８ｍｂａｒ ｌ／ｓｅｃが明らかになり、したがって密封空洞が示された。
それぞれの測定領域で測定中、ウェハの相当の膨張にもかかわらずガラス層領域の高い強度も注目に値する。２００℃でコンディショニング後でさえガラス構築体では何の変化もなかった。
さらに、ＤＩＮ／ＩＳＯに従って耐性および安定性測定をガラス・フレームで実施した。結果を表１に示す。
Figure 2005528782
上記実施形態は例として理解され、本発明はこれらの実施形態に制限されないばかりか、本発明の範囲から逸脱することなしに多数の方式で異なってよいことが当業者には明らかである。
本発明の第１の例示的実施形態よる様々な工程段階での基板組立体の生成を示す概略断面図である。 本発明の第１の例示的実施形態よる様々な工程段階での基板組立体の生成を示す概略断面図である。 本発明の第１の例示的実施形態よる様々な工程段階での基板組立体の生成を示す概略断面図である。 本発明の第１の例示的実施形態よる様々な工程段階での基板組立体の生成を示す概略断面図である。 本発明の第１の例示的実施形態よる様々な工程段階での基板組立体の生成を示す概略断面図である。 本発明の第２の例示的実施形態による基板上の入れ子接合フレームを示す平面図である。 図２の線Ａ−Ａにおける概略断面図である。 図３の領域Ｃの部分拡大図（ｅｘｃｅｒｐｔ）である。 本発明の第３の例示的実施形態による基板上の入れ子接合フレームを示す概略平面図である。 図５の線Ｄ−Ｄにおける概略断面図である。 本発明の第４の例示的実施形態による多数の接合フレームを備えるウェハを示す概略平面図である。 図７の領域Ｅの部分拡大図である。 図８ａと同じであるが、ガラス層が蒸着被膜によって被着されている状態を示す図である。 図８ｂと同じであるが、リフト・オフ工程後を示す図である。 接合後の第４の例示的実施形態の概略部分断面図である。 本発明の第５の例示的実施形態によりインタコネクトが蒸着被膜によって被覆されている状態のウェハの概略部分平面図である。 線Ｈ−Ｈでの断面図の形をとる図１０の領域Ｇを示す部分拡大図である。 線Ｋ−Ｋでの断面図の形をとる図１０の領域Ｇを示す部分拡大図である。 図１２ａと同じであるが、平坦化工程後を示す図である。 ８つの例の接合フレーム形を示す図である。 ＴＯＦ−ＳＩＭＳ測定の結果を示す図である。 構築ガラス層を示す顕微鏡写真像である。 本発明の第６の例示的実施形態を示す顕微鏡写真像である。 本発明の第７の例示的実施形態を示す顕微鏡写真像である。 密閉性試験用の刻み目を入れたマスクを具備するウェハを示す概略図である。

Claims (41)

  1. 少なくとも２枚の基板、特に電気、半導体、機械、および／または光学部品を備える基板の結合方法であって、
    第１基板を準備する工程と、
    前記第１基板第１表面上に結合要素を生成する工程と、
    第２基板を準備する工程と、
    結合要素によって前記第１および第２基板を結合する工程とを含む方法。
  2. 結合要素が、前記第１基板第１表面上に堆積し、かつ結合要素が堆積している間に結合要素を前記第１基板に結合する、請求項１に記載の方法。
  3. 結合要素を蒸着被膜によって前記第１基板第１表面に被着させる、請求項１乃至２のいずれか１項に記載の方法。
  4. 結合要素としてフレームを蒸着被膜により被着させる、請求項１乃至３のいずれか１項に記載の方法。
  5. 前記第１基板第１表面上の結合要素の内側に１つまたは複数の支持要素を生成する、請求項１乃至４のいずれか１項に記載の方法。
  6. 結合要素として複数の入れ子フレームを蒸着被膜により被着させる、請求項１乃至５のいずれか１項に記載の方法。
  7. 結合要素を生成する工程が、蒸着被膜による２元材料系の堆積を含む、請求項１乃至６のいずれか１項に記載の方法。
  8. 結合要素を形成するために、ガラス層を蒸着被膜により被着させマスクによって構築する、請求項１乃至７のいずれか１項に記載の方法。
  9. 結合要素が、リフト・オフ法によって構築される、請求項１乃至８のいずれか１項に記載の方法。
  10. 結合要素および前記第２基板が、接着結合、はんだ付け、または接合される、請求項１乃至９のいずれか１項に記載の方法。
  11. 結合要素および前記第２基板が、陽極接合、融接、ゾル・ゲル接合、または低温接合によって結合される、請求項１乃至１０のいずれか１項に記載の方法。
  12. 前記第１および第２基板が、それぞれ第１および第２ウェハを含み、
    多数の左右に隣接する結合要素が前記第１ウェハの第１表面上に生成され、
    前記第１および第２ウェハを結合してウェハ組立体を形成した後、前記ウェハ組立体を個々のチップにダイスする、請求項１乃至１１のいずれか１項に記載の方法。
  13. 前記第１と第２基板の間、および前記フレーム内側に空洞が形成される、請求項１乃至１２のいずれか１項に記載の方法。
  14. インタコネクトを前記第１基板第１表面上に配置し、かつ前記インタコネクトが少なくとも部分的に覆われるような方式で結合要素を前記第１表面に蒸着被膜によって被着させる、請求項１乃至１３のいずれか１項に記載の方法。
  15. 前記インタコネクトが、結合要素によって上下左右に延出する、請求項１乃至１４のいずれか１項に記載の方法。
  16. 結合要素が前記第１基板第１表面上に生成された後、結合要素を平坦化する、請求項１乃至１５のいずれか１項に記載の方法。
  17. 整合要素を前記第１基板の第１または第２表面上に生成し、前記第２表面は前記第１表面に対向する、請求項１乃至１６のいずれか１項に記載の方法。
  18. 多数の基板を結合して積層体を形成する、請求項１乃至１７のいずれか１項に記載の方法。
  19. 特に電気、電子、半導体、機械、および／または光学部品を備え、かつ特に請求項１乃至１８のいずれか１項に記載の方法を使用して生成されたコンポジット要素であって、
    第１基板と、
    前記第１基板第１表面上の結合要素と、
    第２基板と、
    結合要素によって結合した前記第１基板および第２基板とを含むコンポジット要素。
  20. 結合要素が、前記第１基板第１表面上に堆積し、かつ前記第１基板に結合した、請求項１９に記載のコンポジット要素。
  21. 結合要素を前記第１基板第１表面に蒸着被膜によって被着させた、請求項１乃至２０のいずれか１項に記載のコンポジット要素。
  22. 結合要素としてフレームを蒸着被膜により被着させる、請求項１乃至２１のいずれか１項に記載のコンポジット要素。
  23. 前記第１基板第１表面上の結合要素内に１つまたは複数の支持要素を配置する、請求項１乃至２２のいずれか１項に記載のコンポジット要素。
  24. 結合要素として複数の入れ子フレームを備える、請求項１乃至２３のいずれか１項に記載のコンポジット要素。
  25. 結合要素が、２元材料系を含む、請求項１乃至２４のいずれか１項に記載のコンポジット要素。
  26. 結合要素が、構築ガラス層を含む、請求項１乃至２５のいずれか１項に記載のコンポジット要素。
  27. 結合要素が、リフト・オフ法によって構築される、請求項１乃至２６のいずれか１項に記載のコンポジット要素。
  28. 結合要素および前記第２基板が、互いに接着結合、はんだ付け、または接合される、請求項１乃至２７のいずれか１項に記載のコンポジット要素。
  29. 結合要素および前記第２基板が、陽極接合、融接、ゾル・ゲル接合、または低温接合によって結合する、請求項１乃至２８のいずれか１項に記載のコンポジット要素。
  30. 第１基板および第２基板が、それぞれ第１および第２ウェハを含み、
    前記第１ウェハの第１表面に多数の左右に隣接する結合要素を配置し、かつ
    結合要素を前記第２基板の表面に結合する、請求項１乃至２９のいずれか１項に記載の結合要素。
  31. 前記第１と第２基板の間、および前記フレーム内側に空洞が形成される、請求項１乃至３０のいずれか１項に記載のコンポジット要素。
  32. 前記空洞を密封する、請求項３１に記載のコンポジット要素。
  33. 結合要素によって少なくとも部分的に覆われたインタコネクトが、前記第１基板第１表面に配置されている、請求項１乃至３２のいずれか１項に記載のコンポジット要素。
  34. 前記インタコネクトが、結合要素によって上下左右に延出する、請求項１乃至３３のいずれか１項に記載のコンポジット要素。
  35. 結合要素の少なくとも一表面を平坦化する、請求項１乃至３４のいずれか１項に記載のコンポジット要素。
  36. 前記第１基板の第１または第２表面上に整合要素を配置し、前記第２表面が前記第１表面に対向する、請求項１乃至３５のいずれか１項に記載のコンポジット要素。
  37. 特に電気、電子、半導体、機械、および／または光学部品を備える請求項１乃至３６のいずれか１項に記載のコンポジット要素を生成するための中間生成物であって、
    第１基板と、
    前記第１基板第１表面上の結合要素と、
    結合要素によって前記第１基板を第２基板に結合することができるような方式で設計されている結合要素とを含む中間生成物。
  38. 互いに結合されている請求項１乃至３７のいずれか１項に記載の多数のコンポジット要素を含む積層コンポジット要素。
  39. ２枚の基板間のスペーサとして、または整合要素として蒸着被膜によって被着された２枚の基板を結合するための、特に請求項１乃至３８のいずれか１項に記載のコンポジット要素を生成するための方法および／または目的に従う構築体の使用。
  40. 特に請求項１乃至３９のいずれか１項に記載の電気または光学部品を備える基板の結合方法であって、
    第１基板および第２基板を準備する工程と、
    第１工程では、前記第１基板の少なくとも１つの表面にフレームを被着させる工程であって、前記フレームの材料としてガラスを使用し、かつ前記ガラスを蒸着被膜によって被着させる工程と、
    次の第２工程では、前記第２基板表面をフレームに結合し、または接合する工程であって、前記第１と第２基板の間、および前記フレーム内側に空洞が形成される工程とを含む方法。
  41. 特に基板上に電気または光学部品を備え、特に請求項１乃至４０のいずれか１項に記載されるコンポジット要素であって、
    第１基板および第２基板と、
    前記第１基板の表面に被着されている少なくとも１つのフレームであって、蒸着被膜によって被着されている構築ガラス層を含む前記フレームと、
    前記フレーム表面が、前記第２基板の表面に結合または接合する結合領域と、
    前記第１と第２基板の間、および前記フレーム内側に形成された空洞とを含むコンポジット要素。
JP2003585174A 2002-04-15 2003-04-15 基板およびコンポジット要素の接続方法 Withdrawn JP2005528782A (ja)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
DE20205830 2002-04-15
DE10222609A DE10222609B4 (de) 2002-04-15 2002-05-23 Verfahren zur Herstellung strukturierter Schichten auf Substraten und verfahrensgemäß beschichtetes Substrat
DE10222964A DE10222964B4 (de) 2002-04-15 2002-05-23 Verfahren zur Gehäusebildung bei elektronischen Bauteilen sowie so hermetisch verkapselte elektronische Bauteile
DE10222958A DE10222958B4 (de) 2002-04-15 2002-05-23 Verfahren zur Herstellung eines organischen elektro-optischen Elements und organisches elektro-optisches Element
DE10252787A DE10252787A1 (de) 2002-04-15 2002-11-13 Verfahren zur Herstellung eines Kopierschutzes für eine elektronische Schaltung
DE10301559A DE10301559A1 (de) 2002-04-15 2003-01-16 Verfahren zur Herstellung eines Erzeugnisses mit einer strukturierten Oberfläche
PCT/EP2003/003907 WO2003088347A2 (de) 2002-04-15 2003-04-15 Verfahren zum verbinden von substraten und verbundelement

Publications (2)

Publication Number Publication Date
JP2005528782A true JP2005528782A (ja) 2005-09-22
JP2005528782A5 JP2005528782A5 (ja) 2006-01-26

Family

ID=44243021

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003585174A Withdrawn JP2005528782A (ja) 2002-04-15 2003-04-15 基板およびコンポジット要素の接続方法

Country Status (8)

Country Link
US (1) US7396741B2 (ja)
EP (1) EP1495491B1 (ja)
JP (1) JP2005528782A (ja)
CN (1) CN100359653C (ja)
AU (1) AU2003227626A1 (ja)
CA (1) CA2485022A1 (ja)
IL (1) IL164301A0 (ja)
WO (1) WO2003088347A2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009110339A1 (ja) * 2008-03-03 2009-09-11 日本電気株式会社 デバイスパッケージ、電子モジュール、及び電子機器
JP2009272420A (ja) * 2008-05-07 2009-11-19 Panasonic Corp 電子部品パッケージおよびその接合方法
JP2010517322A (ja) * 2007-01-31 2010-05-20 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． ウェハボンディング間隙内に形成されるチップ冷却用流路
JP2011522409A (ja) * 2008-05-27 2011-07-28 エプコス アクチエンゲゼルシャフト 電子素子のための密閉されたハウジングと製造方法
JP2012533686A (ja) * 2009-07-23 2012-12-27 エムエスゲー リトグラス アクチエンゲゼルシャフト 構造化被覆部を基板上に形成する方法、被覆済み基板、および、被覆済み基板を備えた半完成品
JP2020175500A (ja) * 2019-04-22 2020-10-29 ウーハン イエンシー マイクロ コンポーネンツ カンパニーリミテッド Ｍｅｍｓデバイス及びその製造方法

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003100859A2 (de) 2002-05-23 2003-12-04 Schott Ag Verfahren zur herstellung eines bauelements mit hochfrequenztauglicher leiteranordnung und entsprechendes bauelement
DE10350038A1 (de) * 2003-10-27 2005-05-25 Robert Bosch Gmbh Verfahren zum anodischen Bonden von Wafern und Vorrichtung
DE102004004289A1 (de) * 2004-01-28 2005-08-25 Infineon Technologies Ag Integrierte Schaltungsanordnung
US7066661B2 (en) * 2004-03-30 2006-06-27 Stefano Therisod Small footprint optical fiber transceiver
TWI231535B (en) * 2004-05-26 2005-04-21 Advanced Semiconductor Eng Photoelectric device grinding process and device grinding process
KR100652375B1 (ko) * 2004-06-29 2006-12-01 삼성전자주식회사 와이어 본딩 패키지를 포함하는 이미지 센서 모듈 구조물및 그 제조방법
DE102006016373A1 (de) * 2006-04-05 2007-10-11 Merck Patent Gmbh Großflächige OLED's mit homogener Lichtemission
US20080070340A1 (en) * 2006-09-14 2008-03-20 Nicholas Francis Borrelli Image sensor using thin-film SOI
US20080067652A1 (en) * 2006-09-18 2008-03-20 Simpler Networks Inc. Integrated mems packaging
DE102007027811A1 (de) * 2007-06-13 2008-12-24 Carl Zeiss Smt Ag Anwendung des LTB-Verfahrens zur Herstellung optischer Elemente
DE102007035788A1 (de) * 2007-07-31 2009-02-05 Robert Bosch Gmbh Waferfügeverfahren, Waferverbund sowie Chip
FR2935537B1 (fr) * 2008-08-28 2010-10-22 Soitec Silicon On Insulator Procede d'initiation d'adhesion moleculaire
JP5176146B2 (ja) * 2008-10-08 2013-04-03 富士通株式会社 マイクロ可動素子および光スイッチング装置
JP5239722B2 (ja) 2008-10-10 2013-07-17 富士通株式会社 マイクロ可動素子および光スイッチング装置
US8125042B2 (en) * 2008-11-13 2012-02-28 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same
US7936033B2 (en) * 2008-12-29 2011-05-03 Texas Instruments Incorporated Micro-optical device packaging system
FR2943177B1 (fr) 2009-03-12 2011-05-06 Soitec Silicon On Insulator Procede de fabrication d'une structure multicouche avec report de couche circuit
FR2947380B1 (fr) 2009-06-26 2012-12-14 Soitec Silicon Insulator Technologies Procede de collage par adhesion moleculaire.
US8890268B2 (en) * 2010-02-26 2014-11-18 Yu-Lung Huang Chip package and fabrication method thereof
DE102011005612A1 (de) * 2011-03-16 2012-09-20 Osram Opto Semiconductors Gmbh Organisches Optoelektronisches Bauelement und Verfahren zur Herstellung eines Optoelektronischen Bauelements
WO2013031509A1 (en) * 2011-08-26 2013-03-07 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device, electronic device, lighting device, and method for manufacturing the light-emitting device
CN102769091B (zh) * 2012-05-25 2015-11-25 瑞声声学科技(深圳)有限公司 Led封装中的陶瓷挡墙制造方法
US9991463B2 (en) * 2012-06-14 2018-06-05 Universal Display Corporation Electronic devices with improved shelf lives
TW201417250A (zh) * 2012-07-17 2014-05-01 海特根微光學公司 光學模組，特別是光電模組，及其製造方法
US9434145B2 (en) 2012-12-07 2016-09-06 Semrock, Inc. Dichroic filter conformed to optical surface
US9741918B2 (en) 2013-10-07 2017-08-22 Hypres, Inc. Method for increasing the integration level of superconducting electronics circuits, and a resulting circuit
US9105800B2 (en) * 2013-12-09 2015-08-11 Raytheon Company Method of forming deposited patterns on a surface
CN104362243B (zh) * 2014-10-24 2017-11-03 深圳市华星光电技术有限公司 基板的封装方法及封装结构
US9698376B2 (en) * 2014-10-24 2017-07-04 Shenzhen China Star Optoelectronics Technology Co., Ltd Packaging method and packaging structure of substrate
US10234695B2 (en) * 2015-02-16 2019-03-19 Apple Inc. Low-temperature hermetic sealing for diffractive optical element stacks
US9771258B2 (en) 2015-06-24 2017-09-26 Raytheon Company Wafer level MEMS package including dual seal ring
US20170219793A1 (en) * 2016-01-28 2017-08-03 AAC Technologies Pte. Ltd. Sealed module with glue guiding features and method for making same
JP6714884B2 (ja) 2016-09-13 2020-07-01 Ａｇｃ株式会社 高周波デバイス用ガラス基板と高周波デバイス用回路基板
CN109103165B (zh) * 2018-07-03 2019-12-10 中国电子科技集团公司第二十九研究所 Ltcc基板三维堆叠结构及其气密封装方法
DE102019120844A1 (de) * 2019-08-01 2021-02-04 Horst Siedle Gmbh & Co. Kg Verfahren zur Herstellung von abgedichteten Funktionselementen
DE102019129036A1 (de) * 2019-10-28 2021-04-29 Schott Ag Verfahren zur Herstellung von Glasscheiben und verfahrensgemäß hergestellte Glasscheibe sowie deren Verwendung
FI20205075A1 (en) * 2020-01-24 2021-07-25 Teknologian Tutkimuskeskus Vtt Oy Disc level housing for the device
DE102020111728B4 (de) 2020-04-29 2022-06-23 Schott Ag Elektro-optisches Wandlerbauteil mit einem Abstandhalter, sowie Abstandhalter-Wafer zur Herstellung eines elektro-optischen Wandlerbauteils

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4192433A (en) * 1979-01-19 1980-03-11 Semi-Alloys, Inc. Hermetic sealing cover for a container for semiconductor devices
US4232814A (en) * 1979-06-14 1980-11-11 Semi-Alloys, Inc. Method and apparatus for fabricating a sealing cover unit for a container for a semiconductor device
US4426768A (en) * 1981-12-28 1984-01-24 United Technologies Corporation Ultra-thin microelectronic pressure sensors
JPS58172679A (ja) * 1982-04-01 1983-10-11 Fuji Photo Film Co Ltd ホログラム作成方法
JPH0810170B2 (ja) * 1987-03-06 1996-01-31 株式会社日立製作所 半導体絶対圧力センサの製造方法
US5343064A (en) * 1988-03-18 1994-08-30 Spangler Leland J Fully integrated single-crystal silicon-on-insulator process, sensors and circuits
DE69409257T2 (de) * 1993-12-13 1998-09-10 Honeywell Inc Integrierte silizium-vakuum-mikropackung für infrarot-geräte
US5448444A (en) * 1994-01-28 1995-09-05 United Technologies Corporation Capacitive pressure sensor having a reduced area dielectric spacer
US6969667B2 (en) * 2002-04-01 2005-11-29 Hewlett-Packard Development Company, L.P. Electrical device and method of making
DE10222964B4 (de) 2002-04-15 2004-07-08 Schott Glas Verfahren zur Gehäusebildung bei elektronischen Bauteilen sowie so hermetisch verkapselte elektronische Bauteile
DE10222958B4 (de) 2002-04-15 2007-08-16 Schott Ag Verfahren zur Herstellung eines organischen elektro-optischen Elements und organisches elektro-optisches Element
DE10222609B4 (de) 2002-04-15 2008-07-10 Schott Ag Verfahren zur Herstellung strukturierter Schichten auf Substraten und verfahrensgemäß beschichtetes Substrat

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010517322A (ja) * 2007-01-31 2010-05-20 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． ウェハボンディング間隙内に形成されるチップ冷却用流路
WO2009110339A1 (ja) * 2008-03-03 2009-09-11 日本電気株式会社 デバイスパッケージ、電子モジュール、及び電子機器
JP2009272420A (ja) * 2008-05-07 2009-11-19 Panasonic Corp 電子部品パッケージおよびその接合方法
JP2011522409A (ja) * 2008-05-27 2011-07-28 エプコス アクチエンゲゼルシャフト 電子素子のための密閉されたハウジングと製造方法
US8759677B2 (en) 2008-05-27 2014-06-24 Epcos Ag Hermetically sealed housing for electronic components and manufacturing method
JP2012533686A (ja) * 2009-07-23 2012-12-27 エムエスゲー リトグラス アクチエンゲゼルシャフト 構造化被覆部を基板上に形成する方法、被覆済み基板、および、被覆済み基板を備えた半完成品
JP2016166425A (ja) * 2009-07-23 2016-09-15 エムエスゲー リトグラス ゲーエムベーハー 構造化被覆部を基板上に形成する方法および被覆済み基板
US10954591B2 (en) 2009-07-23 2021-03-23 Msg Lithoglas Ag Method for producing a structured coating on a substrate, coated substrate, and semi-finished product having a coated substrate
JP2020175500A (ja) * 2019-04-22 2020-10-29 ウーハン イエンシー マイクロ コンポーネンツ カンパニーリミテッド Ｍｅｍｓデバイス及びその製造方法
US11130671B2 (en) 2019-04-22 2021-09-28 Wuhan Yanxi Micro Components Co., Ltd. MEMS device and fabrication method thereof

Also Published As

Publication number Publication date
CN1647261A (zh) 2005-07-27
CA2485022A1 (en) 2003-10-23
EP1495491B1 (de) 2020-12-16
WO2003088347A3 (de) 2003-12-31
IL164301A0 (en) 2005-12-18
AU2003227626A8 (en) 2003-10-27
US7396741B2 (en) 2008-07-08
CN100359653C (zh) 2008-01-02
AU2003227626A1 (en) 2003-10-27
WO2003088347A2 (de) 2003-10-23
EP1495491A2 (de) 2005-01-12
US20060030074A1 (en) 2006-02-09

Similar Documents

Publication Publication Date Title
JP2005528782A (ja) 基板およびコンポジット要素の接続方法
US7485956B2 (en) Microelectronic package optionally having differing cover and device thermal expansivities
US7303645B2 (en) Method and system for hermetically sealing packages for optics
US20050184304A1 (en) Large cavity wafer-level package for MEMS
US7288464B2 (en) MEMS packaging structure and methods
US6893574B2 (en) MEMS capping method and apparatus
US6448109B1 (en) Wafer level method of capping multiple MEMS elements
US7825029B2 (en) Method for the production of structured layers on substrates
US7629190B2 (en) Method for making a micromechanical device by using a sacrificial substrate
US8324024B2 (en) Method for production of packaged electronic components, and a packaged electronic component
US20060234412A1 (en) MEMS release methods
US20080283944A1 (en) PHOTOSTRUCTURABLE GLASS MICROELECTROMECHANICAL (MEMs) DEVICES AND METHODS OF MANUFACTURE
KR20090105933A (ko) 모바일 어플리케이션에 사용되는 마이크로 메카니칼 및 마이크로 광학 부품용 하우징
US6939778B2 (en) Method of joining an insulator element to a substrate
US7141870B2 (en) Apparatus for micro-electro mechanical system package
JP2008091845A (ja) 半導体センサー装置およびその製造方法
JP2018041084A (ja) 傾斜した光学窓を有するマイクロメカニカルデバイスの製造方法、及び、対応するマイクロメカニカルデバイス
US20170233247A1 (en) Low cost wafer level process for packaging mems three dimensional devices
JP2011018907A (ja) 視認用窓を有するハンドリングウェハー
Wei Wafer bonding techniques for microsystem packaging
KR100636414B1 (ko) 기판 결합 방법 및 복합 부품
US20200385264A1 (en) Generating a mems device with glass cover and mems device
Stenchly et al. Modular packaging concept for MEMS and MOEMS
Stenchly et al. Hermetic packaging concept for laser diodes on wafer level
JP3118882B2 (ja) マイクロメカニカル構造体の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051129

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051129

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20070808