JP2005521207A - アクティブマトリクスエレクトロルミネッセンス表示装置及びその製造方法 - Google Patents

Abstract

物理的障壁（２１０）は、特に有機半導体材料のＬＥＤ（２５）を有するアクティブマトリクスエレクトロルミネッセンス表示装置の回路基板（１００）における隣接画素（２００）間にある。本発明は、回路基板の第１回路素子（２１、４、５、６、１４０、１５０，１６０、Ｔ１、Ｔ２、Ｔｍ、Ｔｇ、Ｃｈ）と、第２回路素子であって、例えば、画素アレイに亘って支持されるセンサアレイのセンサ（４００ｓ）との間の相互接続としての機能を果たす電気導電性材料（２４０）を有する障壁（２１０）を形成する。導電性障壁材料（２４０）は、ＬＥＤに隣接する障壁の側部において絶縁され、第２回路素子（４００、４００ｓ、２３）が導電性障壁材料（２４０）に接続される非絶縁性上部接続領域（２４０ｔ）を有する。

Description

本発明は、エレクトロルミネッセンス表示装置に関し、特に、半導体性共役系高分子又は他の有機半導体材料の発光ダイオードを用いることに限らないエレクトロルミネッセンス表示装置に関する。本発明は又、そのような装置の製造方法に関する。

そのようなアクティブマトリクスエレクトロルミネッセンス表示装置は既知であり、その表示装置は、回路基板において存在する画素アレイを有し、各々の画素はエレクトロルミネッセンス素子であって、代表的には、有機半導体材料を有する。エレクトロルミネッセンス素子は、基板における回路構成であって、例えば、アドレス（行）ラインと信号（列）ラインとを有するマトリクス状アドレス回路構成及び供給ラインを有する駆動回路構成に接続される。これらのラインは、一般に、基板内の薄膜導体層により構成される。回路基板は又、各々の画素のためのアドレス素子及び駆動素子（代表的には、薄膜トランジスタであって、以下、“ＴＦＴ”と表す）を有する。

多くのそのようなアレイにおいては、絶縁材料の物理的障壁がアレイの少なくとも１つの方向における隣接画素間に存在する。そのような障壁の例は、英国特許出願公開大２３４７０１７号明細書、国際公開第１−９９／４３０３１号パンフレット、欧州特許出願公開第０８９５２１９号明細書、欧州特許出願公開第１０９６５６８号明細書及び欧州特許出願公開第１１０２３１７号明細書において提供されており、ここでは、それらの内容全てをもって参照文献として援用する。

そのような障壁は、一部では、例えば、“壁”、“仕切り”、“バンク”、“リブ”、“分離帯”又は“ダム”の用語が用いられている。引用文献から理解されるように、幾つかの役割を果たしている。それらは、エレクトロルミネッセンス層並びに／若しくは個々の画素及び／又は画素の列の電極層を規定するために、製造において用いられることが可能である。このようにして、例えば、障壁は、単色表示のためにスピンコートされるか又はカラー表示の赤色、緑色及び青色画素のためにインクジェットプリントを施されることが可能である共役系高分子材料の画素オーバーフローを回避する。製造される装置における障壁は、画素の明確化された光学的分離を提供することができる。障壁は又、エレクトロルミネッセンス素子の共通の上部電極の電気抵抗を減少（それ故、電圧降下）させるための補助配線としての導電材料（エレクトロルミネッセンス素子の上部電極材料等）を支持又はその材料から成ることが可能である。

本発明の目的は、基本的な装置構造、そのレイアウト及びそのエレクトロニクスと適合する方式で、アクティブマトリクスエレクトロルミネッセンス表示装置の性能及び／又は能力を改善することである。

本発明の１つの特徴に従って、請求項１に記載の特徴を有するアクティブマトリクスエレクトロルミネッセンス表示装置を提供する。

本発明に従って、画素間の物理的障壁は、障壁の最上部に接続される第２回路素子と回路基板の第１回路素子との間の相互接続を提供するために用いられる。このように、これらの画素障壁は、部分的に、その相互接続を与える電気導電性材料（代表的には、金属）から成る一方、少なくともエレクトロルミネッセンス素子に隣接する障壁の側部において絶縁されている。

本発明に従って、汎用性を高めることが可能である。種々のレイアウトの特徴が、相互接続される回路素子に依存して、画素障壁に対して採用されることができる。このようにして、導電性障壁材料は、例えば、画素のグループ又は個々の画素に局在化される相互接続、若しくは画素アレイの外部に位置付けることが可能である相互接続を提供することが可能である。それ故、各々の非絶縁性の最上部接続領域自身は、障壁の最上部に沿った接続パターンの一部として局在化されることが可能であり、及び／又は、相互接続する導電性障壁材料は、例えば、障壁の分離した絶縁性距離部において局在化されることが可能である。

第１回路素子及び第２回路素子は、なされる特定の改善、エンハンスメント又は適応に依存して、種々の形態をとることが可能である。代表的には、回路基板の第１回路素子は、導体層、電極接続、供給ライン、アドレスライン、信号ライン、薄膜トランジスタ、薄膜コンデンサを有するグループにおける１つ又はそれ以上の薄膜素子であることが可能である。第２回路素子は、回路基板における他のそのような薄膜素子、及び／又は、例えば、それぞれの画素のエレクトロルミネッセンス素子又はセンサのような付加構成要素の電極接続であることが可能である。

最後の可能性は、センサアレイの種々の形態が画素アレイと共に集積化されることを可能にする。センサアレイは回路基板内に集積化されることが可能である。しかしながら、センサアレイは、障壁の最上部及び画素アレイに亘って支持されることが可能である。このことはコンパクトなレイアウトを可能にし、指紋センシング及び／又は直接ペン入力のために特に適する。センサアレイは、回路基板における画素アレイのマトリクス状アドレス回路を共有することさえ可能である。このことは、画素アレイとセンサアレイとの集積化を簡単化する。共有化は、例えば、米国特許第５，３８６，５４３号明細書及び米国特許第５，８３８，３０８号明細書において開示されている方式と類似する方式で達成される。ここでは、米国特許第５，３８６，５４３号明細書及び米国特許第５，８３８，３０８号明細書の内容全てをもって参照文献として援用する。

本発明に従った相互接続を提供するために障壁を用いる上に、障壁（又は、少なくとも他の分離した絶縁性距離部の障壁）は異なる役割を果たすことが可能である。障壁は、例えば、コンデンサ、インダクタ又はトランスのような構成要素を構成するために、及び／又は、回路基板の薄膜導体ラインを置き換える又はバックアップするために、用いられることが可能である。これらのバックアップレイン又は置き換えラインは、例えば、アドレスライン、信号ライン又は供給ラインであることが可能である。

又、本発明の他の特徴に従って、アクティブマトリクスエレクトロルミネッセンス表示装置等を製造する優位性のある方法を提供する。

本発明に従った種々の優位性のある特徴及びそれらの特徴の組み合わせについては、同時提出の請求項に記載している。以上の及び他の特徴は、添付図面を参照して、例示として以下に説明する本発明の実施形態において明らかにする。

全ての図は模式図であることに留意する必要がある。それらの図の構成部分の関連する寸法及び比率は、描く際の都合と明確化のために、サイズを拡大又は縮小することにより示している。一般に、変形された実施形態及び異なる実施形態における対応する特徴又は類似する特徴を表すために同じ参照符号を用いている。

各々の図１乃至４の実施形態のアクティブマトリクスエレクトロルミネッセンス表示装置は、マトリクスアドレス回路構成を有する回路基板１００上の画素２００のアレイを有する。物理的障壁２１０は、そのアレイの少なくとも１つの方向において少なくとも幾つかの隣接画素間にある。これらの障壁２１０の少なくとも幾つかは、本発明に従った相互接続として用いられる導電性障壁材料２４０を用いて構成される。本発明に従った障壁２１０の使用及びこの特別な構成を除いて、表示装置は、上記の背景的参照文献におけるように、既知の装置技術と回路技術を用いて構成されることが可能である。

マトリクスアドレス回路構成は、図１に示すように、アドレス（行）ライン１５０及び信号（列）ライン１６０の横断的集合それぞれを有する。アドレス素子Ｔ２（代表的には、薄膜トランジスタ、以下、“ＴＦＴ”と表す）は、これらのアドレス（行）ライン１５０及び信号（列）ライン１６０の各々の交差部分において、組み込まれる。図１は、例として、１つの特定の画素回路構成を示していることが理解される必要がある。他の画素回路構成が、アクティブマトリクスエレクトロルミネッセンス表示装置に対して知られている。装置の特定の画素回路構成に拘らず、そのような装置の画素障壁に本発明を適用することが可能であることは、容易に理解される必要がある。

各々の画素２００は、電流駆動エレクトロルミネッセンス素子２５（２１、２２，２３）であって、代表的には、有機半導体材料の発光ダイオード（ＬＥＤ）を有する。ＬＥＤ２５は、アレイの２つの電圧供給ライン１４０と２３０との間の駆動素子Ｔ１（代表的には、ＴＦＴ）と直列の状態に接続される。これらの２つの供給ラインは、代表的には、電力供給ライン１４０（電圧Ｖｄｄを有する）及びグラウンドライン２３０（また、“リターンライン”という）である。ＬＥＤ２５からの発光は、各々の駆動ＴＦＴ Ｔ１により変えられるように、ＬＥＤ２５を通る電流により制御される。

画素の各々の行は、関連する行導体１５０（それ故、行の画素のアドレスＴＦＴ Ｔ２のゲート）に印加される選択信号により、フレーム期間において順にアドレスされる。
この信号はアドレスＴＦＴ Ｔ２をオンにし、それ故、列導体１６０からのそれぞれのデータ信号を有する行の画素をロードする。これらのデータ信号は、それぞれの画素の個々の駆動ＴＦＴ Ｔ１のゲートに印加される。その駆動ＴＦＴ Ｔ１の結果として得られた導通状態を保持するために、このデータ信号は、このゲート５と駆動ライン１４０、２４０との間に結合される保持キャパシタＣｈによりゲート５において維持される。このように、各々の画素２００のＬＥＤ２５を流れる駆動電流は、前アドレス期間の間に印加され、関連するキャパシタＣｈにおいて電圧として蓄積された駆動信号に基づいて、ＴＦＴ Ｔ１により制御される。具体例の図１においては、Ｔ１はＰチャネルＴＦＴとして示され、Ｔ２はＮチャネルＴＦＴとして示されている。

この回路構成は、既知の薄膜技術を用いて構成されることができる。基板１００は、例えば、シリコン酸化物の絶縁性表面バッファ層１１が析出された絶縁性ガラス基材１０を有することが可能である。薄膜回路構成は、既知の方法で絶縁性表面バッファ層１１上に形成される。

図２及び３は、ＴＦＴの例Ｔｍ及びＴｇであって、各々は、活性半導体層１（代表的には、ポリシリコン）、ゲート誘電体層２（代表的には、シリコン酸化物）、ゲート電極５（代表的には、アルミニウム又はポリシリコン）、及び重ね合わされた絶縁層２及び８における窓部（ビア）を通って半導体層１のドーピングソース及びドレイン領域に接している金属電極３及び４（代表的には、アルミニウム）をそれぞれ有する、ＴＦＴの例Ｔｍ及びＴｇを示している。電極３、４及び５の延長は、特定のＴＦＴ（例えば、駆動素子Ｔ１、アドレス素子Ｔ２又は回路基板の他のＴＦＴ）により与えられる回路機能により、例えば、電極Ｔ１、Ｔ２、Ｃｈ及びＬＥＤ２５並びに／若しくは導電ライン１４０、１５０及び１６０の間の相互接続を構成する。維持キャパシタＣｈは、回路基板１００内部の薄膜構造として、既知の方法で、形成されることが可能である。

ＬＥＤ２５は、代表的には、下部電極２１と上部電極２３との間の発光有機半導体材料２２から構成される。好適な具体的な実施形態においては、半導体性共役系高分子は、エレクトロルミネッセンス材料２２に対して用いられることが可能である。基板を透過して光２５０を発光するＬＥＤに対して、下部電極２１はＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）より成る陽極であることが可能であり、上部電極２３は、例えば、カルシウム及びアルミニウムから構成される陰極であることが可能である。図２及び３は、下部電極が回路基板１００における薄膜として形成されるＬＥＤを示している。次のドーピング有機半導体材料２２は、基板１００の薄膜構造に亘って延長されたプレーナ絶縁層１２（例えば、シリコン窒化物）における窓部１２ａの薄膜電極層２１に接している。

既知の装置におけるように、本発明に従った図１乃至４の装置は、アレイの少なくとも１つの方向における少なくとも幾つかの隣接画素間において、物理的障壁２１０を有する。これらの障壁２１０には又、例えば、“壁”、“仕切り”、“バンク”、“リブ”、“分離帯”又は“ダム”の用語が用いられる。具体的な装置の実施形態及びその製造方法に依存して、それらは既知の方式で用いられる。例えば、
● 半導体性高分子層２２を調整する間に、個々の画素２００のそれぞれの領域及び／又は画素２００の列との間の高分子溶液のオーバーフローを回避して、分離する。
● 個々の画素２００及び／又は画素の列のための他のエレクトロルミネッセンス層２２または半導体性高分子（或いは、画素のための個々の電極であって、例えば、上部電極２３の個々の下層の自己分離でさえ）の範囲限定において基板表面にセルフパターニング能力を提供する。
● 少なくとも有機半導体材料２２及び／又は電極材料の析出の間に基板表面に亘るマスクのためのスペーサとして機能する。
● 光２５０が上部を透過して発光されるとき、アレイにおける画素２００の明確に限定された光学的分離のための不透明障壁２１０を（底部基板１００の代わり又はそれと併せて）構成する。

これらの既知の方式における具体的な使用がどのようなものであろうと、本発明の実施形態における物理的障壁２１０の少なくとも一部の絶縁部分は、特定の方式で用いられ、構成される。それ故、図２乃至４の画素障壁２１０は、ＬＥＤ２５から絶縁され、回路基板１００の第１回路素子と装置の第２回路素子との間の相互接続を与える金属２４０（又は、他の電気導電性材料２４０）を有する。これらの回路素子は、導電性障壁材料２４０の非絶縁性底部及び上部接続領域２４０ｂ、２４０ｔに接続される。

第１回路素子及び第２回路素子は、なされる特定の改善、向上又は適合に従って、種々の形態をとることが可能である。代表的には、回路基板１００の第１回路素子は、導体層及び／又は電極接続４、５、６、供給ライン１４０、アドレスライン１５０、信号ライン１６０、薄膜トランジスタＴ１、Ｔ２、Ｔｍ、Ｔｇ、及び薄膜キャパシタＣｈを有するグループの１つ又はそれ以上の薄膜素子であることが可能である。第２回路素子は、回路基板１００における他のそのような薄膜素子、及び／又は、例えば、それぞれの画素のＬＥＤ２５の電極接続又はセンサのような付加構成要素であることが可能である。

図２乃至４は非絶縁性上部接続領域２４０ｔを示しているが、いずれの接続される特定の第２回路素子（上部回路素子４００）を伴っていない。第２回路素子の特定な例については、図５乃至８を参照して、下に説明している。しかしながら、本発明は、本発明に従って、そのような画素障壁２１０により回路基板１００における回路構成への多種多様の上部回路素子４００の相互接続に適用されることができること、を容易に理解される必要がある。

図２の実施形態においては、第１回路素子は、ＴＦＴ Ｔｍのソース電極及び／又はドレイン電極の延長である。第１回路素子は、例えば、ＴｍがＴ２であるとき、基板回路構成の信号（列）ライン１６０を、ＴｍがＴ１であるとき、駆動ライン１４０を構成することが可能である。図３の実施形態においては、第１回路素子はＴＦＴ Ｔｇのゲート電極の延長である。第１回路素子は、例えば、ＴｇがＴ２であるとき、基板回路構成のアドレス（行）ライン１５０を構成することが可能である。

図２及び３は、中間絶縁層１２の接続窓１２ｂにおける第１回路素子４、５への導電性障壁材料２４０の底部接続を示している。しかしながら、これらの窓１２ｂは、しばしば、ＴＦＴ Ｔｍ、Ｔｇと同じ面内にあることが可能である。特に、窓１２ｂを収めるには、ＴＦＴ Ｔｇのソース電極３とドレイン電極４との間には、一般に、十分な空間がない。それ故、窓１２ｂは、図の紙面の外側の位置に示すために、図３においては破線の輪郭で示されている。

図２乃至４の実施形態における画素障壁２１０は、電気導電性材料２４０、２４０ｘ主体とし、好適には、非常に小さい非抵抗を有する金属（例えば、アルミニウム、銅、ニッケル又は銀）を有する。図２及び３の障壁２１０は、相互接続２４０を与え、側部と上部表面（上部接続領域２４０が露出されたところを除く）における絶縁性コーティングを有する導電性材料のバルク（ｂｕｌｋ）又はコア（ｃｏｒｅ）を有する。図４の障壁２１０は、側部及び上部表面に絶縁性コーティング４０ｘを有する導電性材料のバルク又はコアを有する。図４における相互接続２４０を与える導電性材料は、絶縁性コーティング４０ｘ上に延びる金属コーティングである。絶縁性コーティング４０は、上部接続領域１４０ｔが露出されたところを除いて、金属コーティング２４０の側部及び上部表面において延びている。このような図４の構造は、図２及び３の構造に比べて用途が広い。その構造は、金属コア２４０ｘが他の目的で用いられること、例えば、駆動ライン１４０、アドレスライン１５０又は信号ライン１６０をバックアップする又はそれらを置き換えることさえ可能にする。相互接続金属コーティング２４０は、これらの相互接続が必要とされるとこを、例えば、個々の画素又は副画素において、障壁２１０に沿ったと規定の位置に局在されることさえ可能である。

センサ領域を伴う図５乃至７の実施形態
図５乃至７の実施形態の各々においては、センサ４００ｓのアレイは画素２００のアレイと共に集積されている。センサ４００ｓは、回路基板１００の第１回路素子に導電性障壁材料２４０により接続される第２回路素子４００を提供する。種々のセンサアレイは、本発明に従って、表示装置と共に集積されることが可能である。このようにして、センシングアレイは、例えば、短絡タッチ入力、圧力入力、コンデンサ入力又は光ペン入力を有する。

二次元センサアレイからの個々の相互接続に対して、導電性障壁材料２４０は、一般に、個々のセンサ４００ｓに対応して、障壁２１０におけるそれぞれの絶縁性距離部に分割される。

このような集積化センサの状態において、第１回路素子は、例えば、基板１００におけるＴＦＴのソース／ドレイン４又はゲート５であることが可能である。好適には、第１回路素子は、画素２００のアレイ及びセンサ２００ｓのアレイの両方に対するマトリクス状アドレス回路構成の一部である。このようにして、第１回路素子は、画素アドレシングのためのＴＦＴ Ｔ２のソース／ドレインライン４、１６０であることが可能である。

図５乃至７の実施形態の各々においては、センシング能力は、光が発光される表示装置の前面において提供される。センサアレイは、障壁２１０の上部において及び画素アレイに亘って支持されている。絶縁性平坦化層４１２は、画素アレイに亘ってセンサアレイを支持するために、障壁２１０の上部に延びるある膜厚を有して、画素アレイを覆って存在している。図５乃至８は、図２及び３におけるような相互接続金属コア構造を示しているが、例えば、図４におけるような相互接続金属コア構造をもちいて、改善することが可能である。

図５の実施形態は、誘電体又は高抵抗材料の圧縮性層２２を有する圧力センサ構造を示している。この圧縮性層は、例えば、ＩＴＯから成る透明な上部電極層４２３、下層導電性障壁材料２４０及び絶縁性平坦化層４１２の間に積層される。上部電極層４２３は保護層４４０をコーティングされる。圧力５００がこの積層構造に印加されるとき、電極層４２３と導電性障壁材料との間の間隔は変化して、誘電体の容量における測定可能な変化か又は高抵抗材料の抵抗の減少を生じる。これは、電極層４２３が又回路入力のためのＥＳＤ保護を提供するという点で、最も優位性のある実施形態である。

図６は、例えば、指紋センサのような静電容量性センサを示している。ＩＴＯ又は金属の電極パッドのアレイは、キャパシタ誘電層４３０を有するそれぞれのキャパシタの１つのプレートを構成するために、導電性障壁材料２４０の対応するアレイの上部に接続されている。

図７は、導電性障壁材料２４０の対応するアレイの上部に接続されたＩＴＯの電極パッド４２４を有する直接入力センサを示している。直接入力は、例えば、電極パッド４２４に接触する有線ペンからの電流又は電圧入力であることが可能である。又、直接入力は、隣接パッド４２４間であって、例えば、行導体１５０に接続されたパッド４２４と列導体１６０に接続されたパッド４２４との間の（無線）導電性ペンによる短絡であることが可能である。そのような短絡から生じる電流は、どの画素が短絡しているかを判定するために、表示装置の外部において測定されることができる。

画素又は副画素相互接続を有する図８の実施形態
図８の実施形態における第２回路素子は、回路基板１００の薄膜素子に導電性障壁材料２４０により接続されたＬＥＤ２５の上部電極である。そのような相互接続は、所定のＬＥＤ２５の電極２１及び２３の両方への回路構成の集積を可能にする。

しかしながら、図８における具体的な実施形態においては、導電性障壁材料２４０の底部接続は、隣接ＬＥＤ２５の下部電極を構成する薄膜素子へのものである。そのような構成には、例えば、障壁２１０を有する隣接した副画素を有する各々の画素を、表示装置に対して導入されることができる。この場合、導電性障壁材料２４０は、副画素２００ｂの上部電極２３を隣接副画素２００ａの下部電極２１に接続している。

図９、図１０及び図１１のレイアウトについての実施形態
本発明に従って、装置における相互接続障壁材料２４０に対して、多種多様のレイアウト構成が可能である。有利なことに、相互接続障壁材料２４０は、画素間の障壁２１０ｘの他の部分と、複合レイアウトにおいて、結合されることが可能である。

図９及び１０は、付加障壁部分２１０ｘの導電性障壁材料２４０ｘが、基板１００の駆動供給ライン１４０をバックアップすること又はそれらラインを置き換えることさえ可能であることを示している。マトリクス状薄膜回路領域は、図９における１２０のように設計されている。この具体的な例においては、相互接続障壁材料２４０の絶縁性距離部は、付加障壁ライン２１０ｘ、１４０に平行に延びている。

図１１は、付加障壁部分２１０ｘ（２４０ｘ、４０ｘ）は相互接続障壁材料２４０を横断している。この場合、付加障壁部分２１０の導電性障壁材料２４０ｘは、基板１００の駆動ライン１４０、アドレスライン１５０又は信号ライン１６０をバックアップすること又はそれらを置き換えることさえ可能である。又、付加障壁部分２１０ンオ導電性障壁材料２４０ｘは、図７におけるような直接入力センサアレイのための横断的相互接続を構成することが可能である。

図１２の向上した障壁の実施形態
図２乃至８及び図１０の実施形態においては、障壁２１０及び２１０ｘは、導電性材料２４０及び２４０ｘを主体とするものとして示されている。図１２は、障壁２１０が絶縁性材料２４４を主体としていることを示している。この場合、ビア２４４ｂはエッチングされ、回路基板１００における回路素子４，５の方に絶縁性材料２４４を通して成形される。金属コーティング２４０は、絶縁性障壁２１０の上部及びビア２４４ｂにおいて延びる導電性障壁材料を提供する。

障壁２１０の金属コーティング２４０は、セルフアライメント方式で、ＬＥＤ２５の上部電極２３の主要部分２３ａと共に、同時に形成されることが可能である。それ故、図１２に示すように、障壁２１０の側部における突出形状のシャドーマスクの効果により分離される電極２３と金属コーティング２４０とのために、金属層が同時に接出されることが可能である。これは、本発明に従った、障壁相互接続２１０、２４０を形成するための１つの有効なプロセスの実施形態である。図１４乃至１７は、金属を主体とする障壁相互接続２１０、２４０のための他のプロセスの実施形態を示している。

図１３乃至１６のプロセスの実施形態
相互接続材料２４０と共に障壁２１０を用いて構成すること以外に、本発明に従ったアクティブマトリクススエレクトロルミネッセンス表示装置は、例えば、上記の背景としての参照文献におけるように、既知の装置技術及び回路技術を用いて、構成されることが可能である。

図１３乃至１６は、具体的な製造の実施形態における新規なプロセス段階を示している。上部プレーナ絶縁性層１２（例えば、シリコン窒化物）を伴う薄膜回路基板１００は、既知の方法で製造される。接続窓（例えば、ビア１２ａ、１２ｂ、１２ｘ等）は、例えば、フォトリソグラフィのマスキング及びエッチングにより、既知の様式で、上部プレーナ絶縁性層１２に開けられる。しかしながら、本発明に従って装置を製造するために、これらのビアのパターンは、導電性障壁材料２４０、２４０ｘとの底部接続のために、金属電極４、ゲート電極５、アドレスライン１５０等を延長するビア１２ｂ、１２ｘを有する。結果的に得られた構造を図１３に示している。この段階は、障壁２１０が、図２乃至８及び図１０におけるように導電性材料を主体とするものであるか又は図１２におけるように絶縁性材料を主体とするものであるかに拘らず、共通である。

絶縁性材料を主体とする障壁２１０の形成については、図１２を参照して、上で説明した。導電性材料を主体とする障壁２１０のための適切なプロセスの段階（図２乃至及び図１０）については、図１４乃至１６を参照して、以下、説明する。

この場合、障壁２１０のための電気導電性材料は、少なくともビア１２ａ、１２ｂ、１２ｘ等における絶縁性層１２上に析出される。障壁２１０に対する好ましい距離及びレイアウトパターンは、既知のマスキング技術を用いることにより、得られる。図１４は、少なくとも導電性障壁材料（例えば、銅、ニッケル又は銀）のバルクがメッキ法により析出される実施形態を示している。この場合、先ず、例えば、銅、ニッケル又は銀から成る薄い種の層２４０ａが絶縁性層１２とビア１２ａ、１２ｂ、１２ｘ等を覆って析出され、障壁のレイアウトパターンはフォトリソグラフィのマスクを用いて規定され、次いで、導電性障壁材料のバルク２４０が好ましい膜厚にメッキ法により形成される。結果的に得られる構造については、図１４に示している。

次いで、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ：化学的気相成長法）を用いて、絶縁性材料（例えば、シリコン酸化物又はシリコン窒化物）が絶縁性コーティング４０のために析出される。この析出された材料は、既知のフォトリソグラフィのマスキング及びエッチング技術を用いて、パターニングすることにより、導電性障壁材料の側部及び上部表面に残される。この後、ＬＥＤ２５を形成するために、既知の方法において製造が継続される。このように、例えば、共役系高分子材料２２は、画素２００のために、インクジェットを用いて印刷されるか又はスピンコートされることが可能である。絶縁コーティング４０を伴う障壁２４０、４０は、物理的障壁２４０、４０の間における画素領域からの高分子のオーバーフローを防止するために、既知の方法において用いられることができる。上部電極材料２３は共役系高分子材料２２上に析出される。結果として得られる構造については、図１５に示している。

この後、図５乃至７のセンサの場合は、平坦化材料４１２´の層がＬＥＤ２５を覆って形成される。この平坦下層４１２´は、障壁２１０の上部における絶縁性コーティング４０を露出するためにエッチバックされることが可能である。絶縁性コーティング４０のこの露出された上部部分は、次いで、図１６に示すように、障壁２１０の非絶縁性上部接続領域２４０ｔを形成するためにエッチングにより除去されることが可能である。センサ構造は、次いで、この接続領域２４０ｔと平坦化層４１２の上部に与えられる。

図１７の向上したプロセスの実施形態
この実施形態は、画素領域に隣接する障壁２１０の少なくとも側部に絶縁性コーティングを与えるために、陽極酸化処理法（析出の代わりに）を用いる。代表的には、導電性障壁材料２４０はアルミニウムを有することが可能である。析出されるアルミニウムの好ましい距離とレイアウトパターンとは、既知のフォトリソグラフィのマスキング及びエッチング技術を用いて、限定されることができる。図１７は、アルミニウムの障壁パターン２４０の上部に保持されたフォトリソグラフィにより限定されるエッチャントマスクを示している。

次いで、アルミニウム酸化物から成る陽極酸化による絶縁性コーティングは、既知の陽極酸化技術を用いて、アルミニウムの障壁材料２４０の少なくとも側部において形成される。それ故、このコーティング４０に対して、レイアウトを規定するために、付加マスクは必要とされない。

図１７に示すように、マスク４４は、非絶縁性の上部接続領域２４０ｔを形成する及び保護することを所望される領域において、この陽極酸化の間に保持されることができる。この場合、陽極酸化によるコーティングは、アルミニウム障壁パターン２４０の側部のみにおいて形成される。マスク４４は、陽極酸化によるコーティングがアルミニウムの障壁パターン２４０の上部及び側部の両方において必要とされる領域から、この陽極酸化の前に除去されることが可能である。又、絶縁性高分子、又は、例えば、シリコン酸化物又はシリコン窒化物から成るマスク４４は、製造される装置における障壁２１０（２４０、４０）の上部において絶縁性が所望されるこの領域において保持されることが可能である。

上記の実施形態においては、導電性障壁材料２４０は、厚い不透明な金属、例えば、アルミニウム、銅、ニッケル又は銀である。しかしながら、他の導電性材料２４０、例えば、絶縁性コーティング４０を形成するために表面酸化されることが可能である、金属シリサイド又は（有利ではないが）縮退ドーピング（ｄｅｇｅｎａｒａｔｅｌｙ−ｄｏｐｅｄ）ポリシリコンを用いることが可能である。透明な障壁２１０が必要とされる場合、ＩＴＯが導電性障壁材料２４０のために用いられることが可能である。更に、回路基板１０の導体ライン（例えば、駆動ライン１４０、アドレスライン１５０又は信号ライン１６０）をバックアップするため又はそれを置き換えるために、導電性障壁材料２４０、２４０ｘを用いることにより、ライン抵抗は著しく低減されることができることに留意する必要がある。このように、所定のラインに沿って、導電性障壁材料２４０は、回路基板１００における代表的な導体層（例えば、ＴＦＴ Ｔｍのソース／ドレインライン４、６（１４０、１６０）又はＴＦＴ Ｔｇのゲートライン５（１５０））の断面積より少なくとも２倍大きい（恐らく、同等の大きさのオーダーの）断面積を有することができる。代表的には、導電性障壁材料２４０は、回路基板１００におけるこのＴＦＴ導体層の膜厚ｚより２倍又はそれ以上大きい（例えば、少なくとも５倍）膜厚Ｚを有することが可能である。具体的な例においては、Ｚは、ｚの０．５μｍ又はそれ以下に対して、２μｍ乃至５μｍの範囲内とすることが可能である。代表的には、導電性障壁材料２４０は、ＴＦＴ導体層のライン幅ｙと同じ幅（又は、少なくとも２倍大きい）であるライン幅Ｙを有することが可能である。具体的な例において、Ｙは、ｙの１０μｍに対して、２０μｍとすることが可能である。

本発明の開示内容を読むことにより、他の種々の改善が可能であることが、当業者に理解されるであろう。そのような種々の改善は、当該技術分野において既に周知であり、以上で述べた特徴に付加して又はそれらの特徴の代わりとして用いられることが可能である、同等の他の特徴を有することが可能である。

請求項は、具体的な特徴の組み合わせへの本発明の適用において策定されたが、本発明がいずれの請求において以前に請求された発明と同じ発明に関係するか否かに拘らず、そして、本発明が改善するのと同様な技術的問題点の全て又はいずれかを改善するか否かに拘らず、本発明の開示範囲は又、いずれの新規な特徴、明瞭に又は暗示的に以上で開示された特徴のいずれの新規な組み合わせ、又は特徴のいずれの一般化を有することが理解される必要がある。

本出願人は、それ故、本発明の出願又は本発明から誘導されるいずれの更なる出願の手続の間に、いずれのそのような特徴及び／又はそのような特徴の組み合わせに対して新たな請求項が策定され得ることを知らせておくこととする。

本発明に従った相互接続を備えることができるアクティブマトリクスエレクトロルミネッセンス表示装置の４つの画素領域についての回路図である。 本発明に従ったＴＦＴのソースライン又はドレインラインへの相互接続を形成するための導電性障壁構成の一例を示す、装置の一実施形態の回路基板と画素アレイの一部の断面図である。 本発明に従ったＴＦＴのソースライン又はドレインラインへの相互接続を形成するための導電性障壁構成の他の一例を示す、装置の類似する実施形態の回路基板と画素アレイの一部の断面図である。 本発明に従った相互接続を形成するための金属コーティングを用いる向上した導電性障壁構成の一例を示す、図２又は図３の実施形態のような相互接続の断面図である。 エレクトロルミネッセンス装置を集積した圧力センサのための本発明に従った相互接続を示す、図２又は図３のような装置の一部を示す断面図である。 エレクトロルミネッセンス装置を集積した静電容量性センサのための本発明に従った相互接続を示す、図２又は図３のような装置の一部を示す断面図である。 エレクトロルミネッセンス装置を集積した直接入力センサのための本発明に従った相互接続を示す、図２又は図３のような装置の一部を示す断面図である。 隣接画素又は副画素の上部電極と下部電極との間の本発明に従った相互接続を示す、図２又は図３のような装置の一部を示す断面図である。 隣り合った導電性障壁を伴う、本発明に従った装置の具体的な実施形態のためのレイアウトの特徴の具体的な例を示す４つの画素領域の平面図である。 図９のラインＸ−Ｘにおいて得られる、図９の隣り合った障壁を通る断面図である。 横断的導電性障壁を伴う、本発明に従った装置の具体的な実施形態のためのレイアウトの特徴の他の例の平面図である。 本発明に従った相互接続を形成するための導電性障壁構成の他の例を有する装置の一部の断面図である。 本発明に従った具体的な一実施形態を用いた製造の段階における図２又は図３のような装置の一部の断面図である。 本発明に従った具体的な一実施形態を用いた製造の段階における図２又は図３のような装置の一部の断面図である。 本発明に従った具体的な一実施形態を用いた製造の段階における図２又は図３のような装置の一部の断面図である。 本発明に従った具体的な一実施形態を用いた製造の段階における図２又は図３のような装置の一部の断面図である。 本発明に従った導電性障壁の相互接続の絶縁体における改善を示す絶縁段階における装置の一部の断面図である。

Claims (19)

1. 画素のアレイが該アレイの少なくとも１つの方向において少なくとも幾つかの隣接画素間の物理的障壁を有して存在する、回路基板；
   を有する、アクティブマトリクスエレクトロルミネッセンス表示装置であって、
   各々の画素はエレクトロルミネッセンス素子を有し；
   前記回路基板は、前記エレクトロルミネッセンス素子が接続される回路構成を有し；
   前記物理的障壁は、前記回路基板の第１回路素子と前記装置の第２回路素子との間の相互接続としての機能を果たす導電性材料を有し；
   前記導電性障壁材料は前記エレクトロルミネッセンス素子に隣接する障壁の少なくとも側部において絶縁され、非絶縁性である上部接続領域と下部接続領域とを有し、前記第１回路素子と前記第２回路素子とは前記導電性障壁材料に接続されている；
   ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置。
2. 請求項１に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、
   前記回路基板の前記第１回路素子は：
   導体層；
   電極接続；
   供給ライン；
   アドレスライン；
   信号ライン；
   薄膜トランジスタ；及び
   薄膜キャパシタ；
   を有するグループの少なくとも１つの薄膜素子である、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置。
3. 請求項１に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、前記第２回路素子は前記エレクトロルミネッセンス素子の上部電極であり、前記第１回路素子は前記回路基板の少なくとも１つの薄膜素子である、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置。
4. 請求項３に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、
   各々の画素は、隣り合っている副画素であって、それら副画素間に障壁を有し、１つのサブ画素の前記上部電極を隣接副画素の前記下部電極に接続する導電性障壁材料を有する、副画素、を有し、それらの上部電極及び下部電極は前記第１回路素子及び前記第２回路素子を構成する、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置。
5. 請求項１又は２に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、センサのアレイが前記画素のアレイと共に集積化され、前記センサは、前記回路基板の前記第１回路素子に前記導電性障壁材料により接続された前記第２回路素子を提供する、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置。
6. 請求項１乃至５のいずれ一項に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、センサのアレイは前記画素のアレイと共に集積化され、前記回路基板は、前記の画素のアレイ及び前記のセンサのアレイの両方のためのマトリクス状アドレス回路構成を有し、そして、前記導電性障壁材料は前記マトリクス状アドレス回路構成に前記アレイのセンサを接続する、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置。
7. 請求項５又は６に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、前記センサアレイは、前記障壁の上部において及び前記画素アレイに亘って支持される、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置。
8. 請求項７に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、
   平坦化層は、前記画素アレイに亘って前記センサアレイを支持するために前記障壁の疝気上部に延びる膜厚を有する前記画素アレイに亘ってある、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置。
9. 請求項１乃至８のいずれ一項に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、前記障壁の絶縁性距離部は前記導電性障壁材料（及び、好適には、金属を有する）を主体としている、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置。
10. 請求項１乃至９のいずれ一項に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、前記障壁は、前記第１回路素子に接続され、少なくとも前記障壁の側部における絶縁性コーティングを有する前記導電性障壁材料を与える金属コアを有する、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置。
11. 請求項１乃至９のいずれ一項に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、前記障壁は、前記第１回路素子に接続され、少なくとも前記障壁の側部における絶縁性コーティングを有する前記導電性障壁材料を与える金属コーティングを有する、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置。
12. 請求項１乃至８のいずれ一項に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、前記物理的障壁は、ビアが前記回路基板における前記回路素子との
    接続のために延びている絶縁性材料を主体としており、前記導電性障壁材料を提供する金属コーティングは、前記物理的障壁の上部において且つ前記障壁を通るビアにおいて延びている、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置。
13. 請求項１乃至１２のいずれ一項に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、前記エレクトロルミネッセンス素子は有機半導体材料の電流駆動発光ダイオードである、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置。
14. 請求項１乃至１３のいずれ一項に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、前記導電性障壁材料の下方において、第１回路素子への接続を可能にする前記回路基板における中間絶縁性層に接続窓がある、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置。
15. 請求項１乃至１４のいずれ一項に記載のアクティブマトリクスエレクトロルミネッセンス表示装置を製造する方法であって：
    （ａ）前記回路基板の前記第１回路素子への電極接続上に析出された電気導電性材料を有し、前記画素領域に隣接する前記物理的障壁の少なくとも側部において絶縁体を有する前記物理的障壁を形成する段階であって、前記物理的障壁は前記障壁の前記上部において前記導電性障壁材料への非絶縁性上部接続領域を有する、段階；
    （ｂ）前記物理的障壁間に画素領域における前記エレクトロルミネッセンス素子の少なくとも一部を与える段階；及び
    （ｃ）前記障壁の前記の非絶縁性上部接続領域における前記導電性障壁材料との接続において前記第２回路素子を与える段階；
    有する、ことを特徴とする方法。
16. 請求項１５に記載の方法であって、前記絶縁体は、前記導電性障壁の少なくとも側部と上部とに析出され、前記上部接続領域から実質的にエッチングされる絶縁性コーティングを有する、ことを特徴とする方法。
17. 請求項１５に記載の方法であって、前記導電性障壁材料はアルミニウムを有し、前記絶縁体は陽極酸化により前記アルミニウムの障壁材料の側部に形成された絶縁性コーティングを有する、ことを特徴とする方法。
18. 請求項１５に記載の方法であって、前記段階（ａ）は、ビアが前記回路基板の前記接続窓における前記回路素子との接続のために形成される絶縁性材料を主体とする物理的障壁を形成する手順を有し、前記電気導電性材料は前記物理的障壁の上部において且つ前記物理的障壁を通る前記ビアにおいて導電性コーティングとして析出される、ことを特徴とする方法。
19. 請求項１８に記載の方法であって、前記物理的障壁のための前記導電性コーティングと前記エレクトロルミネッセンス素子の上部電極は同時に析出され、前記物理的障壁の前記側部における突出形状のシャドーマスクの効果により分離される、ことを特徴とする方法。

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