JP2005505162A

JP2005505162A - フラクショナルｎ方式周波数シンセサイザ

Info

Publication number: JP2005505162A
Application number: JP2003531614A
Authority: JP
Inventors: カルティックスリダラン，
Original assignee: アシュバッタセミコンダクターインコーポレイテッド
Priority date: 2001-09-26
Filing date: 2002-09-24
Publication date: 2005-02-17
Also published as: CN1586038A; EP1446885A1; EP1446885A4; WO2003028218A1; US20030058055A1; KR20040073432A; US6570452B2

Abstract

フラクショナルＮ方式周波数シンセサイザ（７１０、７２０、７３０）において、その回路（７３０）が、当該回路を表わす式に少なくとも1つの軸外し（オフ・アクシス）のゼロ（７２５）を生成するようになっている。
【選択図】図７

Description

【発明の分野】
【０００１】
本発明はフラクショナルＮ方式（fractional-N：分数分周方式）周波数シンセサイザに関する。
【発明の背景】
【０００２】
周波数シンセサイザは、基準周波数の倍数の周波数を持つ出力信号を生成する。米国特許第３，２１７，２６７号明細書の図１から転載した図１に示されるような典型的な従来技術の回路によれば、周波数シンセサイザの動作は、位相同期ループ（ＰＬＬ）によって制御される。位相同期ループにおいては、可変周波数発振器２が位相弁別器６により既知の基準周波数８の周波数にロックされる。このような配置において、発振器は通常、電圧制御発振器 (ＶＣＯ）であり、位相弁別器は、既知の基準周波数と発振器の出力との位相差に比例する出力電圧を発生する。位相弁別器の出力電圧は、ＶＣＯの出力周波数を制御するためのエラー信号として用いられる。
【０００３】
ＶＣＯから異なる出力周波数を提供するために、可変周波数分周数（除数）４を用いて、出力周波数を基準周波数と比較する前に、出力周波数を分周する。その結果、ＶＣＯから送られる出力周波数は基準周波数の正確な倍数となる。そしてもしその分周数が整数である場合は、ＶＣＯの出力周波数の最小増分は基準周波数と等しくなる。したがって、整数の分周数を用いる場合、隣接する出力周波数間のステップサイズを小さくするためには、非常に低い基準周波数を必要とする。しかしながら、基準周波数を低くすると、許容できないさまざま影響が生じる。
【０００４】
低い基準周波数を使用することを避けるために、出力周波数を分数で分周するための回路が考案されている。米国特許第５，０３８，１１７号明細書の図１より転載した図２に図示した従来技術の回路は、電圧制御発振器１１、フラクショナル分周器１３、位相比較器１５、及びフィルタ１７を備える。制御回路１８は、出力周波数を分周する分数部.Ｆと整数部Ｎとを制御する。この技術においてよく知られているように、フラクショナルＮの分周を実行するためにいろいろな技術が用いられている。これらの技術の１つとして、分周数を平均することにより、Ｎ.Ｆによる分周が行なわれ、デューティ・サイクルが.Ｆの場合は出力周波数をＮにより分周をし、そしてデューティ・サイクルが（１−.Ｆ）の場合はＮ＋１により分周が行なわれる。
【０００５】
このようなフラクショナルＮ方式周波数シンセサイザに関する詳細は、さらに米国特許第３，２１７，２６７号明細書及び同第５，０３８，１１７号明細書に記述されており、これらの特許明細書の内容は参照することで本明細書に組み込まれるものである。
【０００６】
残念なことに、分周数を切り替えることにより、搬送周波数の付近で好ましくない位相誤差や位相ジッターが引きおこされる。このような位相誤差を低減するための技術もまた既知の技術であり、米国特許第４，６０９，８８１号明細書及びＳｔｅｖｅｎＲ. Ｎｏｒｓｗｏｒｔｈｙ他（Ｅｄ.）の「デルタ・シグマデータ変換器理論、設計及びシミュレーション、ＩＥＥＦプレス」（１９９７）に記載されており、これらは、前述の米国特許第３，２１７，２６７号明細書及び第５，０３８，１１７号明細書と同様に、本明細書に組み込まれている。「デルタ・シグマー・データ変換器」の図３−３から転載した図３に図示のとおり、このような位相誤差を低減するための一般的技術としては、１次又は２次デルタ・シグマ変調器３１０、３２０、３３０の多段カスケード接続を行ない、デジタル・キャンセルロジック３４０に各段の出力を送るなどの方法がある。モジュ−ルの各々の段の一般的形態については「デルタ・シグマ変換器」の図３．１から転載した図４に図示のとおりである。図４に図示のとおり、変調器は第１及び第２アナログ加算器４１２、４１３、第１及び第２フィルタ４１５、４１９、及び量子化器４１７を備える。フィルタ４１９は、量子化器４１７から送られた出力信号y(ｎ)を第１アナログ加算器４１２の負入力に接続する。第１アナログ加算器４１２は入力信号ｘ(ｎ)をフィルター処理した出力とあわせて結合し、入力に対する結果をフィルタ４１５に送る。フィルタ４１５の出力は量子化器４１７への入力に送られる。第２アナログ加算器４１３は、入力側の信号と量子化器４１７の出力との差を計算し、量子化器の量子化誤差を表わす信号ｅ(ｎ)を生成する。理想的には、図３の回路の場合、ノイズ伝達関数は（１−Ｚ^-1）^ｍである。ただし、ｍは総次数をあらわす。このような関数は、Ｚ-変換面において、Ｚ＝１で同時にｍ箇のゼロを有する。
【０００７】
図３のデルタ・シグマ変調器のモデルの１つを、米国特許第５，０３８，１１７号明細書の図５（ｄ）から転載した図５に示す。図５において、３つの等しい段５１０、５２０、５３０の各々は、第１及び第２アナログ加算器５１２、５１３、積分器５１５、量子化器５１７及びｚ^-1の遅延５１９を備える。デジタル・キャンセル・ロジック回路５４０は、第２段５２０の出力につながれた第１微分器５４２、第３段５３０の出力にカスケード接続された第２、第３微分器５４４、５４６、及び第１段５１０の出力、第１微分器５４２、及び第３微分器５４６につながれたアナログ加算器回路５５０を備える。図５の回路の異なる段で発生する一連の誤差項は、項をまとめた際、キャンセルされる。詳細には、図５の回路の総出力は、米国特許第５，０３８，１１７号明細書の以下の式１６で表わされる。
Ｏ＝ｆ＋(１−Ｚ^-1)Ｑ₁− (１−Ｚ^-1)Ｑ₁＋(１−Ｚ^-1)²Ｑ₂− (１−Ｚ^-1)²Ｑ₂＋(１−Ｚ^-1)³Ｑ₃
ただしＱnはｎ段に関係する量子化誤差を示す。この式をまとめると以下のようになる。
Ｏ＝ｆ＋(１−Ｚ^-1)³Ｑ₃
【０００８】
当業者にとっては明らかなように、この式はＺ-変換面において、ｚ＝１で同時に３箇のゼロを有する。
【０００９】
図５のデルタ・シグマ変調器の実施については図６に示されている。ここで３つの等しい段６１０、６２０、６３０の各々は、加算器 (加算回路)６１４とｚ^-1遅延６１９を備える。デジタル・キャンセル・ロジック回路６４０は、第２段６２０の加算器６１４のキャリー出力につないだ第１微分器６４２、第３段６３０の加算器６１４のキャリー出力にカスケード接続した第２及び第３微分器６４４、６４６、及び第１段６１０の加算器６１４のキャリー出力、第１微分器６４２の出力、及び第３微分器６４６の出力につないだアナログ加算器回路を備える。
【発明の概要】
【００１０】
図３、５、６に図示のタイプの従来の技術による回路は、従来型のフラクショナルＮ方式シンセサイザ回路よりも優れた性能を有するが、さらに優れた性能が要求されている。
【００１１】
そのため、本出願人達は以下の回路を考案した。ｚ変換面に関して、ｚ変換面におけるゼロを分離することにより、さらに優れた性能が達成される。その結果、フラクショナル-Ｎ分周数のノイズ成分のスペクトルは搬送周波数から離れる。そのため、搬送周波数の近くのこの成分が低減され、離れたところでこの成分が増加する。従来のフィルタリング技術を用いて分周数信号から高周波成分を除去することが可能であるため、この方法は有効である。ゼロを分離するための回路のモデルは図４に示すのものと同様で、第１アナログ加算器、第１及び第２フィルタ、及び量子化器を備える。第２フィルタは量子化器の出力を第１アナログ加算器に接続し、アナログ加算器の出力は第１フィルタの入力に接続され、第１フィルタの出力は量子化器の入力に接続される。本発明によれば、第２フィルタは、この回路を表わす式に軸外（off-axis）ゼロを導入する。好適な実施形態においては、第２フィルタは、カスケード接続された第１及び第２遅延素子、乗算器及び第２アナログ加算器を用いて実施される。第１遅延素子への入力は量子化器の出力に接続され、第２遅延素子の出力は第２アナログ加算器への入力に接続される。乗算器への入力は、第１及び第２遅延素子の間のノードに接続され、乗算器の出力は第２アナログ加算器への入力に接続される。第２アナログ加算器は、乗算器からの信号から、第２遅延素子から送られる信号を減算し、それを第１アナログ加算器への入力として送る。
【００１２】
本発明は好適なスペクトル性を有するフラクショナルＮ分周数を生成するソフトウエアとして実施することも可能である。
【００１３】
本発明の上記及びその他の目的、特徴及び利点は、以下の詳細な説明から容易に明らかとなるであろう。
【本発明の詳細な説明】
【００１４】
図７は本発明を説明するための実施形態の構成図である。図７の回路はフラクショナルＮ方式周波数シンセサイザにおいて分周数を生成する際に用いるのに好適な３段変調器である。各段には加算器７１４と１つ又は複数のフィルタ素子が含まれる。第１及び第２段７１０、７２０においてフィルタ素子はｚ^-1遅延素子７１９である。第３段７３０において、フィルタ素子は、カスケード接続された第１と第２遅延素子７２１、７２３、乗算器７２５及びアナログ加算器７２７を備える。第１遅延素子７２１への入力は加算器の出力に接続され、第２遅延素子７２３の出力はアナログ加算器７２７への入力に接続される。乗算器７２５への入力は第１と第２遅延素子７２１、７２３の間のノードに接続され、乗算器の出力はアナログ加算器７２７への入力に接続される。アナログ加算器は、乗算器７２５から送られる信号から、第２遅延素子７２３から送られる信号を減算し、それを加算器７１４への入力として送る。
【００１５】
アナログ加算器７５０の出力は以下の式で表わされる。
出力＝ｆ＋(１−Ｚ^-1)Ｑ₁−(１−Ｚ^-1)Ｑ₁＋(１−Ｚ^-1)²Ｑ₂−(１−Ｚ^-1)²Ｑ₂＋
(１−ＫＺ^-1＋^-2)(１−Ｚ^-1)²Ｑ₃＝ｆ＋(１−Ｚ^-1)²(１−ＫＺ^-1＋Ｚ^-2)Ｑ₃
したがって図７の回路は中間項を消去することにおいて、図５と図６の回路と同じ利点を有し、Ｋ＜２である場合、項(１−ＫＺ^-1＋Ｚ^-2)のゼロが横軸上にないという更なる利点を有する。
【００１６】
図８に第３段７３０のモデルの１つを示す。モデルはアナログ加算器８１２、第１及び第２フィルタ８１５、８１９及び量子化器８１７を備える。第２フィルタは量子化器の出力をアナログ加算器に接続し、アナログ加算器の出力は第１フィルタの入力に接続され、第１フィルタの出力は量子化器への入力に接続される。本発明によれば、第２フィルタがこの回路をあらわす式に軸外のゼロを導入する。
【００１７】
フィルタ８１９は、多項式の項(１−ＫＺ^-1＋Ｚ^-2)を図７の回路を表わすｚ変換式に導入する。この項の根又はゼロは以下の式で表わされる。
〔Ｋ±（Ｋ^２−４）^１／２〕／２
Ｋ＜２の値の場合、この項は、この式中に、横軸に対する両側に一対の非同時発生の（non-coincident)ゼロを導入する。
【００１８】
当業者にとっては前述の開示情報から明らかなように、本発明の実施において数々の変更を行うことができる。記述されている以外の形で遅延素子、加算器や乗算器を組み合わせて用い、変調器を表わす式に軸外のゼロを有するその他の多項式の項を生成することができる。例えば、３つ以上の遅延素子を用い、及び/又は複数の加算器、及び/又は複数の乗算器を用いることができる。また、一般に当業者は、加算器、乗算器、遅延素子を組み合わせて用い、任意の数の軸外のゼロを有する多項式の項によって表わされるフィルタ素子７１９を形成することができるだろう。本発明はまた変調器の段数に制限を加えるものではない。説明のため、３段の変調器を開示しているが、本発明は所望の段数を用いて実施することが可能である。さらに本発明は記載されているデルタ・シグマ変調器の使用に限定されるものではない。軸外のゼロを生成するのが好ましいその他の回路においても、本発明を実施することができる。
【図面の簡単な説明】
【００１９】
【図１】従来技術による周波数シンセサイザ回路の構成図を示す。
【図２】従来技術によるフラクショナル-N分周周波数シンセサイザ回路の構成図を示す。
【図３】従来技術による多段デルタ・シグマ変調器の構成図を示す。
【図４】従来技術による一般的多段デルタ・シグマ変調器の構成図を示す。
【図５】フラクショナル-N合成に使用するための従来の技術による多段変調器の構成図を示す。
【図６】図５の変調器の従来技術による実施例の構成図を示す。
【図７】本発明による多段変調器を表わす実施例の構成図を示す。
【図８】本発明による変調器の１段を表わすモデルの構成図を示す。

Claims

フラクショナルＮ方式周波数シンセサイザにおける回路であって、当該回路が、
カスケード接続された第１、第２、第３フィルタ回路と、
デジタル・キャンセル・ロジック回路と、
を備え、
該デジタル・キャンセル・ロジック回路は、入力が前記第２フィルタ回路の出力に接続されている第１微分器と、カスケード接続された第２及び第３微分器とを備え、該第２微分器の入力は第３フィルタ回路の出力に接続されており、前記デジタル・キャンセル・ロジック回路は、さらにアナログ加算器回路を備え、該アナログ加算器回路の入力は前記第１フィルタ回路の出力と前記第１微分器の出力と前記第３微分器の出力に接続され、
前記第１フィルタ回路及び前記第２フィルタ回路の各々はシグマ・デルタ変調器として機能し、
前記第３フィルタ回路は、加算器、アナログ加算器及び遅延回路を備え、該遅延回路の入力は前記加算器の出力に接続され、前記遅延回路は複数の出力を有し、前記アナログ加算器が該複数の出力を結合することによりアナログ加算器出力信号を生成し、該出力信号は前記加算器の入力として供給され、前記遅延回路は、前記回路を表わす式に少なくとも1つの軸外のゼロを導入する、フラクショナルＮ方式周波数シンセサイザにおける回路。
フラクショナルＮ方式周波数シンセサイザにおける回路モデルであって、当該回路モデルが、
第１アナログ加算器、
第１フィルタ及び第２フィルタ、並びに
量子化器
を備え、
前記第１アナログ加算器の出力が前記第１フィルタの入力に接続され、該第１フィルタの出力が前記量子化器への入力に接続され、該量子化器の出力が前記第２フィルタに接続され、該第２フィルタの出力が前記アナログ加算器の入力に接続されており、
前記第２フィルタが、前記回路を表わす式に少なくとも１つの軸外のゼロを導入する、フラクショナルＮ方式周波数シンセサイザにおける回路モデル。
前記第２フィルタは第１回路素子及び第２回路素子を備え、該第１回路素子及び該第２回路素子の入力が量子化器の出力に接続され、前記第１回路素子及び前期第２回路素子の出力が第２アナログ加算器への入力に接続され、該第２アナログ加算器の出力が前記第１アナログ加算器への入力に接続されている、請求項２に記載の回路モデル。
フラクショナルＮ方式周波数シンセサイザにおける回路モデルであって、当該回路モデルが、
少なくとも、カスケード接続された第１及び第２の変調器の段を備え、
変調器の各々の段は、
第１アナログ加算器、
第１フィルタ及び第２フィルタ、並びに
量子化器
を備え、
前記第１アナログ加算器の出力は前記第１フィルタの入力に接続され、該第１フィルタの出力は前記量子化器の入力に接続され、該量子化器の出力は前記第２フィルタに接続され、該第２フィルタの出力は前記アナログ加算器の入力に接続されており、
少なくとも１つの段における前記第２フィルタが、前記回路を表わす式に、少なくとも１つの軸外のゼロを導入する、フラクショナルＮ方式周波数シンセサイザにおける回路モデル。
少なくとも１つの段の前記第２フィルタが第１及び第２回路素子を備え、該第１及び第２回路素子の入力がその段の前記量子化器の出力に接続され、前記第１及び第２回路素子の出力が第２アナログ加算器の入力に接続され、前記第２アナログ加算器の出力がその段の前記第１アナログ加算器への入力に接続されている、請求項４に記載の回路モデル。
フラクショナルＮ方式周波数シンセサイザにおける回路モデルであって、当該回路モデルが、
少なくとも、カスケード接続された第１、第２、及び第３の変調器の段を備え、各々の段は第１アナログ加算器、第１及び第２フィルタ、及び量子化器を備え、前記第２フィルタの入力が前記量子化器の出力に接続され、前記第２フィルタの出力が前記第１アナログ加算器の負入力に接続され、該第１アナログ加算器の出力が前記第１フィルタへの入力に接続され、該第１フィルタの出力が前記量子化器への入力に接続され、
当該回路モデルはさらにデジタル・キャンセル・ロジック回路を備え、該デジタル・キャンセル・ロジック回路は、その入力を前記第２段の変調器の出力に接続した第１微分器と、カスケード接続された第２及び第３微分器を備え、該第２微分器の入力は前記第３段の変調器の出力に接続され、さらに前記デジタル・キャンセル・ロジック回路はアナログ加算器回路を備え、該アナログ加算器回路の入力は前記第１段の変調器の出力、第１微分器の出力、及び第３微分器の出力に接続され、
当該回路モデルはまた、該回路を表わす式に少なくとも１つの軸外のゼロを導入する少なくとも１段の変調器における回路を備える、フラクショナルＮ方式周波数シンセサイザにおける回路モデル。
前記第１及び第２段において、次段の前記第１アナログ加算器への入力として供給される量子化誤差信号を生成するため、前記量子化器に接続した第２アナログ加算器をさらに備える、請求項６に記載の回路モデル。
前記第１フィルタが積分器である、請求項６に記載の回路モデル。
前記第２フィルタが少なくとも１つの遅延素子を含んでいる、請求項６に記載の回路モデル。
フラクショナルＮ方式周波数シンセサイザにおける回路であって、当該回路が、
第１加算器と遅延回路とを備える第１回路を備え、該遅延回路の入力が前記加算器の出力に接続され、前記遅延回路の出力が前記加算器の入力に接続され、
当該回路はさらに、第１加算器と遅延回路とを備える第２回路を備え、前記遅延回路の入力が前記加算器の出力に接続され、前記遅延回路の出力が前記加算器の入力に接続され、前記第１回路の前記遅延回路の出力が前記加算器の第２入力に接続されており、
当該回路はさらに、第１加算器と遅延回路とを備える第３回路を備え、前記遅延回路の入力が前記加算器の出力に接続され、前記遅延回路の出力が前記加算器の入力に接続され、前記第２回路の前記遅延回路の出力が前記加算器の第２入力に接続されており、
当該回路はさらに、第１微分器を備えるデジタル・キャンセル・ロジック回路を備え、該デジタル・キャンセル・ロジック回路は、入力が前記第２回路の前記加算器のキャリー出力に接続された第１微分器と、カスケード接続された第２及び第３微分器とを備え、該第２微分器の入力は前記第３回路の前記加算器のキャリー出力に接続され、前記デジタル・キャンセル・ロジック回路はさらにアナログ加算器回路を備え、該アナログ加算器回路の入力は前記第１回路の前記加算器のキャリー出力と、前記第１微分器の出力及び第３微分器の出力に接続されており、
当該回路はさらに、当該回路を表わす式に少なくとも１つの軸外のゼロを導入するための第１、第２第３回路のうち少なくとも１つの回路を備える、フラクショナルＮ方式周波数シンセサイザにおける回路。
少なくとも１つの軸外のゼロを導入する前記回路は、カスケード接続された第１及び第２遅延素子を備え、該第１遅延素子の入力が前記加算器の出力に接続され、少なくとも１つの乗算器又は追加の遅延素子が第１の遅延素子と第２の遅延素子の間のノードに接続され、前記第２遅延素子と前記乗算器又は追加の遅延素子との出力がアナログ加算器に接続され、該アナログ加算器の出力はその段の前記第１加算器への第２入力に接続されている、請求項１０に記載の回路。