KR20040073432A - 분수-ｎ 타입 주파수 합성기 - Google Patents

분수-ｎ 타입 주파수 합성기 Download PDF

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KR20040073432A
KR20040073432A KR10-2004-7004518A KR20047004518A KR20040073432A KR 20040073432 A KR20040073432 A KR 20040073432A KR 20047004518 A KR20047004518 A KR 20047004518A KR 20040073432 A KR20040073432 A KR 20040073432A
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카티크 스리드하란
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아쉬바타 세미컨턱터, 인크.
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Abstract

분수형 N 주파수 합성기(710, 720, 730)에서, 회로를 나타내는 방정식에서 적어도 하나의 오프-축 제로(725)를 발생시키는 회로(730)가 개시된다.

Description

분수-Ｎ 타입 주파수 합성기{FRACTIONAL-N TYPE FREQUENCY SYNTHESIZER}
주파수 합성기는 다수의 기준 주파수인 주파수를 갖는 출력 신호를 발생시킨다. 미국특허 3,217,267호의 제1 도와 동일한 도 1에 도시된 전형적인 종래 회로에서, 주파수 합성기의 동작은 가변 주파수 발진기(2)가 위상 판별기(6)에 의해 공지된 기준 주파수(8)에 의해 록킹(locking)되는 PLL(Phase Lock Loop)에 의해 제어된다. 이런 구조에서, 발진기는 전형적으로 VCO(Voltage Controlled Oscillator)이며, 위상 판별기는 공지된 기준 주파수와 발진기의 출력간의 위상 차이에 비례하는 출력 전압을 발생시킨다. 위상 판별기의 출력 전압은 VCO의 출력 주파수를 제어하기 위하여 에러 신호로서 인가된다.
VCO로부터 다른 출력 주파수를 제공하기 위하여, 가변 주파수의 제수(divisor)(4)는 기준 주파수의 비교되기 전에 출력 주파수를 분할하는데 사용된다. 그 결과, VCO로부터의 출력 주파수는 정확한 다수의 기준 주파수이며, 제수가 정수인 경우, VCO 출력 주파수에서 가장 작은 증분은 기준 주파수와 동일하다. 따라서, 정수의 제수를 이용할 때 인접한 출력 주파수들사이에 작은 스텝 크기를 제공하기 위하여, 매우 낮은 기준 주파수가 요구된다. 그러나, 낮은 기준 주파수는 여러 수용가능하지 않는 효과들을 도입한다.
낮은 기준 주파수의 사용을 회피하기 위하여, 출력 주파수를 분수로 분할로 분할하는 회로가 제안되었다. 미국특허 5,038,117호의 제1 도와 동일한 도 2에 도시된 종래의 회로는 VCO(11), 분수 분할기(13), 위상 비교기(15) 및 필터(17)를 포함한다. 제어 회로(18)는 출력 주파수가 분할되는 정수 성분 N과 분수 성분 .F를 제어한다. 공지된 바와 같이, 분수 N 분할에 영향을 미치는데 사용되는 다른 기술들이 있다. 이런 기술중 하나에서, N.F로 분할은 출력 주파수가 듀티 사이클의 .F에 대한 N과, 듀티 사이클의 (1-.F)에 대한 N+1로 분할되도록 제수를 평균화함에 의해 달성된다.
이런 분수-N 주파수 합성기에 관한 보다 상세한 내용은 본 명세서에 참고로 합체된 미국특허들 3,217,267 및 5,038,117에서 발견된다.
불행하게도, 제수들간의 스위칭은 캐리어 주파수 근처의 바람직하지 않은 위상 에러 또는 위상 지터를 초래한다. 이런 위상 에러를 감소시키는 기술은 또한 본 명세서에 참고로 합체된 미국특허 4,609,881호(Steven R.Norsworthy et al.(Ed.) 및 Delta-Sigma Data Converters Theory, Design, and Simulation, IEEE Press(1997)과 상술한 미국특허들 3,217,267 및 5,038,117에 개시되어 있다. Delta-Sigma Data Converters의 제3.3 도과 동일한 도 3에 도시된 바와 같이, 이런 위상 에러를 감소시키는 일반적인 기술은 제1 또는 제2 차수 델타-시그마 변조기들(310, 320, 330)의 다단을 케스케이드하며 각 단의 출력을 디지털 삭제 로직(340)에 제공하는 것이다. 각 모듈러 단의 일반적인 형태는 Delta-Sigma DataConverters의 제3.1 도에 적용된 도 4에 도시된 바와 같다. 도 4에 도시된 바와 같이, 변조기는 제1 및 제2 합산기들(412, 413), 제1 및 제2 필터들(415, 419) 및 양자화기(417)를 포함한다. 필터(419)는 입력 신호 x(n)을 필터링된 출력에 결합시키는 제1 합산기(412)의 음의 입력에 양자화기(417)로부터 출력 신호, y(n)를 연결시키며, 그 결과를 필터(415)에 대한 입력에 제공한다. 필터(415)의 출력은 양자화기(417)에 대한 입력에 제공된다. 제2 합산기(413)는 양자화기(417)의 입력 및 출력에서의 신호들간이 차이를 계산하여, 양자화기의 양자화 에러를 나타내는 신호, e(n)을 발생시킨다. 이상적으로, 도 3의 회로에서, 노이즈 전달 함수는 (1-Z-1)m이다(여기서, m은 전체 차수이다). 이런 함수는 Z 변환 면의 z=1에서 0과 일치하는 m을 가진다.
도 3의 델타 시그마 변조기의 모델은 '117 특허의 제 5d와 동일한 도 5에 도시된다. 여기서, 3개의 동일한 단들(510, 520, 530) 각각은 제1 및 제2 합산기(512, 513), 적분기(515), 양자화기(517) 및 Z-1지연(519)를 포함한다. 디지털 삭제 로직 회로(540)은 제2 단(540)의 출력에 결합된 제1 미분기(542), 제3 단(530)의 출력에 케스케이드되어 결합된 제2 및 제3 미분기(544, 546), 및 제1 단(510), 제1 및 제3 미분기(542, 546)의 출력에 결합된 합산기 회로(550)를 포함한다. 도 5의 회로의 다른 단들에서 일어나는 일련의 에러 항들은 항들이 조합될 때 삭제된다. 특히, '117 특허에 개시된 다음 수식 16, 즉, 도 5의 회로의 조합된 출력은,
O = f + (1-Z-1)Q1- (1-Z-1)Q1+ (1-Z-1)2Q2- (1-Z-1)2Q2+ (1-Z-1)3Q3
여기서, Qn은 단 n과 연관된 양자화 에러이다. 이런 수식은,
O =f + (1-Z-1)3Q3로 감소된다.
본 기술 분야의 당업자에게 인식되는 바와 같이, 이런 수식은 Z변환면의 z=1에서 3개의 일치하는 제로들을 가진다.
도 5의 델타 시그마 변조기의 실제 구현은 도 6에 도시된다. 여기서, 3개의 동일한 단들(610, 620, 630) 각각은 가산기(614) 및 Z-1지연(619)를 포함한다. 디지털 삭제 로직 회로(640)는 제2 단(620)의 가산기(614)의 운반 출력에 결합된 제1 미분기(642), 제3 단(630)의 가산기(614)의 운반출력에 케스케이드되어 결합된 제2 및 제3 미분기(644, 646), 및 제1 단(610)의 가산기(614)의 운반출력과, 제1 미분기(642)의 출력 및 제3 미분기(646)의 출력에 결합된 합산기 회로를 포함한다.
<발명의 요약>
도 3, 5 및 6에 도시된 타입의 종래 회로가 종래의 분수-N 합성기 회로 보다 나은 성능을 가진다 할지라도, 더욱 더 나은 성능을 요구한다.
이로 인해 이런 회로를 고안하게 되었다. Z변환면에 대하여, 이러한 나은 성능은 Z변환면에서 제로들을 분리함에 의해 달성된다. 그 결과, 분수-N 제수의 노이즈 성분의 스펙트럼은 캐리어 주파수로부터 멀리 시프트되어, 캐리어 주파수 근처의 성분들을 감소시키며 멀리 떨어진 성분들을 증가시킨다. 이는 종래의 필터링 기술에 의해 제수 신호로부터 높은 주파수 성분들을 제거하는 것이 가능하기 때문에 이롭게 된다. 제로들을 분리시키는 회로의 모델은 도 4의 모델과 유사하고, 제1 합산기, 제1 및 제2 필터들 및 양자화기를 포함한다. 제2 필터는 제1 합산기에 양자화기의 출력을 연결시키며, 합산기의 출력은 제1 필터의 입력에 연결되고, 제1 필터의 출력은 양자화기에 대한 입력에 연결된다. 본 발명에 따르면, 제2 필터는 오프-축(off-axis) 제로들을 이런 회로를 나타내는 방정식에 도입한다. 바람직한 실시예에서, 제2 필터는 케스케이드로 연결된 제1 및 제2 지연 소자들, 곱셈기 및 제2 합산기에 의해 실현된다. 제1 지연 소자에 대한 입력은 양자화기의 출력에 연결되며, 제2 지연 소자의 출력은 제2 합산기에 대한 입력에 연결된다. 곱셈기에 대한 입력은 제1 및 제2 지연 소자간의 노드에 연결되며, 곱셈기의 출력은 제2 합산기에 대한 입력에 연결된다. 제2 합산기는 곱셈기로부터의 신호로부터 제2 지연 소자로부터의 신호를 차감하고 이를 제1 합산기에 대한 입력으로서 제공한다.
본 발명은 또한 바람직한 스펙트럼 특징을 갖는 분수 N 제수를 발생시키기 위한 소프트웨어에서 구현된다.
본 발명은 분수-N 타입 주파수 합성기에 관한 것이다.
본 발명의 이들 및 다른 목적과 특징 및 이점은 다음의 본 발명의 상세한 설명으로부터 자명하게 될 것이다.
도 1은 종래의 주파수 합성기 회로를 도시한 블럭도,
도 2는 종래의 분수-N 제수 주파수 합성기 회로를 도시한 블럭도,
도 3은 종래의 다단 델타 시그마 변조기를 도시한 블럭도,
도 4는 종래의 일반적인 델타 시그마 변조기의 일단을 도시한 블럭도,
도 5는 분수-N 합성에 사용되는 종래의 다단 변조기를 도시한 블럭도,
도 6은 도 5의 변조기의 종래 구현을 도시한 블럭도.
도 7은 본 발명의 다단 변조기의 예시적인 실시예를 도시한 블럭도.
도 8은 본 발명의 변조기의 일단의 예시적인 모델을 도시한 블럭도.
도 7은 본 발명의 예시적인 실시예를 도시한 블럭도이다. 도 7의 회로는 분수 N 주파수 합성기에서 제수를 발생시키는데 사용되는 적당한 3단 변조기이다. 각각의 단은 가산기(714) 및 하나 이상의 필터 소자들을 포함한다. 제1 및 제2 단들(710, 720)에서, 필터 소자는 Z-1지연 소자(719)이다. 제3 단(730)에서, 필터 소자는 케스케이드로 연결된 제1 및 제2 지연 소자들(721, 723), 곱셈기(725) 및 합산기(727)를 포함한다. 제1 지연 소자(721)에 대한 입력은 가산기의 출력에 연결되며, 제2 지연 소자(723)의 출력은 합산기(727)에 대한 입력에 연결된다. 곱셈기(725)에 대한 입력은 제1 및 제2 지연 소자들(721, 723)간의 노드에 연결되며, 곱셈기의 출력은 합산기(727)에 대한 입력에 연결된다. 합산기는 곱셈기(725)로부터의 신호로부터 제2 지연 소자(723)로부터의 신호를 차감하고, 이를 가산기(714)에 대한 입력으로서 제공한다.
합산기(750)의 출력은
와 같이 나타날 수 있다.
따라서, 도 7의 회로는 중간 항들의 삭제시 도 5 및 6의 회로와 동일한 이점을 달성하며, 항(1-KZ-1+ Z-2)의 제로들이 K〈2인 경우 가로축상에 없다는 부가적인 이점을 가진다.
제3 단(730)의 모델은 도8에 도시된다. 이 모델은 합산기(812), 제1 및 제2 필터들(815, 819), 및 양자화기(817)를 포함한다. 제2 필터는 양자화기의 출력을 합산기에 연결시키며, 합산기의 출력은 제1 필터의 입력에 연결되고, 제1 필터의 출력은 양자화기에 대한 입력에 연결된다. 본 발명에 따르면, 제1 필터는 오프 축 제로들을 이런 회로를 나타내는 수식에 도입한다.
필터(819)는 다항식의 항(1-KZ-1+ Z-2)을 도 7의 회로를 나타내는 Z 변환 수식에 도입한다. 이런 항의 루트 또는 제로들은
와 같다.
K〈2의 값에서, 이런 항은 가로축의 대항면들상의 비일치 제로들을 수식에 도입한다.
본 기술 분야의 당업자에게 명확한 바와 같이, 수많은 변형이 본 발명의 실시에 이루어질 수 있다. 지연 소자, 가산기 및 곱셈기의 다른 조합은 오프 축 제로들을 갖는 다른 다항식의 항들을 변조기를 나타내는 수식에 도입하는데 사용될 수 있다. 예컨대, 3개 이상의 지연 소자가 사용될 수 있으며, 그리고/또는 1 이상의 가산기, 및/또는 1 이상의 곱셈기가 사용될 수 있다. 그리고, 일반적으로, 본 기술 분야의 당업자는 가산기, 곱셈기 및 지연 소자를 조합할 수 있어, 임의의 수의 오프 축 제로들을 갖는 다항식으로 나타나는 필터 소자(719)를 형성한다. 본 발명은 또한 변조기의 단수에 제한이 없다. 3단의 변조기가 예시적인 목적으로 개시되어 있다 할지라도, 본 발명의 소정의 임의의 수의 단들을 이용하여 실시될 수 있다. 더욱이, 본 발명은 개시된 델타 시그마 변조기들에 사용되는데 제한이 없다. 또한 바람직하게 오프 축 제로(zero)들을 발생시키는 다른 회로에서도 실시될 수 있다.

Claims (11)

  1. 분수(fractional) N 주파수 합성기내에서의 회로에 있어서,
    케스케이드(cascade) 방식으로 접속된 제1, 제2 및 제3 필터 회로, 및
    상기 제2 필터 회로의 출력에 접속된 입력을 갖는 제1 미분기;
    제2 미분기;
    상기 제3 필터 회로의 출력에 접속된 입력을 갖는 상기 제2 미분기와 케스케이드 방식으로 접속된 제3 미분기; 및
    상기 제1 필터 회로의 출력에 접속된 입력, 상기 제1 미분기의 출력 및 상기 제3 미분기의 출력을 갖는 합산기 회로를 포함하는 디지털 삭제 로직 회로를 포함하고,
    상기 제1 및 제2 필터 회로 각각은 시그마-델타(Sigma-Delta) 변조기로서 기능하고,
    상기 제3 필터 회로는 가산기, 합산기 및 지연 회로를 포함하고, 상기 지연 회로의 입력은 상기 가산기의 출력에 접속되고, 상기 지연 회로는 상기 합산기에 의해 결합되는 복수의 출력을 갖고 상기 가산기로의 입력으로서 제공되는 합산기 출력 신호를 형성하고, 상기 지연 회로는 적어도 하나의 오프-축(off-axis) 제로 (zero)를 상기 회로로 표현된 방정식에 도입하는 회로.
  2. 분수 N 주파수 합성기내의 회로 모델에 있어서,
    제1 합산기;
    제1 및 제2 필터; 및
    양자화기를 포함하고,
    상기 제1 합산기의 출력은 상기 제1 필터의 입력에 접속되고, 상기 제1 필터의 출력은 상기 양자화기의 입력에 접속되며, 상기 양자화기의 출력은 상기 제2 필터에 접속되고, 상기 제2 필터의 출력은 상기 합산기의 입력에 접속되고,
    상기 제2 필터는 적어도 하나의 오프-축 제로를 상기 회로로 표현된 방정식에 도입하는 회로 모델.
  3. 제2항에 있어서,
    상기 제2 필터는, 상기 양자화기의 출력에 결합된 입력 및 제2 합산기로의 입력에 결합된 출력을 갖는 제1 및 제2 회로 엘리먼트를 포함하고, 상기 제2 합산기의 출력은 상기 제1 합산기로의 입력에 접속되는 회로 모델.
  4. 분수 N 주파수 합성기내의 회로 모델에 있어서,
    케스케이드 방식으로 접속된 적어도 제1 및 제2 변조기 단(stage)을 포함하고,
    상기 제1 및 제2 변조기 단 각각은,
    제1 합산기;
    제1 및 제2 필터; 및
    양자화기를 포함하고,
    상기 제1 합산기의 출력은 상기 제1 필터로의 입력에 접속되고, 상기 제1 필터의 출력은 상기 양자화기로의 입력에 접속되고, 상기 양자화기의 출력은 상기 제2 필터에 접속되고, 상기 제2 필터의 출력은 상기 합산기로의 입력에 접속되며,
    적어도 하나의 단에서의 상기 제2 필터는 적어도 하나의 오프-축 제로를 상기 회로로 표현되는 방정식에 도입하는 회로 모델.
  5. 제4항에 있어서,
    적어도 하나의 단에서의 상기 제2 필터는 상기 단내의 상기 양자화기의 출력에 결합되는 입력 및 제2 합산기로의 입력에 결합된 출력을 갖는 제1 및 제2 회로 엘리먼트를 포함하고, 상기 제2 합산기의 출력은 상기 단내의 상기 제1 합산기로의 입력에 접속되는 회로 모델.
  6. 분수 N 주파수 합성기내의 회로 모델에 있어서,
    케스케이드 방식으로 접속된 적어도 제1, 제2 및 제3 변조기 단 - 상기 제1, 제2 및 제3 변조기 단 각각은, 제1 합산기, 제1 및 제2 필터, 및 양자화기를 포함하고, 상기 제2 필터의 입력은 상기 양자화기의 출력에 접속되고, 상기 제2 필터의 출력은 상기 제1 합산기의 네거티브 입력에 접속되며, 상기 제1 합산기의 출력은 상기 제1 필터로의 입력에 접속되며, 상기 제1 필터의 출력은 상기 양자화기로의 입력에 접속됨- ,
    상기 제2 변조기 단의 출력에 접속된 입력을 갖는 제1 미분기;
    제2 미분기;
    상기 제3 변조기 단의 출력에 접속된 입력을 갖는 상기 제2 미분기에 케스케이드 방식으로 접속된 제3 미분기; 및
    상기 제1 변조기 단의 출력에 접속된 입력, 상기 제1 미분기의 출력 및 상기 제3 미분기의 출력을 갖는 합산기 회로를 포함하는 디지털 삭제 로직 회로, 및
    적어도 하나의 변조기 단에서 적어도 하나의 오프-축 제로를 상기 회로로 표현되는 방정식에 도입하는 회로를 포함하는 회로 모델.
  7. 제6항에 있어서,
    상기 제1 및 제2 단에서, 상기 양자화기에 접속된 제2 합산기를 더 포함하여, 다음 단의 상기 제1 합산기에 입력으로 공급되는 양자화 에러 신호를 생성하는 회로 모델.
  8. 제6항에 있어서,
    상기 제1 필터는 적분기(integrator)인 회로 모델.
  9. 제6항에 있어서,
    상기 제2 필터는 적어도 하나의 지연 엘리먼트를 포함하는 회로 모델.
  10. 분수 N 주파수 합성기내의 회로에 있어서,
    제1 가산기 및 지연 회로를 포함하는 제1 회로 - 상기 지연 회로의 입력은 상기 가산기의 출력에 접속되고, 상기 지연 회로의 출력은 상기 가산기의 입력에 접속됨 -;
    제1 가산기 및 지연 회로를 포함하는 제 2 회로 - 상기 지연 회로의 입력은 상기 가산기의 출력에 접속되고, 상기 지연 회로의 출력은 상기 가산기의 입력에 접속되며, 상기 제1 회로의 지연 회로의 출력은 상기 가산기의 제2 입력에 접속됨 -;
    제1 가산기 및 지연 회로를 포함하는 제3 회로 - 상기 지연 회로의 입력은 상기 가산기의 출력에 접속되고, 상기 지연 회로의 출력은 상기 가산기의 입력에 접속되며, 상기 제2 회로의 지연 회로의 출력은 상기 가산기의 제2 입력에 접속됨 -;
    상기 제2 회로의 가산기의 캐리(carry) 출력에 접속된 입력을 갖는 제1 미분기;
    제2 미분기;
    상기 제3 회로의 가산기의 캐리 출력에 접속된 입력을 갖는 상기 제2 미분기에 케스케이드 방식으로 접속된 제3 미분기; 및
    상기 제1 회로의 가산기의 캐리 출력에 접속된 입력, 상기 제1 미분기의 출력 및 상기 제3 미분기의 출력을 갖는 합산기 회로를 포함하는 디지털 삭제로직 회로, 및
    상기 제1, 제2 및 제3 회로의 적어도 하나에서, 적어도 하나의 오프-축 제로를 상기 회로로 표현되는 방정식에 도입하는 회로를 포함하는 회로.
  11. 제10항에 있어서,
    상기 적어도 하나의 오프-축 제로를 도입하는 회로는 케스케이드 방식으로 접속된 제1 및 제2 지연 엘리먼트를 포함하고, 상기 제1 지연 엘리먼트의 입력은 상기 가산기의 출력에 접속되고, 적어도 하나의 승산기 또는 부가적인 지연 엘리먼트가 상기 제1 및 제2 지연 엘리먼트간의 노드에 접속되며, 상기 제2 지연 엘리먼트 및 상기 승산기 또는 부가적인 지연 엘리먼트의 출력들은 합산기에 접속되어 그 출력이 상기 단의 상기 제1 가산기로의 제2 입력에 접속되는 회로.
KR10-2004-7004518A 2001-09-26 2002-09-24 분수-ｎ 타입 주파수 합성기 KR20040073432A (ko)

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