CN1586038A - 分数n型频率合成器 - Google Patents

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Abstract

在分数N频率合成器(710、720和730)中，一种电路(730)，用于产生代表电路的方程式中的至少一个离轴的零(725)。

Description

分数N型频率合成器
技术领域
本发明涉及分数N型(fractional-N)频率合成器。
背景技术
频率合成器产生具有作为多个参考频率的频率的输出信号。在从美国专利3,217,267的图1复制的图1所示的典型的现有技术电路中，通过锁相环(PLL)控制频率合成器的操作，在PLL中由相位鉴别器6将可变频率振荡器2锁定到已知的参考频率8的频率。在这样的安排中，典型振荡器是电压控制振荡器(VCO)，相位鉴别器产生输出电压，输出电压与已知的参考频率和振荡器的输出之间的相位差成比例。相位鉴别器的输出电压用于作为错误信号以控制VCO的输出频率。
为了提供用于来自VCO的不同输出频率，可变频率除数(divisor)4用于在其与参考频率比较前分割输出频率。结果，来自VCO的输出频率是多个精确的参考频率，以及如果除数是整数，那么VCO输出频率的最小增量等于参考频率。因此，要求非常低的参考频率，以当使用整数除数时提供在邻近的输出频率之间的小步长。然而，低的参考频率引出多种不可接受的后果。
为了避免使用低参考频率，已经设计了电路用于由分数分割输出频率。作为美国专利5,038,117的图1的图2中所示的现有技术电路，包括电压控制振荡器11、分数除法器(divider)13、相位比较器15和滤波器17。控制电路18控制整数部分N和分数部分.F，由其除输出频率。如本技术领域所公知，不同的技术可以用于实现分数N除法。在一个这样的技术中，N.F的除法由平均除数得到，使得输出频率对占空比(duty cycle).F除以N而对占空比(1-.F)除以N+1。
有关这样的分数N频率合成器的进一步细节可在美国专利3,217,267和5,038,117中找到，通过引用而在这里包含。
不幸地是，在除数之间的切换导致在载波频率附近不理想的相位错误或者相位抖动。减少这样的相位错误的技术也已公知，并且描述在美国专利4,609,881中以及在Steven R.Norsworthy et al.(Ed.)Delta-Sigma DataConverters Theory，Design，and Simulation，IEEE Press(1997)中，通过引用其在这里包含，以及以上引用的美国专利3,217,267和5,038,117。如由Delta-Sigma Data Converters的图3.3复制的图3所示，用于减少这样的相位错误的一般技术串联多级第一或第二阶Delta-Sigma调制器310、320和330并且提供每一级的输出到数字抵消(cancellation)逻辑340。在图4中显示一般形式的每一个调制级，图4根据Delta-Sigma Data Converters的图3.1改编。如图4所示，调制器包括第一和第二求和器412和413、第一和第二滤波器415和419以及量化器417。滤波器419连接从量化器417的输出信号y(n)到第一求和器412的负极输入，第一求和器412与滤波输出结合输入信号x(n)并且提供结果到滤波器415的输入。滤波器415的输出提供到量化器417的输入。第二求和器413计算量化器417的输出和输入的信号间的差以产生信号e(n)，它表示量化器的量化错误。理想地，对于图3的电路，噪声转移函数是(1-Z-1)m，其中m是总阶数。这样的函数在Z-转换平面中在z＝1处有m个重合(coincident)的零。
在由‘117专利的图5(d)复制的图5中显示图3的Delta-Sigma调制器的模型。这里，三个同级510、520和530的每一个包括第一和第二求和器512和513、积分器515、量化器517和Z-1延迟519。数字抵消逻辑电路540包括：第一微分器542，其耦合到到第二级520的输出；第二和第三微分器544、546，其串联耦合到第三级530的输出；以及求和电路550，耦合到第一级510、第一微分器542和第三微分器546的输出。当组合各项时，出现在图5的电路不同级的一系列错误项被抵消。特别地，可写出以下‘117专利的方程式16，即图5的电路的组合输出
O＝f+(1-Z-1)Q1-(1-Z-1)Q1+(1-Z-1)2Q2-(1-Z-1)2Q2+(1-Z-1)3Q3这里，Qn是与级n关联的量化错误，此方程式削减为
                       O＝f+(1-Z-1)3Q3
如本领域技术人员会知道的，此方程式在Z-转换平面中z＝1处有三个重合的零。
在图6中显示图5的Delta-Sigma调制器的实际实现。这里，三个同级610、620和630的每一个都包括加法器614和Z-1延迟619。数字抵消逻辑电路640包括：第一微分器642，耦合到第二级620的加法器614的进位输出；第二和第三微分器644、646，串联耦合到第三级630的加法器614的进位输出；以及求和器电路，耦合到第一级610的加法器614的进位输出、第一微分器642的输出和第三微分器646的输出。
发明内容
虽然图3、5和6中显示的类型的现有技术电路比常规的分数N合成器电路性能更好，但是仍存在甚至更好性能的需要。
我们已设计这样的电路。参考Z-转换平面，通过分开在Z-转换平面中的各零得到这种更好的性能。结果，分数N除数的噪声分量谱从载波频率移开，因此减少了在载波频率附近的分量并且增加了远离它的分量。因为可以通过常规滤波技术去除来自除数信号的较高频率分量，这是有利的。用于分开零的电路模型类似于图4并且包括第一求和器、第一和第二滤波器以及量化器。第二滤波器连接量化器的输出到第一求和器以及求和器的输出连接第一滤波器的输入，第一滤波器的输出连接量化器的输入。依据本发明，第二滤波器将离轴的零引入代表此电路的方程式。在优选实施例中，由串联连接的第一和第二延迟元件、乘法器和第二求和器实现第二滤波器。第一延迟元件的输入连接到量化器的输出以及第二延迟元件的输出连接到第二求和器的输入。乘法器的输入连接第一和第二延迟元件之间的节点，乘法器的输出连接第二求和器的输入。第二求和器从来自乘法器的信号减去来自第二延迟元件的信号，并且将其提供到第一求和器作为输入。
也可在软件中实施本发明，以产生具有理想谱特性的分数N除数。
附图说明
本发明的这些和其它目的、特点和优点通过下面本发明的详述将会更加清楚，其中：
图1是现有技术频率合成器电路的方块图；
图2是现有技术分数N数频率合成器电路的方块图；
图3是现有技术多级Delta-Sigma调制器的方块图；
图4是现有技术一般Delta-Sigma调制器的一级的方块图；
图5是用于分数N合成的现有技术多级调制器的方块图；
图6是图5的调制器的现有技术实施的方块图；
图7是本发明的多级调制器的说明性实施例的方块图；以及
图8是本发明的调制器的一级的说明性模型的方块图。
具体实施方式
图7是本发明的说明性实施例的方块图。图7的电路是三级调制器，适合用于在分数N频率合成器中产生除数。每一级包括加法器714和一个或者更多的滤波器元件。在第一和第二级710、720中，滤波器元件是Z-1延迟元件719。在第三级730中，滤波器元件包括串联连接的第一和第二延迟元件721、723、乘法器725和求和器727。第一延迟元件721的输入连接加法器的输出以及第二延迟元件723的输出连接求和器727的输入。乘法器725的输入连接第一和第二延迟元件721、723之间的节点以及乘法器的输出连接求和器727的输入。求和器从乘法器725的信号减去第二延迟元件723的信号并且将其提供给加法器714作为输入。
求和器750的输出可显示为
输出＝f+(1-Z-1)Q1-(1-Z-1)Q1+(1-Z-1)2Q2-(1-Z-1)2Q2+
(1-KZ-1+Z-2)(1-Z-1)2Q3＝f+(1-Z-1)2(1-KZ-1+Z-2)Q3因此，在抵消中间项中，图7的电路达到图5和图6的电路的同样优点并且增加了优点，即(1-KZ-1+Z-2)项的零对K＜2的情形不在横坐标上。
图8中显示第三级730的模型。此模型包括求和器812、第一和第二滤波器815、819和量化器817。第二滤波器连接量化器的输出到求和器，求和器的输出连接第一滤波器输入，第一滤波器的输出连接量化器的输入。依据本发明，第二滤波器将离轴零引入到代表这电路的方程式。
滤波器819将多项式项(1-KZ-1+Z-2)引入代表图7的电路的z-转换方程式。这个项的零或根是
K ± K 2 - 4 2 对于K＜2的值，这个项在横坐标的相对两侧将一对不重合的零引入方程式。
如根据前述的公开对本领域技术人员会是明显的，本发明的实践可进行多种变化。延迟元件、加法器和乘法器的其它的组合能用于在代表调制器的方程式中产生具有离轴零的其它多项式项。例如，使用多于三个延迟元件，和/或者多于一个加法器和/或者多于一个乘法器。而一般地，本领域技术人员将能组合加法器、乘法器和延迟元件以形成滤波器元件719，它由具有任何数量的离轴的零的多项式代表。本发明也不仅限于所述数量的级的调制器。虽然为了说明的目的已经公开三级调制器，但是可使用任何想要的级数实施本发明。另外，本发明不限于用于已述的Delta-Sigma调制器中。它也可以实际用于想要产生离轴的零的其它电路中。

Claims (11)

1.一种分数N频率合成器中的电路，包括：
串联连接的第一、第二和第三滤波器电路；
数字抵消逻辑电路，包括：使输入连接到第二滤波器电路的输出的第一微分器；串联连接的第二和第三微分器，其中第二微分器使输入连接到第三滤波器电路的输出；求和器电路，使输入连接到第一滤波器电路的输出、第一微分器的输出和第三微分器的输出；
作用为Sigma-Delta调制器的每一个所述第一和第二滤波器电路；
所述第三滤波器电路包括加法器、求和器和延迟电路，延迟电路的输入连接到加法器的输出，所述延迟电路具有多个由所述求和器组合的输出，以形成求和器输出信号，将该信号提供到加法器作为输入，所述延迟电路将至少一个离轴零引入代表所述电路的方程式。
2.一种分数N频率合成器中的电路模型，包括：
第一求和器；
第一和第二滤波器；和
量化器；
第一求和器的输出连接到第一滤波器的输入，以及第一滤波器的输出连接到量化器的输入，量化器的输出连接到第二滤波器，以及第二滤波器的输出连接到求和器的输入；
其中第二滤波器引入至少一个离轴零到表示所述电路的方程式。
3.根据权利要求2所述的电路模型，其中第二滤波器包括使输入耦合到量化器的输出、输出耦合到第二求和器的输入的第一和第二电路元件，而所述第二求和器的输出连接所述第一求和器的输入。
4.一种在分数N频率合成器中的电路模型，包括：
串联连接的至少第一和第二调制器级，每一个包括：
第一求和器；
第一和第二滤波器；以及
量化器，
第一求和器的输出连接到第一滤波器的输入以及第一滤波器的输出连接到量化器的输入，量化器的输出连接到第二滤波器以及第二滤波器的输出连接到求和器的输入；
其中在至少一级中的第二滤波器将至少一个离轴的零引入代表所述电路的方程式。
5.根据权利要求4所述的电路模型，其中，在至少一级中的第二滤波器包括使输入耦合到那一级中量化器的输出并且使输出耦合到第二求和器的输入的第一和第二电路元件，并且所述第二求和器的输出连接到在那级中的所述第一求和器的输入。
6.一种分数N频率合成器中的电路模型，包括：
串联连接的至少第一、第二和第三调制器级，每一个包括第一求和器、第一和第二滤波器以及量化器，第二滤波器的输入连接到量化器的输出，第二滤波器输出连接到第一求和器的负极输入，第一求和器的输出连接到第一滤波器的输入以及第一滤波器的输出连接到量化器的输入；
数字抵消逻辑电路，包括使输入连接到第二调制器级的输出的第一微分器，串联连接的第二和第三微分器，第二微分器的输入连接到第三调制器级的输出以及求和器电路的输入连接第一调制器级的输出、第一微分器的输出和第三微分器的输出；以及
在至少一个调制器级中的电路，用于将至少一个离轴的零引入代表所述电路的方程式。
7.根据权利要求6所述的电路模型，还包括在所述第一和第二级的第二求和器，连接到所述量化器，以便产生量化错误信号，将该信号提供到下一级的第一求和器作为输入。
8.根据权利要求6所述的电路模型，其中第一滤波器是积分器。
9.根据权利要求6所述的电路模型，其中第二滤波器包括至少一个延迟元件。
10.一种在分数N频率合成器中的电路，包括：
包括第一加法器和延迟电路的第一电路，延迟电路的输入连接到加法器的输出以及延迟电路的输出连接到加法器的输入；
第二电路，包括第一加法器和延迟电路，延迟电路的输入连接到加法器的输出以及延迟电路的输出连接到加法器的输入，第一电路的延迟电路的输出连接到加法器的第二输入；
第三电路，包括第一加法器和延迟电路，延迟电路的输入连接到加法器的输出以及延迟电路的输出连接到加法器的输入，第二电路的延迟电路的输出连接到加法器的第二输入；
数字抵消逻辑电路，包括使输出连接到第二电路的加法器的进位输出的第一微分器，串联连接的第二和第三微分器，第二微分器的输入连接到第三电路的加法器的进位输出以及求和器电路的输入连接到第一电路的加法器的进位输出、第一微分器的输出和第三微分器的输出；以及
在所述第一、第二和第三电路的至少一个中的电路，用于将至少一个离轴的零引入代表所述电路的方程式。
11.根据权利要求10所述的电路，其中，用于引入至少一个离轴的零的电路包括串联连接的第一和第二延迟元件，第一延迟元件的输入连接到加法器的输出以及至少一个乘法器或者附加的延迟元件连接到第一和第二延迟元件间的节点，所述第二延迟元件的输出和所述乘法器或者附加的延迟元件连接到求和器，该求和器的输出连接到那一级的第一加法器的第二输入。
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