CN1350722A - 嵌入式调制器装置 - Google Patents

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Abstract

由较低顺序的调制器级的嵌入式设置形成的调制器,具有全部输出到输入的反馈。由每一级的误差信号输出形成下一调制器的输入。所述全部的输出的反馈优选包括一逻辑控制级。这种调制器可以被结合到一级联中,以用于频率合成器中。

Description

嵌入式调制器装置
发明领域
本发明一种调制器装置，并且特别涉及用于使用小数分频的无限频率合成器的σ-δ调制器，但不限于此。更具体而言，本发明涉及带有全程反馈的嵌入式调制器装置。所述嵌入式调制器装置能用于调制与传统的分频过程完全不同的小数分频过程。
发明背景
无线电通信装置采用频率合成器来控制信号的传递和接收。一合成器一般包括一个基准振荡器，其产生一稳定的基准频率信号并用于确定频率可控的振荡器的输出值，所述输出值反过来又产生可变的RF输出信号。这种输出信号一般通过一个或多个混频器耦合到通信装置的天线上，其分别调制或解调接收或传送的信号。所述合成器可以通过控制单元，例如数字处理器进行编程来产生装置所要求的频率范围内的受控的振荡器信号。
大多数频率合成器使用一个或多个锁相环(PLL)，来从频率受控的振荡器产生可变的输出信号。所述锁相环包括一鉴相器，其根据基准信号和反馈信号之间的相位差产生一输出。所述反馈信号通常通过对受控的振荡器的输出进行分频来产生的。鉴相器的输出应用到环路滤波器上，所述环路滤波器向受控的振荡器提供一控制信号。通常使用电压而非电流受控的振荡器。一般，这种类型的反馈环试着使受控的振荡器的频率与多个基准频率相匹配，并以基准信号和反馈信号之间的零相位差来稳定。
频率受控的振荡器的输出的分频能以各种方式实施，以使相对低频的参数来确定宽范围的变化的RF输出。现在小数-N分频技术开始成为普通的，并允许合成器取得尽可能细的频率分辨率。这些技术调制反馈到鉴相器的瞬时整数分频率，以产生平均的非整数分频率。然而调制信号的极限周期引起分频值的周期性变化，并且一般会在合成的输出信号中产生寄生频率和额外的相位干扰。已经采用各种消除方案，例如相位插值法，来减少小数迹数和干扰，但一般会增加复杂性和合成器的成本，以实现迹数幅度的明显的减小。
使用σ-δ调制器来减小相位干扰和由非整数分频值产生的迹数的小数-N合成器是已知的。如在美国专利4,609,881中所描述的通过调制器的级联形成的一种普通的调制器。这种σ-δ调制技术作为模拟-数字转换的发展而出现，并广泛地用在多种用途的电子通信装置中。其包括反馈，以改进粗略的量化器的有效的分辨率，并允许由量子化而产生的干扰整形。一般而言，输入通过一积分器送入所述量化器，量子化的输出被反馈回来并从输入中减除。所述调制器的输出因此包括原始的信号加上量子化误差的第一差额。在IEEE出版社1997年的“σ-δ数据转换器”中可以发现关于σ-δ技术的详细描述。
较高顺序的σ-δ调制器一般使用两个或多个积分器，每个积分器都从输出接收反馈，以改进整个干扰性能。有时也使用一级联，这样两个或多个调制器的输出以下面的方式被合并起来，即取消了每个调制器所产生的干扰。例如在两个第一顺序的调制器的级联中，第一调制器的积分器的输出被送入第二调制器。第二调制器的输出与第一调制器的输出区分开来，并从第一调制器的输出中减除，以提供一最终的信号。这使得干扰成为第二调制器的量子化误差的第二差值，其方式类似于第二顺序的调制器的方式。已经使用多级量化器来改进较高顺序的调制器和级联的调制器的稳定性。
发明概述
本发明的目的是提供一种改进的或至少是改变的用于频率合成器中的调制器装置。一般，这些改进能通过一种嵌入式调制器来实现，所述嵌入式调制器在全程反馈级中有逻辑控制。优选至少一个嵌入式元件包括逻辑控制级。
根据一方面，本发明从广义上讲涉及嵌入式调制器装置，所述调制器装置包括：第一和第二数字调制级，所述数字调制级具有相应的输入和输出，所述各调制器级的输出被结合到一起形成一共同的产生最终的调制信号的输出，第一级的输入接收由外控制信号和由最终的调制信号得出的反馈信号结合而成的信号，所述第二级的输入接受来自第一级的内部控制信号。
在本发明的第二方面，本发明涉及一种级联的调制器设置，其包括：两个或多个调制器，每个调制器都有一输出耦合到一共同的结合级上，所述共同的结合级产生一最终的输出，其中第一调制器接收一外部控制信号，下一级的调制器串联到第一调制器上，这样每一个都接受来自前一调制器的控制信号，并且至少一个调制器是上述的嵌入式调制器。
本发明广义上将还在于此处所描述的或附图中所示出的部件或特征的结合。虽然这些部件或特征的特征或部件没有示出，但还是认为包括在本发明中。
附图简述
下面将参照附图描述本发明的优选实施例，其中
图1示意性地示出用作第一顺序的σ-δ调制器的普通的累加器，其可以用于频率合成器中；
图2示出由图1的调制器的级联形成的三级σ-δ调制器；
图3示出一种累加器电路，其具有形成改进的第一顺序的σ-δ调制器的逻辑级；
图4a，4b分别示出由带有全程反馈的较低顺序的调制器的嵌入式设置形成的第二和第三顺序的调制器；
图5是基于图3的调制器、图4a中的第二顺序的嵌入式调制器的实施例；
图6是示出全程反馈逻辑如何在图5中的调制器中实施的表格；
图7a，7b示出由包括第二顺序的嵌入式调制器的级联形成的第三级调制器的变化的实施例；
图8a，8b分别示出光谱密度图，用于对比两级级联的特征与图5的第二顺序的调制器；
图9a，9b分别示出来自图2，图7a的多级调制器系统的取样输出。
优选实施例的详述
参照附图可以理解，本发明的调制器能在权利要求的范围内以各种形式构成。下面仅仅以举例的形式来描述本发明的优选实施例，所述优选实施例不限于用在频率合成器中。本领域的技术人员能够理解合成器和调制器的已知的部件，因此无需详细描述这些部件的功能。
图1示出了一种用于在频率合成器中控制小数-N分频过程的简单的调制器10。一种控制器通过调制器改变N的瞬时值，以在锁相环的反馈路径中产生一系列非整数分频值。在此实施例中，所述调制器包括一K位加法器11，其从控制器接受一控制字k作为线13上的输入。一锁存器12存储作为线14上的另一个输入的加法器的当前内容c。每个在线15上的时钟脉冲使得控制字被加到加法器的内容上。如果累加器中的内容超过2k，那么就在线16上产生一溢出信号，并在由N+1而非N进行分频。对于一恒定的输入字，加法器在每2k/k个脉冲时钟时会溢出，并产生表示信号表示两级量子化的信号c。所述合成器的输出因此是一个基准频率的非整数倍数，并且在反馈路径中的分频值是N+k/2k。这种累加器的溢流设置仅仅大致用作第一顺序的σ-δ调制器。
图2示出一由图1所示的第一顺序调制器21，22，23的级联形成的三级调制器20。一线24上的控制字X产生一相对复杂的信号Y，其可用于产生频率合成器中的非整数分频信号。每个累加器的内容形成一误差信号，这个误差信号被用作下一级的输入。所述累加器的溢出能以各种方式滤波，以消除连续的误差信号并减小锁相环中的相位偏差。这在整个输出Y中仅仅留下较高顺序的误差。在附图中示出了根据Pascal三角进行的普通的选择。基于求和公式∑(1-Z-1)nZ-(M-n-1)yn进行滤波，其中yn是第n级的输出，n＝0，1，2。M是级的数目，z-1表示一单元继电器。在求和过程中的每项的系数的扩张产生PASCAL三角的顺序行。在实践中，通过将每个累加器的溢流输出传输通过一对延迟元件25和在适当的点选择信号a，b，c以输入到组合级26，可以实现上述目的。每个调制器和每个延迟器通过锁相环中的分频器的输出而被锁定。
图3示出了由本申请人最新开发的一种调制器30，其用于多种系统中，例如频率合成器。PCT/NZ00/207的内容结合在此处作为参考。一n位加法器31有两个输入，其中一个接收控制字X。第二个输入在优选的反馈过程应用到最高的和最低的有效位之后，接收由加法器的输出值得出的误差信号e。一输出逻辑级32从加法器31接收最高有效位的一组t，并且在量子化过程中对位进行操作，这产生调制器输出Y。一反馈逻辑级33还从加法器31接收所述组t，并在反馈阶段对位操作，以确定调制器的过载和平稳性能。一个m-位加法器从加法器31接收一组m最高有效位，并从反馈逻辑级33接收一组m位输出。一锁存器35从加法器31接收一组n-m最低有效位，并从m位加法器接收一组m位，以形成误差信号。锁存器接收时钟脉冲信号，其使调制器从一个状态通过每个加法器的加法过程移至下一个状态。所述输出和反馈逻辑级可以以各种方式提供，例如专用的布尔操作或多路转接器。所需的参数可以例如设置在硬件或存储在软件中。
图4a中示意性地示出了一种优选的调制器400，其具有根据本发明的嵌入式设置。在此实施例中，通过将第一顺序的调制器401连接到另一个调制器402上形成一个第二顺序的调制器，这是一种能产生更高顺序的系统的设置。调制器401包括一个加法元件403，其接收在线404上的输入，延迟元件405，产生在线407上的输出的量化器407，和一个产生在线409上的误差信号的加法元件。加法和延迟元件403和405形成一个带有线415上的输出反馈的累加器。调制器402接收作为输入的误差信号并在线410上产生输出。
线407和线410上的每个输出在一个加法元件411中组合在一起形成线412上的输出信号Y。在调制器系统的输入处的加法器413将控制字X与线415上的从信号Y得出的反馈结合起来。一般，每个调制器级的输入在所述特定的级中仅仅被求和一次。所述设置的最终的输出是信号Y仅仅包括第二和较高顺序的误差项。
图4b示出通过连接第一顺序的调制器451与如图4a所示的第二顺序的调制器452而形成的第三顺序的调制器450。所示出的设置类似于但却不同于图4a的设置。累加器中的延迟元件405由加法元件403形成，并且延迟元件405放置在反馈线415中，在输出线407中包括一个额外的延迟元件420。输出信号Y仅仅包括第三或更高顺序的误差项。一般情况下，一种这种类型的第n顺序系统通过嵌入一第(n-1)顺序系统而形成。所述系统中的每一级优选由一理想的或至少近似的连接到较低级的调制器的σ-δ调制器形成。最终的输出一般是每级产生的的输出的组合。在每级对调制器的输入由下一较高的级的调制器的误差信号输出中得出。最高级的系统的输入由外部控制字和来自最后的输出的反馈的组合得出。这种反馈可以被称为“全程”反馈，优选包括逻辑级。
图5示出根据图4的系统400和图3的调制器30形成的第二顺序调制器500。所述顶级调制器502由一个n-位加法器503，锁存器504，一输出逻辑级505，反馈逻辑级506和一加法器507形成，这些部件在图3中已经大致描述。所述逻辑级根据选择的系数进行操作，所述选择系数可以按前面的描述实施。在线508上通过逻辑级505提供顶级调制器的输出。一高频振动信号d可以被结合起来作为反馈逻辑级506的输入，以减小循环图案的类似性。所述高频振动信号一般是随机的或准随机的序列，优选由变化函数(1-z-1)预过滤，以避免干扰。在线509上通过结合来自锁存器504的最低有效位和来自加法器507的最高有效位产生一个n位误差信号。第二级调制器501接收误差信号并产生一个在线510上的输出。每个调制器的输出在一个m位加法器中被结合起来，形成一个在线512上的最终的输出信号Y。一加法器513将一个m位控制字X与从输出信号Y得出的反馈结合起来。顶级调制器的加法器503形成一个带有锁存器504的累加器设置，并且还从控制字X和加法器513的输出的组合中接收一个n-位输入。线515上的全程反馈包括一个逻辑级516，其根据一套预选的系数进行操作，以在线520上产生信号。
图6是概述用于图5中的逻辑级516的系数选择的表格。在此实施例中，m＝2并且调制器501，502产生简单的对应线508，510上的二进制值{0，1}的二级输出。这些二级输出配合十进制值{-1，1}。加法器511产生了2位输出，所述2位输出具有通过逻辑级516反馈回来的值{0，1，2}。所述加法器513在这种设置中，根据所需的小数分频值的范围可以省略。
图7a，7b分别示出了由级联形成的三级调制器700，750，包括根据本发明的第二顺序的调制器。在每种情况下，一输入控制字X产生一相对复杂的信号Y，其可以用于在小数-N频率合成器中产生非整数分频值。每一级的误差信号输出座位下一级的输入。所述各级以包含用于量化误差的较高顺序的校正的方式被组合起来，由此减少了合成器的锁相环中的相位偏差。因此可以取消较低顺序的误差项，但并没有必要包括图2所示的PASCAL三角布局中的顺序行。
图7a中，所述三级调制器700包括一第二顺序级701，例如图5示出的，后面有一第一顺序级702。所述级可以有不同的输出要求，并且产生不同位长度的输出和误差信号。可以需要额外的逻辑级，例如比例函数703，所述比例函数703使来自级701的误差信号与来自级702的输入相匹配。在此实施例中，所述级702的输出穿过两个延迟元件705，并且所选则的输出信号和相应的延迟元件在一组合级706中和级701的输出被组合起来。所述控制字X产生有所示出的第三顺序的误差项的输出信号Y。
在图7b中，三级调制器750包括第一顺序级751，其后面有图5所示出的第二级752。所述级由于调制器包括不同的量化函数，因此可以有不同的输入和输出特征，并且可能需要额外的逻辑级，例如比例函数753。在此实施例中，每一级的输出通过相应的延迟元件755，并且在组合级756中进行输出值和它们的相应的延迟信号的选则。控制字X产生最后的仅仅有较高顺序的误差项的输出信号Y，并且控制字可以用作频率合成器中的小数-N分频的另一个调制信号。
图8a，8b是由两个例如图1所示出的溢出累加器级和图5所示出的第二顺序的嵌入式调制器形成的级联的调制器的输出中的能谱密度图(PSD)。通过极限周期内的调制器系统的专用操作能产生迹数图。图8b中的迹数的幅度一般小于图8a的迹数附图。
图9a，9b是分别用于图2，图7a中的调制器设置的输出取样。图9a中的行I，II，III表示在输入延迟元件25之前每个第一顺序级21，22，23的输出。行IV表示来自组合级26的输出信号Y。图9b中的行I，II，III表示图5中的第一级502的输出和来自图7a中的第一和第二顺序级701和702的输出。行IV表示组合级706的输出。在每个输出中仍然有极限周期，虽然图9b中，通过在行IV中的信号变化的相对活跃的性质减少了由频率合成器的最终输出而产生的寄生频率，但在每个输出中仍然出现极限周期。
根据本发明的调制器设置也可以以各种电子系统而非频率合成器的方式来实施。例如数字-模拟转换。各种嵌入式和级联设置都是可能的，上述所描述的仅仅是作为举例。

Claims (10)

1.一种嵌入式调制器装置，其包括
第一和第二数字调制器级，所述数字调制器级具有相应的输入和输出，
调制器的输出被合并起来形成一共同的输出，以产生一最终的调制信号，
所述第一级的输入接收通过将一外部控制信号和一由最终的调制信号得出的反馈信号组合而成的信号，和
第二级的输入接收来自第一级的内部控制信号。
2.如权利要求1所述的调制器装置，其还包括：
一从所述共同的输出到第一级的输入的反馈路径，其包括一逻辑级，其在所述最终的调制信号的至少一些位上作用，以产生反馈信号。
3.如权利要求1所述的调制器装置，其中所述第一调制级包括：
累加器装置，其接收所述合并后的控制信号和反馈信号，
输出逻辑装置，其作用于由累加器装置输出中的至少一位得出的输入，以产生第一调制级的输出；
控制产生装置，其作用于有累加器装置的输出得出的至少一组位上，以产生内部控制信号。
4.如权利要求1所述的调制器装置，其中所述第二调制级包括一嵌入式调制器装置。
5.一种级联的调制器装置，所述装置包括：
两个或多个调制器，每个都具有藕合到一公共的合并级上的输出，所述合并级产生最终的输出，
其中第一调制器接收一个外部控制信号，并且下一调制器被串联至第一调制器，这样每个调制器接收来自前一调制器的控制信号，和至少一个调制器是权利要求1所限定的嵌入式调制器。
6.如权利要求5所述的调制器装置，其中，
所述至少一个调制器的输出通过一个或多个延迟元件被连接到合并级上。
7.如权利要求5所述的调制器装置，其中至少一对调制器通过一比例元件连接起来。
8.一种嵌入式调制器，如此处参照附图所描述的。
9.一种级联的调制器装置，如此处参照附图所描述的。
10.任何一种本文所描述的发明。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2294404C (en) * 2000-01-07 2004-11-02 Tadeuse A. Kwasniewski Delta-sigma modulator for fractional-n frequency synthesis
EP1427108A1 (en) * 2002-12-03 2004-06-09 Motorola, Inc. A third order sigma-delta modulator for noise shaping in a phase locked loop and method thereof
CN117879615A (zh) * 2023-12-05 2024-04-12 北京大学深圳研究生院 模数转换器及其处理方法、设备、介质

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2140232B (en) * 1983-05-17 1986-10-29 Marconi Instruments Ltd Frequency synthesisers
US4965531A (en) * 1989-11-22 1990-10-23 Carleton University Frequency synthesizers having dividing ratio controlled by sigma-delta modulator
GB2238434B (en) * 1989-11-22 1994-03-16 Stc Plc Frequency synthesiser
US5055802A (en) * 1990-04-30 1991-10-08 Motorola, Inc. Multiaccumulator sigma-delta fractional-n synthesis

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