JP2005500681A - メモリ回路 - Google Patents
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Abstract
メモリ素子は、ドライバ・セル（３）の上に重なるメモリ要素（１５）のアレイを含む。バイア（２１）は、ドライバ・セル（３）をメモリ要素（１５）に接続する。バイアは、ドライバ・セル（３）をメモリ・アレイの行、列導体（９、１３）に接続するためにアレイの領域に亘って分散配置される。
Description
【技術分野】
【０００１】
本発明は、メモリ回路に関し、特に集積された行ドライバと列ドライバとを有するメモリ回路に関する。
【背景技術】
【０００２】
現在、電子的データ記憶装置への多数のアプローチ（実現手法）が商業的に成功している。これらには、固体記憶装置、光記憶装置、磁気記憶装置がある。固体記憶装置は、代表的にはＤＲＡＭ、ＳＲＡＭ、ＦＬＡＳＨ、ＥＥＰＲＯＭ、マスクＲＯＭその他のタイプであるが、可動部を持たないこと、高速アクセス、高速データ転送速度、ランダムアクセス、低消費電力といった利点を与えている。しかしながら、これらは、比較的高価である。ＣＤ、ミニディスク、ＤＶＤ、あるいは光テープといった光記憶装置の形態は、ビット当りのコストが低く、複製が容易で安価である。しかしながら、これらは、大量のときにだけビット当りの低コストを達成でき、更に比較的長いアクセス時間と低いデータ転送速度と大きな体積と単なる擬似ランダムアクセス性といった欠点を持っている。ハード・ディスクあるいはフロッピー・ディスク・ドライブといった磁気記憶装置は、より低いデータ密度を持っていることが多いが光記憶装置と同様の性質を持っている。
【０００３】
したがって、上述の、ただしより低コストの固体記憶装置アプローチの利点を達成する大容量記憶技術を見出したいという継続的な要求が存在している。
【０００４】
低コスト固体メモリの達成への多数のアプローチが提案されてきた。一つの提案は、ＤＲＡＭ、ＳＲＡＭといった結晶性半導体メモリ構造を各クロスオーバでメモリ要素を得るために単純なクロスオーバを使用する代替構造で置き換えることである。このような構造は、時にはアンチフューズとして知られている。代表的にはアモルファス・シリコン、シリコンリッチ窒化シリコンあるいはポリマー半導体といった半導体材料が二つの金属層の間にサンドイッチされた金属半導体金属（ＭＳＭ）構造が使用される。それから一つの行方向に走る金属トラックのグリッドを直交方向に、列方向に走る金属トラックの上側グリッドから分離するために半導体層を使用してメモリ・アレイが形成される。特定の行と特定の列とをアドレス指定することによって、これらのトラック間のクロスオーバ点でＭＳＭ素子にアクセスすることが可能である。
【０００５】
そのクロスオーバに在る素子だけが読取られることを保証するためには、そのクロスオーバ点の素子だけが読取られることを保証するために適したドライバ回路を提供することが必要である。更に、電気的に異なる性質を有する二つの状態間での切換えを可能にするために、素子自体を画定する必要がある。
【０００６】
クロスオーバ構造の利点は、そのサイズが小さいことである。最小のリソグラフィー構造フィーチャーサイズをＦと仮定すると、単一のクロスオーバ要素はＦ２のアレイ内に嵌め込むことができる。これは、直交する金属グリッドの各々がＦの線幅とＦの線間隔とを持つことができ、これが（２Ｆ）２の各セル面積という結果をもたらするからである。トランジスタに基づく代替のメモリ・セルは少なくともこの二倍を占有する。
【０００７】
適当な構造は、例えばPhilips Electronics NVのＷＯ９６／１９８３７から知られる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
高密度を目標とした代替のアプローチの例は、オヴシンスキーら(Ovshinsky et al)のUS4,646,266に記述されているものである。このアプローチでは一般に多数層の周りに配置されたドライバ電子回路と一緒にクロスオーバ構造の多数層が使用される。しかしながらドライバの複雑さとこのドライバ回路に必要とされる面積は、相当なものである。
【０００９】
更に、クロスオーバ構造を使用するセルのサイズの改善は、従来のトランジスタを製造するために使用される従来のプロセスと比較して、このような薄膜プロセスで使用される更に大きなフィーチャー・サイズを相殺するには不十分である。
【００１０】
更に、単にメモリ・セル・アレイを提供するだけでは十分でない。行ドライバと列ドライバとを提供することも必要であり、これらは一般に個別のメモリ・セル要素よりも遥かに大きい。
【００１１】
もう一つの別の素子は、半導体基板上にメモリ・セル・アレイがスタックされた電気的にプログラム可能な読出し専用メモリを記述したローズナー(Roesner)のUS4,442,507である。行電極と列電極は各々、メモリ・セル・アレイの全幅に亘って延びており、個々のメモリ・セルは交差点で画定される。行電極と列電極の端部に設けられたバイアは、メモリ・セル・アレイを下方に通り抜けて半導体基板上に設けられたドライバ電子回路層にまで延びている。
【００１２】
本発明の目的は、メモリ・セル・アレイ内のメモリ・セル密度を更に向上させることである。
【課題を解決するための手段】
【００１３】
本発明によれば、一平面に広がる基板と、前記基板の面に実質的に平行に、前記基板の予め決められた領域に亘って配置された複数の行と複数の列とに配置されたメモリ要素のアレイと、メモリ要素の前記行に沿って延びて、それぞれの行のメモリ要素に接続する複数の行導体と、メモリ要素の前記列に沿って延びて、それぞれの列のメモリ要素に接続する複数の列導体と、前記メモリ・アレイと前記基板との間の層に配置された、前記行および列の少なくとも一方を駆動するためのドライバを含む複数のドライバ・セルと、前記ドライバ・セルと前記メモリ・セルのアレイとの間に在る絶縁層であって、対応する行導体または列導体に前記ドライバ・セルを接続する前記予め決められた領域に亘って分散配置された複数の導体が貫通する絶縁層と、を含むことを特徴とするメモリ素子が提供される。
【００１４】
このようにして、本発明では、ドライバはメモリ・アレイの下のアレイに配置される。
【００１５】
したがって、ドライブ電子回路は、メモリ要素のアレイの面積の大部分あるいはすべてを使用でき、スペースを節約できる。
【００１６】
好適には、ドライバ・セルは各々が一つの列ドライバを含む。行ドライバは同じセルの中に組み込むこともできるが、代替として行ドライバはメモリ要素のアレイの周りに配置してもよく、メモリ要素のアレイの下のドライバ・セルは列ドライバを備えることもできる。
【００１７】
好適には、メモリ要素のアレイは絶縁層によってドライバ・セルのアレイから間隔をあけて配置されており、ドライバ・セルをメモリ要素のアレイの列導体と接続するために絶縁層を貫通するバイアホールが設けられている。
【００１８】
好都合には、ドライバ・セルのアレイとメモリ・セルのアレイとの間には絶縁層が設けられており、導電性バイアがドライバ・セルの列ドライバを、対応する列導体に接続している。
【００１９】
好適には、ドライバ・セルの各列は、多数の列導体の下に配置されており、ドライバ・セルの各列の各列ドライバは多数の列導体のうちの異なる一つの列導体に接続される。このようにして各列導体は、対応する列ドライバに接続できる。
【００２０】
好都合にも、行ドライバはメモリ・アレイの領域の外周に配置できる。
【発明を実施するための最良の形態】
【００２１】
本発明の特に好適な実施形態では、メモリ要素の単一のアレイの代わりに、各アレイが前記基板の平面に実質的に平行に配置されたメモリ要素の複数の行と複数の列とを含む複数のこのようなアレイを含む１スタックが設けられる。
【００２２】
好適には、各列ドライバは他のアレイではなく、このスタックのアレイの正確に一つのアレイ内の１列を駆動する。
【００２３】
スタックの最下層以外の層のドライバと列導体との間にバイア用の通路を設けるために、スタックの下方層はメモリ要素が画定されないギャップを持つことが好ましい。バイアは、ギャップの一方側の列ドライバをギャップの反対側のメモリ・アレイ層に接続するために、これらのギャップを貫通することができる。
【００２４】
各行ドライバは、メモリ要素の１スタックのアレイの各々に在る１行を駆動することができる。これは、より容易な接続を可能にしている。
【００２５】
代替として各行ドライバは、これらの層のうちの一つの層に在る１行を駆動することができる。このようにして行アドレス指定は、各層の行のキャパシタンスを駆動する必要がなく、それによってアクセス時間をスピードアップしている。
【００２６】
本発明は、また、一平面に広がる基板上にメモリ素子を製造する方法であって、前記基板上で少なくとも列ドライバを含むドライバ・セルのアレイを画定するステップと、前記ドライバ・セルのアレイ上に絶縁層を堆積するステップと、前記絶縁層上に複数の列導体を堆積するステップと、実質的に前記ドライバ・セルのアレイの上に複数の行と複数の列とに配置されたメモリ要素のアレイを画定するステップと、複数の行導体を堆積するステップと、を含むことを特徴とする方法に関する。
【００２７】
本発明をよりよく理解するために、本発明は純粋に例として下記の付属図面を参照しながら説明される。
【実施例１】
【００２８】
図１、図２は、本発明の第１の例示的実施形態によるメモリ装置を示す。本装置は基板１上に、好都合には半導体基板上に形成される。複数のドライバ・セル３は、基板の領域に亘ってサブアレイ５を形成して画定される。ドライバ・セルは、後述する他の構成要素がセルの上に形成されるので、図２では点線によって示されている。
【００２９】
このドライバ・セル３は、復号器回路とドライバ回路とを含んでいる。これらは、これ以上は説明されない従来の半導体技術あるいは薄膜技術を使用する従来の方法で製造される。
【００３０】
ドライバ層の上に絶縁層７が設けられる。この絶縁層７の上には、基板１の面に実質的に平行で、基板１を横切って列方向に伸びる列電極９が設けられる。列電極９の上に半導体層１１が設けられ、その上に行電極１３が設けられる。行電極１３は、基板の面に実質的に平行であるが、列電極９に実質的に直交するように延びる。説明している実施形態では、この半導体層は、アモルファス・シリコンである。
【００３１】
行電極１３と列電極９と半導体層１１は、ドライバ・セル３のサブアレイ５と同じ基板１の領域に亘って広がるメモリ・セル・アレイ１７を形成する。
【００３２】
行電極１３と列電極９との間の各クロスオーバ１５は、行電極１３と列電極９とに適当な信号を与えることによってアドレス指定できる単一のメモリ要素１５を形成する。このメモリ・セルは、行電極と列電極とに大きな電圧を与えてクロスオーバにおける層１１の半導体の状態を変化させることによって書込みができる。メモリ・セルの読取りは、行電極と列電極に、より低い電圧を使用して実行することができる。適当な読取りと書込みプロトコルは、本技術では良く知られている。
【００３３】
図示の実施形態は単一の半導体層１１だけを示しているが、代替の構成も適当である。例えばメモリ要素は、窒化シリコンといった絶縁材料の層、あるいは例えば半導体層と絶縁層の両者を含む多層構造から形成することもできる。
【００３４】
本発明は、製造後のプログラミング・ステップの結果としてよりもむしろ製造中にデータがメモリ要素内に格納される読出し専用メモリにも適用可能である。
【００３５】
実際に、本発明は、クロスオーバ型のメモリ・セル要素に限定されることはなく、本発明の構成はＤＲＡＭ、ＳＲＡＭ、その他本技術で良く知られたメモリの形態を含む実質的にすべてのタイプのメモリを含む、行電極と列電極とによって駆動されるメモリ・セルのアレイを有する如何なるメモリにも適用可能である。
【００３６】
図示の実施形態では、ドライバ・セル３は、各々が対応するメモリ・セル・アレイ１７の列電極９を駆動するための単一の列ドライバ１９を含んでいる。
【００３７】
列ドライバ１９は、対応する導電性バイア２１を介して、対応する列電極９に接続される。これらの導電性バイア２１は、導電材料２５が充填された、絶縁層７に画定されたバイアホール２３として形成される。バイアホール２３は、各列電極９が単一の列ドライバ１９に接続されるように、アレイ１７の領域全面に分散配置される。行ドライバ２７は、列ドライバとメモリ・セル・アレイ１７の領域の外周に配置され、各行ドライバ２７上のドライバ・パッド３１に接続された相互接続部２９によって、対応する行電極１３に接続される。各ドライバ・セル３を貫通するようにデータ・バス３２が配置される。
【００３８】
行ドライバ２７によって占められる領域の実質的な面積は、図２に見ることができる。列ドライバ５がメモリ・セル・アレイ１７の下に配置されなければ、列ドライバ５は同様の面積を占める必要があるであろう。
【００３９】
このようにして、本発明は、ドライバ・セルを列電極に相互接続する問題を大幅に軽減し、またドライバ電子回路に必要なアレイの周りの面積を大幅に減少させている。図２は、メモリ・セル・アレイの周辺の周りの行ドライバに必要な大きな面積を示しているが、大抵の従来技術の構成では列ドライバのためにも同様な面積を備えることが必要であろう。
【００４０】
US4,442,507に記載された構成は、本発明のようなアレイの領域全面に分散配置されるよりも、むしろメモリ・セル・アレイ１７の外周に行／列電極に接続するためのバイアを設けている。このような構成は、相互接続部に沿ってアレイのエッジの正しい位置に各ドライブ信号を持ってくる必要があるので、ドライバと行または列電極への相互接続部との配置をはるかに困難にするであろう。配置とルート指定との困難さに加えて、相互接続部によって占められるかなり大きな面積が必要となろう。したがって、本発明の構成は列復号器とドライバ動作のためのスペースを増加させている。
【００４１】
本発明のドライバ・セルは、それぞれ行導体と列導体とに平行な行方向と列方向とに延びる規則的なサブアレイに分散配置される。これはまた、メモリ・セル・アレイの下の利用可能なスペースにドライバ・セルを実装する際に役立つ。ドライバ・セルの各列の上には多数の列電極が配置される。図１ではドライバ・セルの第１列３３の上に４個の列電極１３が示されている。実際には、更に多くても良い。セルの第１列３３の上の各列電極１３は、バイア２１によってドライバ・セル３の一つに接続される。
【００４２】
本発明による構成ではこれらのセルは、多くの仕方のうちのどの仕方で製造して分散配置することもできる。しかしながら列電極の駆動に一致したセルの数を最小にすることは、これがドライバ・セルの設計を容易にする各ドライバ・セルの面積を最大にするので、興味あることである。
【００４３】
ｍ列、ｎ行のメモリ要素１１を有するメモリ・アレイ１７の例（図３）を考え、行方向にアレイを横切ってｋ個のドライバ・セル３が存在するものとする。明確にするために、単一のドライバ・セル３だけが示されている。したがって各ドライバ・セルは、ｍ／ｋ個の異なる列電極９の下に在るので、各セルが１列を駆動できるように各列にｍ／ｋ個のドライバ・セル３が存在する必要がある。したがって全部でｍ個のドライバ・セル３が存在する。行電極１３は、アレイのエッジの行ドライバ２７によって駆動される。
【００４４】
各行、各列のセルの数はすべて整数でなくてはならないので、ｍ，ｎ，ｋ，ｍ／ｋおよびｎｋ／ｍはすべて整数でなくてはならない。例えばもしｍ＝１００００、ｎ＝５０００であれば、ｎ／ｍ＝１／２であり、したがってｋの適当な値は、２０，５０，１００，２００である。
【００４５】
上記の説明は、各々が１個の列ドライバ１９を有する最小ｍ個のセルが存在することを明らかにしている。ある修正版ではセル３は、行ドライバ２７を持つこともできる。我々のｍ×ｎアレイに関しては、ｎ個の行ドライバ２７だけがが必要であり（ｎはｍより小さいと仮定されている）、したがってｍ個のセル３５は行ドライバを収容するには十分以上である。実際に、サブアレイ内のセル３の各水平行はｋ個のセルを有するが、駆動するのはｋ未満のｎｋ／ｍ個だけの行である。したがって、これらｎｋ／ｍ行を駆動するために行ドライバによって占有される十分なセルによって、残りのｋ（１−ｎ／ｍ）個のセルは他の目的のために使用できるであろう。
【００４６】
便宜上、純粋に例として正方形のアレイ１７とサブアレイ５とを考える。すなわちｎ＝ｍ、ｋ＝√ｍである。正方形アレイに関しては、状況はむしろ、より整然としている。ｍ×ｍアレイに関してはサブアレイ内で水平、垂直両方向に√ｍ個のセルが存在し、全部でｍ個のセルを作り出し、その各々のセルは、アレイ全体をアドレス指定するために１個の列ドライバと１個の行ドライバとを持たなくてはならない。最後に第１実施形態のように全体的にアレイの外周に行ドライバ２７を配置することは有益である。こうする理由は、後に明らかになる。
【実施例２】
【００４７】
上に重なるメモリ・アレイと列ドライバ・サブアレイとの間の相互接続は、メモリ要素１５の１６行×１６列の正方アレイに関して、図４に模式的に示されている。行ドライバ２７は、アレイの一方側に配置され、メモリ・アレイとは異なるレベルにある。小さな円２１は、ドライバ・サブアレイ５をメモリ・アレイ１７から分離して、これら二つのアレイ５，１７が電気的に接続されることを可能にする誘電体層７内のバイアを表している。（矩形アレイも選択可能であるが、前に概説した理由から正方形アレイが特に簡明である）。ドライバ・セル３は、複数の行３５と列３３として配置されている。ドライバ・セル３の各列３３は、４個の列電極１３の下に配置され、各列の４個のドライバ・セル３は、各々が４個の、上に重なる列電極１３のうちの異なる一つを駆動する。
【実施例３】
【００４８】
図５は、バイアホール２１パターン内の位置合わせ誤差を考慮するためにサブアレイ５内の各セル３の上の一つの行電極９が省略されている代替の実施形態を示す。この場合、メモリ・アレイは、実際には１６×１２のメモリ要素１５である。実際にｍ×ｍ要素１５の一般的な正方アレイに関しては、下側サブアレイ内の列ドライバ１９への相互接続を可能にするために、１個のセル３につき１個の行電極９を省略することは、１個のセル３に付きメモリ要素の√ｍ−１個の行を意味し、したがって１アレイ当り√ｍ（√ｍ−１）個の行、またしたがって１アレイ１７当りｍ×√ｍ（√ｍ−１）個の要素１５を意味する。ｍ＝１０４では、メモリ要素の数は、バイア２１のために１セル当り１行を省略することをせずに予期される１×１０８ではなく、１０６（１０２−１）＝０．９９×１０８である。
【実施例４】
【００４９】
またアレイ１７の下の行ドライバ２７に行電極９を接続することも同じく可能である。図６は、１２×１２アレイのためのこの構成を示す。ここで各セル３は、行ドライバ２７と列ドライバ１９の両者を持っており、１個のセル３当りアレイ１７へのバイア接続部２１，４５は２個存在しなくてはならない。行相互接続バイアホール４５のための余地を考慮するために、図４の構成よりも１セル３当り一つ少ない行電極９と一つ少ない列電極１３とが設けられている。
【００５０】
一般的なｍ×ｍアレイに関しては、下側サブアレイ（ここでは行ドライバ２７と列ドライバ１９の両者を有する）への相互接続を可能にするために各セル３上の１個の行電極９と１個の列電極１３とを省略することは、１個のセル３に付き√ｍ−１個の行または列を意味し、したがって１アレイ当り√ｍ（√ｍ−１）個の行または列、またしたがって１アレイ当り√ｍ（√ｍ−１）２個の要素１５を意味する。ｍ＝１０４では、メモリ要素１５の数は、０．９８×１０８である。アレイの下に存在する行ドライバ２７では、セル３は、シフト・レジスタ内の桁上げ信号が一つのセル３から他のセルに通れるような仕方で互いに接続できる。
【００５１】
ドライバ電子回路を収容するために、サブアレイ内の各セル３にどれほどの面積が在るかを考えることは重要である。もし我々が１μｍの線とスペースとアライメントとを達成できる技術を考えるならば、２Ｆアレイのピッチは２μｍとなるであろう。例えばｍ＝１０＾４要素１５のアレイを考えると、サブアレイ５内の各セル３は、１μｍデザインルールを有するドライブ電子回路のために通常は十分である２００μｍ平方になるであろう。実際に、構造フィーチャーサイズＦを有するテクノロジーとｍ個の要素のアレイとに関しては、サブアレイ内の各セル３は２×√ｍＦ平方になる。
【実施例５】
【００５２】
図７を参照すると、本発明の更なる実施形態は、単一のドライバ・セル・アレイ５を有するメモリ・セル・アレイ１７の多数の層３７を含んでいる。メモリ・セル・アレイの層３７の各々は、概ね上述のように形成できる。
【００５３】
唯一の重要な違いは、下側メモリ・セル・アレイ層３７を貫通して上側層３７に達するようにバイア２３をルート付けすることが必要なことである。
【００５４】
図８は、多層構造の上から見た第２層の更なる実施形態のバイアの配置を示しており、図９は、上から見た第３層の配置を示している。明確にするために、サブセル３の４×４アレイが示されているが、実際の装置では更に多数のサブセル３、行電極１３、列電極９が存在してもよい。貫通バイアホール３９は上から層を貫通し、接続バイアホール２１は列導体９に接続する。行は、図７に示すようにサイドから駆動される。
【００５５】
さてメモリのｐ個の層を取り上げてみる。最上層は、我々の公称１６×１２アレイに関する図５と同じに見える。この場合、バイアホールはメモリ要素の下側層のすべてを貫通しなくてはならない。１レベル下のメモリ層は、列ドライバへのそれ自身のバイアホールを持たなくてはならないが上の層からのバイアホールを避けなくてはならない。これを行うために我々は、図８に示すように１セル当り１列を省略しなくてはならないので、アレイは１２×１２となる。次の下のレベルに関しては図９に示すようにもう一つの列が省略されなくてはならないので、アレイは８×１２となる等である。ｍ×ｍアレイに関してこれを一般化すると、最上層は上述のようにｍ×√ｍ（√ｍ−１）個の要素を含み、次の下の層はｍ（√ｍ−１）２個の要素を有し、その下の層はｍ（√ｍ−１）（√ｍ−２）個の要素を有し、それから次の層はｍ（√ｍ−１）（√ｍ−３）個の要素を有する等である。ｐ個の層のアレイ全体はｍ（√ｍ−１）（ｐ√ｍ−ＳＵＭｊ、ｊ＝１からｐ−１）個の要素を含んでいる。ｍ＝１０４、ｐ＝１０の場合、これは１０９ではなく０．９５×１０９個の要素を与える。
【００５６】
多層構造に関しては、単層メモリと同様にデータ・バス３２がある。しかしながらこの場合、各サブセル３２は図１０に示すように追加の１セットの層選択トランジスタ４１と層選択バス４３とを含まなくてはならない。層選択バス４３は、ドライバ１９をバイア２１の中の選択された一つのバイアに接続するための３対の相補形層選択ライン４５を含んでいる。ｎチャネルに関してだけこれは典型的には、８層のうちの１層を選択するために選択バス内の６本のラインと１４個のトランジスタとを必要とする。代替としてこれは、ｎチャネルとｐチャネルの素子を使用して選択ラインの数を３にまで削減できるであろう。
【００５７】
前述のすべてにおいて、一つのバイアは一つの３Ｆ幅のギャップ内に作れることが仮定されている（このギャップは、バイアが必要とされる１行または１列のどちらかを省くことによって形成されるので、３Ｆギャップは、省略された行または列の各サイドのＦという元の間隔プラス行または列自身に関するＦから形成される。）。電気的干渉を減らすようにそれぞれのメモリ層を相互に十分離して、またドライバ電子回路から十分離して間隔をあけるために極めて厚い誘電体層が必要とされる可能性がある。この場合、もし誘電体層の厚さが横方向の構造フィーチャーサイズを超え始めるならば、そのバイアホールに、より大きなスペースを与えるために二つ以上の行または列を省略しなくてはならないということは、起こり易いことである。我々の２行／列を省略することによって、バイア用のスペースは３行／列省略の場合の５Ｆあるいは７Ｆになる。これは、メモリ容量をいくらか減少させるが、それほど激しくはない。バイア用に７Ｆのスペースを残すためにサブアレイ内で１セル当り３行を省略した、図７に示す単層メモリに関しては、メモリ要素の数はｍ×√ｍ（√ｍ−３）である。ｍ＝１０４に関しては、要素の数は、バイアホールのために単に３Ｆしか考慮されてないときの０．９９×１０８と比較して、０．９７×１０８である。したがって、この場合にも本発明の利点が得られている。
【００５８】
本開示を読むことによって本技術に精通する人々には他の変形版および修正版が明らかになるであろう。このような変形版および修正版は半導体素子の設計、製造、使用において既に知られている同等なその他の特徴、ここに説明された特徴に加えて、あるいは代わって使用できる同等なその他の特徴を含むことができる。請求項は、特徴の特定の組合せに対してこの出願で明確に述べられているが、開示の範囲はまた本発明が軽減したと同じ技術問題のどれかまたはすべてを軽減するか否かにかかわらず、如何なる新規の特徴あるいは明示的または暗示的にここに開示された特徴の如何なる新規な組合せ、あるいはその如何なる一般化をも含むことは理解すべきである。これによって、本出願人は、本出願のあるいはこれから導出される更なる如何なる出願の実行中にも如何なるこのような特徴およびこのような特徴の組合せの少なくとも一方に対しても新たな請求項が明確に記述され得ることを通告する。
【図面の簡単な説明】
【００５９】
【図１】列ドライバと行ドライバとを有するメモリ・セル・アレイの断面図。
【図２】図１に示すアレイの上面図。
【図３】本発明によるメモリ・セル素子の模式的上面図。
【図４】本発明によるメモリ素子の第２の実施形態の模式的側面図。
【図５】本発明の第３の実施形態の模式的上面図。
【図６】本発明の第４の実施形態の模式的上面図。
【図７】本発明による第５の実施形態の模式的上面図。
【符号の説明】
【００６０】
１ 基板
３ ドライバ・セル
５ サブアレイ
７ 絶縁層
９ 列電極
１１ 半導体層
１３ 行電極
１５ メモリ要素
１７ メモリ・セル・アレイ
１９ 列ドライバ
２１ 導電性バイア
２３ バイアホール
２５ 導電材料
２７ 行ドライバ
２９ 相互接続部
３１ ドライバパッド
３２ データバス
３３ ドライバセルの列
３５ ドライバセルの行
３７ 層
３９ 貫通バイアホール
４１ 層選択トランジスタ
４３ 層選択バス
４５ 行相互接続バイアホール
【０００１】
本発明は、メモリ回路に関し、特に集積された行ドライバと列ドライバとを有するメモリ回路に関する。
【背景技術】
【０００２】
現在、電子的データ記憶装置への多数のアプローチ（実現手法）が商業的に成功している。これらには、固体記憶装置、光記憶装置、磁気記憶装置がある。固体記憶装置は、代表的にはＤＲＡＭ、ＳＲＡＭ、ＦＬＡＳＨ、ＥＥＰＲＯＭ、マスクＲＯＭその他のタイプであるが、可動部を持たないこと、高速アクセス、高速データ転送速度、ランダムアクセス、低消費電力といった利点を与えている。しかしながら、これらは、比較的高価である。ＣＤ、ミニディスク、ＤＶＤ、あるいは光テープといった光記憶装置の形態は、ビット当りのコストが低く、複製が容易で安価である。しかしながら、これらは、大量のときにだけビット当りの低コストを達成でき、更に比較的長いアクセス時間と低いデータ転送速度と大きな体積と単なる擬似ランダムアクセス性といった欠点を持っている。ハード・ディスクあるいはフロッピー・ディスク・ドライブといった磁気記憶装置は、より低いデータ密度を持っていることが多いが光記憶装置と同様の性質を持っている。
【０００３】
したがって、上述の、ただしより低コストの固体記憶装置アプローチの利点を達成する大容量記憶技術を見出したいという継続的な要求が存在している。
【０００４】
低コスト固体メモリの達成への多数のアプローチが提案されてきた。一つの提案は、ＤＲＡＭ、ＳＲＡＭといった結晶性半導体メモリ構造を各クロスオーバでメモリ要素を得るために単純なクロスオーバを使用する代替構造で置き換えることである。このような構造は、時にはアンチフューズとして知られている。代表的にはアモルファス・シリコン、シリコンリッチ窒化シリコンあるいはポリマー半導体といった半導体材料が二つの金属層の間にサンドイッチされた金属半導体金属（ＭＳＭ）構造が使用される。それから一つの行方向に走る金属トラックのグリッドを直交方向に、列方向に走る金属トラックの上側グリッドから分離するために半導体層を使用してメモリ・アレイが形成される。特定の行と特定の列とをアドレス指定することによって、これらのトラック間のクロスオーバ点でＭＳＭ素子にアクセスすることが可能である。
【０００５】
そのクロスオーバに在る素子だけが読取られることを保証するためには、そのクロスオーバ点の素子だけが読取られることを保証するために適したドライバ回路を提供することが必要である。更に、電気的に異なる性質を有する二つの状態間での切換えを可能にするために、素子自体を画定する必要がある。
【０００６】
クロスオーバ構造の利点は、そのサイズが小さいことである。最小のリソグラフィー構造フィーチャーサイズをＦと仮定すると、単一のクロスオーバ要素はＦ２のアレイ内に嵌め込むことができる。これは、直交する金属グリッドの各々がＦの線幅とＦの線間隔とを持つことができ、これが（２Ｆ）２の各セル面積という結果をもたらするからである。トランジスタに基づく代替のメモリ・セルは少なくともこの二倍を占有する。
【０００７】
適当な構造は、例えばPhilips Electronics NVのＷＯ９６／１９８３７から知られる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
高密度を目標とした代替のアプローチの例は、オヴシンスキーら(Ovshinsky et al)のUS4,646,266に記述されているものである。このアプローチでは一般に多数層の周りに配置されたドライバ電子回路と一緒にクロスオーバ構造の多数層が使用される。しかしながらドライバの複雑さとこのドライバ回路に必要とされる面積は、相当なものである。
【０００９】
更に、クロスオーバ構造を使用するセルのサイズの改善は、従来のトランジスタを製造するために使用される従来のプロセスと比較して、このような薄膜プロセスで使用される更に大きなフィーチャー・サイズを相殺するには不十分である。
【００１０】
更に、単にメモリ・セル・アレイを提供するだけでは十分でない。行ドライバと列ドライバとを提供することも必要であり、これらは一般に個別のメモリ・セル要素よりも遥かに大きい。
【００１１】
もう一つの別の素子は、半導体基板上にメモリ・セル・アレイがスタックされた電気的にプログラム可能な読出し専用メモリを記述したローズナー(Roesner)のUS4,442,507である。行電極と列電極は各々、メモリ・セル・アレイの全幅に亘って延びており、個々のメモリ・セルは交差点で画定される。行電極と列電極の端部に設けられたバイアは、メモリ・セル・アレイを下方に通り抜けて半導体基板上に設けられたドライバ電子回路層にまで延びている。
【００１２】
本発明の目的は、メモリ・セル・アレイ内のメモリ・セル密度を更に向上させることである。
【課題を解決するための手段】
【００１３】
本発明によれば、一平面に広がる基板と、前記基板の面に実質的に平行に、前記基板の予め決められた領域に亘って配置された複数の行と複数の列とに配置されたメモリ要素のアレイと、メモリ要素の前記行に沿って延びて、それぞれの行のメモリ要素に接続する複数の行導体と、メモリ要素の前記列に沿って延びて、それぞれの列のメモリ要素に接続する複数の列導体と、前記メモリ・アレイと前記基板との間の層に配置された、前記行および列の少なくとも一方を駆動するためのドライバを含む複数のドライバ・セルと、前記ドライバ・セルと前記メモリ・セルのアレイとの間に在る絶縁層であって、対応する行導体または列導体に前記ドライバ・セルを接続する前記予め決められた領域に亘って分散配置された複数の導体が貫通する絶縁層と、を含むことを特徴とするメモリ素子が提供される。
【００１４】
このようにして、本発明では、ドライバはメモリ・アレイの下のアレイに配置される。
【００１５】
したがって、ドライブ電子回路は、メモリ要素のアレイの面積の大部分あるいはすべてを使用でき、スペースを節約できる。
【００１６】
好適には、ドライバ・セルは各々が一つの列ドライバを含む。行ドライバは同じセルの中に組み込むこともできるが、代替として行ドライバはメモリ要素のアレイの周りに配置してもよく、メモリ要素のアレイの下のドライバ・セルは列ドライバを備えることもできる。
【００１７】
好適には、メモリ要素のアレイは絶縁層によってドライバ・セルのアレイから間隔をあけて配置されており、ドライバ・セルをメモリ要素のアレイの列導体と接続するために絶縁層を貫通するバイアホールが設けられている。
【００１８】
好都合には、ドライバ・セルのアレイとメモリ・セルのアレイとの間には絶縁層が設けられており、導電性バイアがドライバ・セルの列ドライバを、対応する列導体に接続している。
【００１９】
好適には、ドライバ・セルの各列は、多数の列導体の下に配置されており、ドライバ・セルの各列の各列ドライバは多数の列導体のうちの異なる一つの列導体に接続される。このようにして各列導体は、対応する列ドライバに接続できる。
【００２０】
好都合にも、行ドライバはメモリ・アレイの領域の外周に配置できる。
【発明を実施するための最良の形態】
【００２１】
本発明の特に好適な実施形態では、メモリ要素の単一のアレイの代わりに、各アレイが前記基板の平面に実質的に平行に配置されたメモリ要素の複数の行と複数の列とを含む複数のこのようなアレイを含む１スタックが設けられる。
【００２２】
好適には、各列ドライバは他のアレイではなく、このスタックのアレイの正確に一つのアレイ内の１列を駆動する。
【００２３】
スタックの最下層以外の層のドライバと列導体との間にバイア用の通路を設けるために、スタックの下方層はメモリ要素が画定されないギャップを持つことが好ましい。バイアは、ギャップの一方側の列ドライバをギャップの反対側のメモリ・アレイ層に接続するために、これらのギャップを貫通することができる。
【００２４】
各行ドライバは、メモリ要素の１スタックのアレイの各々に在る１行を駆動することができる。これは、より容易な接続を可能にしている。
【００２５】
代替として各行ドライバは、これらの層のうちの一つの層に在る１行を駆動することができる。このようにして行アドレス指定は、各層の行のキャパシタンスを駆動する必要がなく、それによってアクセス時間をスピードアップしている。
【００２６】
本発明は、また、一平面に広がる基板上にメモリ素子を製造する方法であって、前記基板上で少なくとも列ドライバを含むドライバ・セルのアレイを画定するステップと、前記ドライバ・セルのアレイ上に絶縁層を堆積するステップと、前記絶縁層上に複数の列導体を堆積するステップと、実質的に前記ドライバ・セルのアレイの上に複数の行と複数の列とに配置されたメモリ要素のアレイを画定するステップと、複数の行導体を堆積するステップと、を含むことを特徴とする方法に関する。
【００２７】
本発明をよりよく理解するために、本発明は純粋に例として下記の付属図面を参照しながら説明される。
【実施例１】
【００２８】
図１、図２は、本発明の第１の例示的実施形態によるメモリ装置を示す。本装置は基板１上に、好都合には半導体基板上に形成される。複数のドライバ・セル３は、基板の領域に亘ってサブアレイ５を形成して画定される。ドライバ・セルは、後述する他の構成要素がセルの上に形成されるので、図２では点線によって示されている。
【００２９】
このドライバ・セル３は、復号器回路とドライバ回路とを含んでいる。これらは、これ以上は説明されない従来の半導体技術あるいは薄膜技術を使用する従来の方法で製造される。
【００３０】
ドライバ層の上に絶縁層７が設けられる。この絶縁層７の上には、基板１の面に実質的に平行で、基板１を横切って列方向に伸びる列電極９が設けられる。列電極９の上に半導体層１１が設けられ、その上に行電極１３が設けられる。行電極１３は、基板の面に実質的に平行であるが、列電極９に実質的に直交するように延びる。説明している実施形態では、この半導体層は、アモルファス・シリコンである。
【００３１】
行電極１３と列電極９と半導体層１１は、ドライバ・セル３のサブアレイ５と同じ基板１の領域に亘って広がるメモリ・セル・アレイ１７を形成する。
【００３２】
行電極１３と列電極９との間の各クロスオーバ１５は、行電極１３と列電極９とに適当な信号を与えることによってアドレス指定できる単一のメモリ要素１５を形成する。このメモリ・セルは、行電極と列電極とに大きな電圧を与えてクロスオーバにおける層１１の半導体の状態を変化させることによって書込みができる。メモリ・セルの読取りは、行電極と列電極に、より低い電圧を使用して実行することができる。適当な読取りと書込みプロトコルは、本技術では良く知られている。
【００３３】
図示の実施形態は単一の半導体層１１だけを示しているが、代替の構成も適当である。例えばメモリ要素は、窒化シリコンといった絶縁材料の層、あるいは例えば半導体層と絶縁層の両者を含む多層構造から形成することもできる。
【００３４】
本発明は、製造後のプログラミング・ステップの結果としてよりもむしろ製造中にデータがメモリ要素内に格納される読出し専用メモリにも適用可能である。
【００３５】
実際に、本発明は、クロスオーバ型のメモリ・セル要素に限定されることはなく、本発明の構成はＤＲＡＭ、ＳＲＡＭ、その他本技術で良く知られたメモリの形態を含む実質的にすべてのタイプのメモリを含む、行電極と列電極とによって駆動されるメモリ・セルのアレイを有する如何なるメモリにも適用可能である。
【００３６】
図示の実施形態では、ドライバ・セル３は、各々が対応するメモリ・セル・アレイ１７の列電極９を駆動するための単一の列ドライバ１９を含んでいる。
【００３７】
列ドライバ１９は、対応する導電性バイア２１を介して、対応する列電極９に接続される。これらの導電性バイア２１は、導電材料２５が充填された、絶縁層７に画定されたバイアホール２３として形成される。バイアホール２３は、各列電極９が単一の列ドライバ１９に接続されるように、アレイ１７の領域全面に分散配置される。行ドライバ２７は、列ドライバとメモリ・セル・アレイ１７の領域の外周に配置され、各行ドライバ２７上のドライバ・パッド３１に接続された相互接続部２９によって、対応する行電極１３に接続される。各ドライバ・セル３を貫通するようにデータ・バス３２が配置される。
【００３８】
行ドライバ２７によって占められる領域の実質的な面積は、図２に見ることができる。列ドライバ５がメモリ・セル・アレイ１７の下に配置されなければ、列ドライバ５は同様の面積を占める必要があるであろう。
【００３９】
このようにして、本発明は、ドライバ・セルを列電極に相互接続する問題を大幅に軽減し、またドライバ電子回路に必要なアレイの周りの面積を大幅に減少させている。図２は、メモリ・セル・アレイの周辺の周りの行ドライバに必要な大きな面積を示しているが、大抵の従来技術の構成では列ドライバのためにも同様な面積を備えることが必要であろう。
【００４０】
US4,442,507に記載された構成は、本発明のようなアレイの領域全面に分散配置されるよりも、むしろメモリ・セル・アレイ１７の外周に行／列電極に接続するためのバイアを設けている。このような構成は、相互接続部に沿ってアレイのエッジの正しい位置に各ドライブ信号を持ってくる必要があるので、ドライバと行または列電極への相互接続部との配置をはるかに困難にするであろう。配置とルート指定との困難さに加えて、相互接続部によって占められるかなり大きな面積が必要となろう。したがって、本発明の構成は列復号器とドライバ動作のためのスペースを増加させている。
【００４１】
本発明のドライバ・セルは、それぞれ行導体と列導体とに平行な行方向と列方向とに延びる規則的なサブアレイに分散配置される。これはまた、メモリ・セル・アレイの下の利用可能なスペースにドライバ・セルを実装する際に役立つ。ドライバ・セルの各列の上には多数の列電極が配置される。図１ではドライバ・セルの第１列３３の上に４個の列電極１３が示されている。実際には、更に多くても良い。セルの第１列３３の上の各列電極１３は、バイア２１によってドライバ・セル３の一つに接続される。
【００４２】
本発明による構成ではこれらのセルは、多くの仕方のうちのどの仕方で製造して分散配置することもできる。しかしながら列電極の駆動に一致したセルの数を最小にすることは、これがドライバ・セルの設計を容易にする各ドライバ・セルの面積を最大にするので、興味あることである。
【００４３】
ｍ列、ｎ行のメモリ要素１１を有するメモリ・アレイ１７の例（図３）を考え、行方向にアレイを横切ってｋ個のドライバ・セル３が存在するものとする。明確にするために、単一のドライバ・セル３だけが示されている。したがって各ドライバ・セルは、ｍ／ｋ個の異なる列電極９の下に在るので、各セルが１列を駆動できるように各列にｍ／ｋ個のドライバ・セル３が存在する必要がある。したがって全部でｍ個のドライバ・セル３が存在する。行電極１３は、アレイのエッジの行ドライバ２７によって駆動される。
【００４４】
各行、各列のセルの数はすべて整数でなくてはならないので、ｍ，ｎ，ｋ，ｍ／ｋおよびｎｋ／ｍはすべて整数でなくてはならない。例えばもしｍ＝１００００、ｎ＝５０００であれば、ｎ／ｍ＝１／２であり、したがってｋの適当な値は、２０，５０，１００，２００である。
【００４５】
上記の説明は、各々が１個の列ドライバ１９を有する最小ｍ個のセルが存在することを明らかにしている。ある修正版ではセル３は、行ドライバ２７を持つこともできる。我々のｍ×ｎアレイに関しては、ｎ個の行ドライバ２７だけがが必要であり（ｎはｍより小さいと仮定されている）、したがってｍ個のセル３５は行ドライバを収容するには十分以上である。実際に、サブアレイ内のセル３の各水平行はｋ個のセルを有するが、駆動するのはｋ未満のｎｋ／ｍ個だけの行である。したがって、これらｎｋ／ｍ行を駆動するために行ドライバによって占有される十分なセルによって、残りのｋ（１−ｎ／ｍ）個のセルは他の目的のために使用できるであろう。
【００４６】
便宜上、純粋に例として正方形のアレイ１７とサブアレイ５とを考える。すなわちｎ＝ｍ、ｋ＝√ｍである。正方形アレイに関しては、状況はむしろ、より整然としている。ｍ×ｍアレイに関してはサブアレイ内で水平、垂直両方向に√ｍ個のセルが存在し、全部でｍ個のセルを作り出し、その各々のセルは、アレイ全体をアドレス指定するために１個の列ドライバと１個の行ドライバとを持たなくてはならない。最後に第１実施形態のように全体的にアレイの外周に行ドライバ２７を配置することは有益である。こうする理由は、後に明らかになる。
【実施例２】
【００４７】
上に重なるメモリ・アレイと列ドライバ・サブアレイとの間の相互接続は、メモリ要素１５の１６行×１６列の正方アレイに関して、図４に模式的に示されている。行ドライバ２７は、アレイの一方側に配置され、メモリ・アレイとは異なるレベルにある。小さな円２１は、ドライバ・サブアレイ５をメモリ・アレイ１７から分離して、これら二つのアレイ５，１７が電気的に接続されることを可能にする誘電体層７内のバイアを表している。（矩形アレイも選択可能であるが、前に概説した理由から正方形アレイが特に簡明である）。ドライバ・セル３は、複数の行３５と列３３として配置されている。ドライバ・セル３の各列３３は、４個の列電極１３の下に配置され、各列の４個のドライバ・セル３は、各々が４個の、上に重なる列電極１３のうちの異なる一つを駆動する。
【実施例３】
【００４８】
図５は、バイアホール２１パターン内の位置合わせ誤差を考慮するためにサブアレイ５内の各セル３の上の一つの行電極９が省略されている代替の実施形態を示す。この場合、メモリ・アレイは、実際には１６×１２のメモリ要素１５である。実際にｍ×ｍ要素１５の一般的な正方アレイに関しては、下側サブアレイ内の列ドライバ１９への相互接続を可能にするために、１個のセル３につき１個の行電極９を省略することは、１個のセル３に付きメモリ要素の√ｍ−１個の行を意味し、したがって１アレイ当り√ｍ（√ｍ−１）個の行、またしたがって１アレイ１７当りｍ×√ｍ（√ｍ−１）個の要素１５を意味する。ｍ＝１０４では、メモリ要素の数は、バイア２１のために１セル当り１行を省略することをせずに予期される１×１０８ではなく、１０６（１０２−１）＝０．９９×１０８である。
【実施例４】
【００４９】
またアレイ１７の下の行ドライバ２７に行電極９を接続することも同じく可能である。図６は、１２×１２アレイのためのこの構成を示す。ここで各セル３は、行ドライバ２７と列ドライバ１９の両者を持っており、１個のセル３当りアレイ１７へのバイア接続部２１，４５は２個存在しなくてはならない。行相互接続バイアホール４５のための余地を考慮するために、図４の構成よりも１セル３当り一つ少ない行電極９と一つ少ない列電極１３とが設けられている。
【００５０】
一般的なｍ×ｍアレイに関しては、下側サブアレイ（ここでは行ドライバ２７と列ドライバ１９の両者を有する）への相互接続を可能にするために各セル３上の１個の行電極９と１個の列電極１３とを省略することは、１個のセル３に付き√ｍ−１個の行または列を意味し、したがって１アレイ当り√ｍ（√ｍ−１）個の行または列、またしたがって１アレイ当り√ｍ（√ｍ−１）２個の要素１５を意味する。ｍ＝１０４では、メモリ要素１５の数は、０．９８×１０８である。アレイの下に存在する行ドライバ２７では、セル３は、シフト・レジスタ内の桁上げ信号が一つのセル３から他のセルに通れるような仕方で互いに接続できる。
【００５１】
ドライバ電子回路を収容するために、サブアレイ内の各セル３にどれほどの面積が在るかを考えることは重要である。もし我々が１μｍの線とスペースとアライメントとを達成できる技術を考えるならば、２Ｆアレイのピッチは２μｍとなるであろう。例えばｍ＝１０＾４要素１５のアレイを考えると、サブアレイ５内の各セル３は、１μｍデザインルールを有するドライブ電子回路のために通常は十分である２００μｍ平方になるであろう。実際に、構造フィーチャーサイズＦを有するテクノロジーとｍ個の要素のアレイとに関しては、サブアレイ内の各セル３は２×√ｍＦ平方になる。
【実施例５】
【００５２】
図７を参照すると、本発明の更なる実施形態は、単一のドライバ・セル・アレイ５を有するメモリ・セル・アレイ１７の多数の層３７を含んでいる。メモリ・セル・アレイの層３７の各々は、概ね上述のように形成できる。
【００５３】
唯一の重要な違いは、下側メモリ・セル・アレイ層３７を貫通して上側層３７に達するようにバイア２３をルート付けすることが必要なことである。
【００５４】
図８は、多層構造の上から見た第２層の更なる実施形態のバイアの配置を示しており、図９は、上から見た第３層の配置を示している。明確にするために、サブセル３の４×４アレイが示されているが、実際の装置では更に多数のサブセル３、行電極１３、列電極９が存在してもよい。貫通バイアホール３９は上から層を貫通し、接続バイアホール２１は列導体９に接続する。行は、図７に示すようにサイドから駆動される。
【００５５】
さてメモリのｐ個の層を取り上げてみる。最上層は、我々の公称１６×１２アレイに関する図５と同じに見える。この場合、バイアホールはメモリ要素の下側層のすべてを貫通しなくてはならない。１レベル下のメモリ層は、列ドライバへのそれ自身のバイアホールを持たなくてはならないが上の層からのバイアホールを避けなくてはならない。これを行うために我々は、図８に示すように１セル当り１列を省略しなくてはならないので、アレイは１２×１２となる。次の下のレベルに関しては図９に示すようにもう一つの列が省略されなくてはならないので、アレイは８×１２となる等である。ｍ×ｍアレイに関してこれを一般化すると、最上層は上述のようにｍ×√ｍ（√ｍ−１）個の要素を含み、次の下の層はｍ（√ｍ−１）２個の要素を有し、その下の層はｍ（√ｍ−１）（√ｍ−２）個の要素を有し、それから次の層はｍ（√ｍ−１）（√ｍ−３）個の要素を有する等である。ｐ個の層のアレイ全体はｍ（√ｍ−１）（ｐ√ｍ−ＳＵＭｊ、ｊ＝１からｐ−１）個の要素を含んでいる。ｍ＝１０４、ｐ＝１０の場合、これは１０９ではなく０．９５×１０９個の要素を与える。
【００５６】
多層構造に関しては、単層メモリと同様にデータ・バス３２がある。しかしながらこの場合、各サブセル３２は図１０に示すように追加の１セットの層選択トランジスタ４１と層選択バス４３とを含まなくてはならない。層選択バス４３は、ドライバ１９をバイア２１の中の選択された一つのバイアに接続するための３対の相補形層選択ライン４５を含んでいる。ｎチャネルに関してだけこれは典型的には、８層のうちの１層を選択するために選択バス内の６本のラインと１４個のトランジスタとを必要とする。代替としてこれは、ｎチャネルとｐチャネルの素子を使用して選択ラインの数を３にまで削減できるであろう。
【００５７】
前述のすべてにおいて、一つのバイアは一つの３Ｆ幅のギャップ内に作れることが仮定されている（このギャップは、バイアが必要とされる１行または１列のどちらかを省くことによって形成されるので、３Ｆギャップは、省略された行または列の各サイドのＦという元の間隔プラス行または列自身に関するＦから形成される。）。電気的干渉を減らすようにそれぞれのメモリ層を相互に十分離して、またドライバ電子回路から十分離して間隔をあけるために極めて厚い誘電体層が必要とされる可能性がある。この場合、もし誘電体層の厚さが横方向の構造フィーチャーサイズを超え始めるならば、そのバイアホールに、より大きなスペースを与えるために二つ以上の行または列を省略しなくてはならないということは、起こり易いことである。我々の２行／列を省略することによって、バイア用のスペースは３行／列省略の場合の５Ｆあるいは７Ｆになる。これは、メモリ容量をいくらか減少させるが、それほど激しくはない。バイア用に７Ｆのスペースを残すためにサブアレイ内で１セル当り３行を省略した、図７に示す単層メモリに関しては、メモリ要素の数はｍ×√ｍ（√ｍ−３）である。ｍ＝１０４に関しては、要素の数は、バイアホールのために単に３Ｆしか考慮されてないときの０．９９×１０８と比較して、０．９７×１０８である。したがって、この場合にも本発明の利点が得られている。
【００５８】
本開示を読むことによって本技術に精通する人々には他の変形版および修正版が明らかになるであろう。このような変形版および修正版は半導体素子の設計、製造、使用において既に知られている同等なその他の特徴、ここに説明された特徴に加えて、あるいは代わって使用できる同等なその他の特徴を含むことができる。請求項は、特徴の特定の組合せに対してこの出願で明確に述べられているが、開示の範囲はまた本発明が軽減したと同じ技術問題のどれかまたはすべてを軽減するか否かにかかわらず、如何なる新規の特徴あるいは明示的または暗示的にここに開示された特徴の如何なる新規な組合せ、あるいはその如何なる一般化をも含むことは理解すべきである。これによって、本出願人は、本出願のあるいはこれから導出される更なる如何なる出願の実行中にも如何なるこのような特徴およびこのような特徴の組合せの少なくとも一方に対しても新たな請求項が明確に記述され得ることを通告する。
【図面の簡単な説明】
【００５９】
【図１】列ドライバと行ドライバとを有するメモリ・セル・アレイの断面図。
【図２】図１に示すアレイの上面図。
【図３】本発明によるメモリ・セル素子の模式的上面図。
【図４】本発明によるメモリ素子の第２の実施形態の模式的側面図。
【図５】本発明の第３の実施形態の模式的上面図。
【図６】本発明の第４の実施形態の模式的上面図。
【図７】本発明による第５の実施形態の模式的上面図。
【符号の説明】
【００６０】
１ 基板
３ ドライバ・セル
５ サブアレイ
７ 絶縁層
９ 列電極
１１ 半導体層
１３ 行電極
１５ メモリ要素
１７ メモリ・セル・アレイ
１９ 列ドライバ
２１ 導電性バイア
２３ バイアホール
２５ 導電材料
２７ 行ドライバ
２９ 相互接続部
３１ ドライバパッド
３２ データバス
３３ ドライバセルの列
３５ ドライバセルの行
３７ 層
３９ 貫通バイアホール
４１ 層選択トランジスタ
４３ 層選択バス
４５ 行相互接続バイアホール
Claims (10)
- 一平面に広がる基板と、
前記基板の面に実質的に平行に、前記基板の予め決められた領域に亘って配置された複数の行と複数の列とに配置されたメモリ要素のアレイと、
メモリ要素の前記行に沿って延びて、それぞれの行のメモリ要素に接続する複数の行導体と、
メモリ要素の前記列に沿って延びて、それぞれの行のメモリ要素に接続する複数の列導体と、
前記メモリ・アレイと前記基板との間の層に配置された、前記行および列の少なくとも一方を駆動するためのドライバを含む複数のドライバ・セルと、
前記ドライバ・セルと前記メモリ・セルのアレイとの間に在る絶縁層であって、対応する行導体または列導体に前記ドライバ・セルを接続する前記予め決められた領域に亘って分散配置された複数の導体が貫通する絶縁層と、を含むことを特徴とするメモリ素子。 - 請求項１記載のメモリ素子において、
前記複数のドライバ・セルは、前記基板の前記予め決められた領域に亘って広がる規則的なドライバ・セル・アレイに配置されることを特徴とするメモリ素子。 - 請求項２記載のメモリ素子において、
前記ドライバ・セルは、前記メモリ・セルの行と列とにそれぞれ平行な複数の行と列とに配置されており、ドライバ・セルの各列は多数の列導体の下に配置されており、ドライバ・セルの各列のドライバは前記ドライバ・セルの列が下に配置されている前記多数の列導体の異なる一つに接続されることを特徴とするメモリ素子。 - 請求項１ないし３の何れかに記載のメモリ素子において、
前記行ドライバは、前記メモリ・アレイの外周に配置されることを特徴とするメモリ素子。 - 請求項１ないし４の何れかに記載のメモリ素子において、
１スタックのメモリ要素アレイを含むメモリ素子であって、各アレイ層は、前記基板の前記平面に実質的に平行に配置され、行導体と列導体とによって接続されたメモリ要素の複数の行と複数の列とを含むことを特徴とするメモリ素子。 - 請求項５記載のメモリ素子において、
各列ドライバは、メモリ要素の前記１スタックのメモリ要素アレイの一つに在る正確に一つの列導体を駆動することを特徴とするメモリ素子。 - 請求項６記載のメモリ素子において、
メモリ要素の少なくとも一つのアレイは、メモリ要素が画定されないギャップを持っており、またバイアは、メモリ要素の前記少なくとも一つのアレイの一方側のドライバをメモリ要素の前記少なくとも一つのアレイの反対側のメモリ要素の別のアレイに接続するために前記ギャップを貫通していることを特徴とするメモリ素子。 - 請求項５ないし７の何れかに記載のメモリ素子において、
各行ドライバは、前記１スタックのメモリ要素アレイの各々に在る１行を駆動することを特徴とするメモリ素子。 - 請求項５ないし７の何れかに記載のメモリ素子において、
各行ドライバは、前記１スタックのメモリ要素アレイのうちの一つのアレイに在る１行を駆動することを特徴とするメモリ素子。 - 一平面に広がる基板上にメモリ素子を製造する方法であって、
前記基板上で少なくとも列ドライバを含むドライバ・セルのアレイを画定するステップと、
前記ドライバ・セルのアレイ上に絶縁層を堆積するステップと、
前記絶縁層上に複数の列導体を堆積するステップと、
実質的に前記ドライバ・セルのアレイの上に複数の行と複数の列とに配置されたメモリ要素のアレイを画定するステップと、
複数の行導体を堆積するステップと、を含むことを特徴とする方法。
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