JP2005340678A - 半導体装置 - Google Patents

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Abstract

【課題】 半導体装置および回路基板に、半導体装置を回路基板に実装する時などの温度サイクルが加わった場合においても、半導体装置と回路基板との接続性を良好に保つことができる接続信頼性の高い半導体装置を提供する。
【解決手段】 表面および裏面に配線導体を有するインターポーザー基板４と、インターポーザー基板４の表面に電気的に接続された状態で実装される半導体素子６とを有し、半導体素子６が実装されたインターポーザー基板４が、表面に配線導体を有する回路基板２８に実装されることで、インターポーザー基板４の裏面の配線導体と回路基板２８とが電気的に接続される半導体装置３０であって、インターポーザー基板４の熱膨張係数Ｃ４が、半導体素子６の熱膨張係数Ｃ６の値と回路基板２８の熱膨張係数Ｃ２８の値との間の大きさである。
【選択図】 図１

Description

本発明は、半導体装置に関する。
近年では、電子機器の小型化に伴う半導体装置の小型化が加速し、接続端子数が増加する一方で、配線ピッチの微細化を満足させるため、従来の、周辺への配線引き出し型のパッケージから、半導体装置の裏面全体へ、円形電極ランドを面状に配置するエリアアレイ型のパッケージが増加している。
以下、従来の半導体装置の例を、図５を参照しながら説明する。
図５（ａ）に示す半導体装置１は、ワイヤーボンディング(以下、ＷＢと記す)法により形成されており、表面および裏面に配線導体を有する、すなわち、下面に複数のはんだボール２が面状に配置され、かつ、上面に複数の配線ランド部３を有する、配線基板としての多層配線されたインターポーザー基板４と、上面に微細なピッチにて形成された電極端子パッド（図示は省略）を有し、インターポーザー基板４上に、この電極端子パッドが上面側になるように接着層５を介して実装されている半導体素子６と、インターポーザー基板４におけるそれぞれの配線ランド部３と半導体素子６におけるそれぞれの電極パッドとを電気的に接続する複数の金細線７と、半導体素子６、複数の配線ランド部３および複数の金細線７などを封止するモールド封止樹脂８とを有している。このモールド封止樹脂８は、例えば、熱硬化性のエポキシ樹脂であり、半導体素子６等を覆い固化することで、これらの半導体素子６等を保護している。なお、インターポーザー基板４と半導体素子６とを接着層５を介して接続することを以下では、Ｄ／Ｂ法と記す。
また、図５（ｂ）に示す半導体装置１０は、フリップチップ（以下、ＦＣと記す）法により形成されており、半導体素子６に対応する箇所に複数の配線ランド部３を有するインターポーザー基板４と、それぞれの配線ランド部３に形成された複数のバンプ１１と、表面に形成されている電極端子パッドを下に向けた状態で、配線ランド部３およびバンプ１１を介してインターポーザー基板４と電気的に接続した状態で実装されている半導体素子６と、インターポーザー基板４と半導体素子６との隙間に充填されてこのインターポーザー基板４と半導体素子６とを固定するアンダーフィル樹脂１２と、半導体素子６およびアンダーフィル樹脂１２とを封止する封止樹脂層としてのモールド封止樹脂８とを有している。
また、上述した半導体装置１、１０とは異なる構成として、近年では、同一のパッケージ内に、複数の半導体素子を搭載している半導体装置がある。その代表的な構成の一つを図５（ｃ）に示す。なお、図５（ａ）および図５（ｂ）にて説明したものと同様のものには同じ符号を付すことでその詳細な説明を省略する。
図５（ｃ）に示す半導体装置２０は、インターポーザー基板４上に、ＦＣ法にて第１の半導体素子２１が実装され、この第１の半導体素子２１上に、Ｄ／Ｂ法にて第２の半導体素子２２が搭載され、さらに第２の半導体素子２２の上に、Ｄ／Ｂ法にて第３の半導体素子２３が搭載され、インターポーザー基板４に設けられている第２の配線ランド部２４と第２の半導体素子２２における電極端子パッドとが第１の金細線２５により電気的に接続され、かつ、同じくインターポーザー基板４に設けられている第３の配線ランド部２６と第３の半導体素子２３における電極端子パッドとが第２の金細線２７により電気的に接続された構成とされている。
図５（ａ）〜図５（ｃ）に示したような半導体装置は、製造後に、電子機器の回路基板に自動はんだ付けにより接合されて使用されるが、熱サイクルを加える信頼性試験や実使用環境で加わる温度サイクル等の影響により、各部材の温度変化に対する長さ等の変化の割合である熱膨張係数の差から生じる熱膨張量の違いおよび熱ストレスなどで、半導体装置の破壊を招いてしまうおそれがある。また、１度に破壊に至らずとも、上下する温度負荷を繰り返し受けることで、半導体装置の特性が劣化するおそれがある。
このような問題に対して、いくつかの対策がなされている。そのうちの一つとして、例えば、破壊し易いはんだ接合部位が半導体装置の中心から遠いパッケージのコーナーである、すなわち、図５（ａ）〜図５（ｃ）に示すような、コーナーはんだボール２ａであることから、このコーナーはんだボール２ａのランドを補強ランドとして大きくすることが広く行われてきた。さらに、上記のような熱膨張に起因する問題の対策として、例えば、特許文献１によれば、インターポーザー基板として低熱膨張基板を選択し、その表面に緩衝層を形成することで、各部材の変形および熱ストレスを緩和することが提案されている。
特開平２−２７８７８８号公報
上述したような問題点を、図６〜図８を参照しながら具体的に説明する。図６には、モールド封止樹脂８により樹脂封止がされていない半導体装置が、回路基板２８にはんだ付けされている場合を示し、図７には、モールド封止樹脂８により樹脂封止がされている半導体装置が、回路基板２８にはんだ付けされている場合を示している。また、図８は、後述するそれぞれの状況下におけるコーナーはんだボール２ａの状態を示している。
図６（ａ）に示すような半導体装置の構成において、熱が加えられる前の状態における半導体装置のコーナーはんだボール２ａは、図８（ａ）に示すように、インターポーザー基板４および回路基板２８のそれぞれから外力を受けていないので、変形が生じていない。
しかし、インターポーザー基板４の熱膨張係数Ｃ４が回路基板２８の熱膨張係数Ｃ２８よりも大きい場合に、半導体装置および回路基板２８の温度が工程処理温度の影響などにより上昇し、インターポーザー基板４と回路基板２８とが熱膨張したときには、各はんだボール２に作用する応力は、図６（ｂ）に示すように、半導体装置の中心２９から離れるにつれて大きくなることから、コーナーはんだボール２ａに着目すると、図８（ｂ）に示すように、コーナーはんだボール２ａには、インターポーザー基板４の熱膨張量と回路基板２８の熱膨張量との差によって大きなせん断力Ｆ１が作用してしまう。
特に、図６(ｃ)に示すように、例えば、半導体素子６（シリコン）の熱膨張係数Ｃ６が３〔ｐｐｍ／℃〕、回路基板２８（ガラスエポキシ基板）の熱膨張係数Ｃ２８が１６〔ｐｐｍ／℃〕であって、インターポーザー基板４がビルドアップ基板など、その熱膨張係数Ｃ４が回路基板２８の熱膨張係数Ｃ２８よりも高い値、例えば、２０〔ｐｐｍ／℃〕である場合においては、インターポーザー基板４および半導体素子６の熱膨張係数Ｃ４、Ｃ６の大小関係から、インターポーザー基板４の熱膨張量が半導体素子６の熱膨張量よりも大きくなるので、インターポーザー基板４は、半導体素子６の影響を受けて、図６（ａ）に示すように、下に凸になるように熱膨張しようとする。さらにこのとき、回路基板２８の熱膨張量がインターポーザー基板４の熱膨張量よりも小さいことから、回路基板２８は、インターポーザー基板４の影響を受けて、上に凸になるように熱膨張しようとする。
その結果、図８（ｃ）に示すように、インターポーザー基板４は下に凸になるように熱膨張し、回路基板２８は上に凸になるように熱膨張するので、コーナーはんだボール２ａには、上述したようなせん断力Ｆ１に加え、このコーナーはんだボール２ａをへき開するような、上下方向の強いへき開力Ｆ２が作用する。その結果、特に、コーナーはんだボール２ａにおける接合状態の信頼性が低下するおそれがある。
また、図７（ａ）に示すような構成の半導体装置において、図７（ｂ）に示すように、例えば、半導体素子６の熱膨張係数Ｃ６が３〔ｐｐｍ／℃〕、モールド封止樹脂８の熱膨張係数Ｃ８が１５〔ｐｐｍ／℃〕、インターポーザー基板４の熱膨張係数Ｃ４が９〔ｐｐｍ／℃〕、回路基板２８の熱膨張係数Ｃ２８が１６〔ｐｐｍ／℃〕で、半導体装置および回路基板２８の温度が上昇した場合、図７（ａ）に示すように、半導体素子６の熱膨張係数Ｃ６とインターポーザー基板４の熱膨張係数Ｃ４との大小関係から、インターポーザー基板４の熱膨張量は半導体素子６の熱膨張量よりも大きくなる。これにより、インターポーザー基板４に半導体素子６が実装されている箇所において、インターポーザー基板４は半導体素子６の影響を受けて下に凸になるように熱膨張しようとする。また、インターポーザー基板４の熱膨張係数Ｃ４とモールド封止樹脂８の熱膨張係数Ｃ８との大小関係から、モールド封止樹脂８の熱膨張量はインターポーザー基板４の熱膨張量よりも大きくなる。これにより、インターポーザー基板４にモールド封止樹脂８が接続されている箇所において、インターポーザー基板４はモールド封止樹脂８の影響を受けて上に凸になるように熱膨張しようとする。さらに、インターポーザー基板４の熱膨張係数Ｃ４と回路基板２８の熱膨張係数Ｃ２８との大小関係から、回路基板２８の熱膨張量はインターポーザー基板４の熱膨張量よりも大きくなる。これにより、回路基板２８にインターポーザー基板４が実装されている箇所において、回路基板２８はインターポーザー基板４の影響を受けて下に凸になるように熱膨張しようとする。
以上のことから、図７（ｃ）に示すように、コーナーはんだボール２ａに対応するインターポーザー基板４の部分は、上に凸になるように熱膨張し、同じくコーナーはんだボール２ａに対応する回路基板２８の部分は、下に凸になるように熱膨張する。このとき、インターポーザー基板４と回路基板２８との変形の方向が逆になるので、その結果、コーナーはんだボール２ａは、変形したインターポーザー基板４と回路基板２８とに挟まれる。これにより、コーナーはんだボール２ａがつぶれるように変形してしまう。
このような問題が生じる中、近年の動向では、はんだを接続する接続部の接続ピッチが1．００ｍｍ、０．８ｍｍから０．５ｍｍ以下へと徐々に狭くなりつつある。このことにより、はんだを接続するランドの面積は必然的に小さくなり、はんだボールに作用する応力はさらに大きくなってしまう。
また、近年の環境問題への配慮から、はんだ接合は、鉛フリーはんだを用いた接続へと移行している。鉛フリーはんだは、従来のＳｎＰｂはんだより融点が１５℃〜３０℃程度高いため、はんだ付け工程温度が高くなる。
したがって、はんだ付け工程温度から常温へ戻したときに、半導体装置および回路基板の各部材における熱膨張の影響により、はんだボールにかかるストレスはさらに大きくなり、結果、信頼性が低下するおそれがある。
そこで本発明はこのような問題を解決するもので、半導体装置および回路基板に、半導体装置を回路基板に実装する時などの温度サイクルが加わった場合においても、半導体装置と回路基板との接続性を良好に保つことができる接続信頼性の高い半導体装置を提供することを目的とする。
上記課題を解決するために本発明は、表面および裏面に配線導体を有する配線基板と、前記配線基板の表面に電気的に接続された状態で実装される半導体素子とを有し、前記半導体素子が実装された前記配線基板が、表面に配線導体を有する回路基板に実装されることで、前記配線基板の裏面の配線導体と前記回路基板とが電気的に接続される半導体装置であって、前記配線基板の熱膨張係数が、前記半導体素子の熱膨張係数の値と前記回路基板の熱膨張係数の値との間の大きさであるものである。
このような構成によれば、工程処理中などに半導体装置および回路基板の温度が上昇した場合に、半導体素子の熱膨張係数、配線基板の熱膨張係数および回路基板の熱膨張係数の大小関係から、半導体素子、配線基板および回路基板同じ方向に湾曲するようにして熱膨張する。このように、半導体素子、配線基板および回路基板を同じ方向に向けて熱膨張させることで、配線基板の熱膨張量と回路基板の熱膨張量との差は、外周側の長さと内周側の長さとの差として吸収される。これにより、配線基板の下面と回路基板との間にせん断力が作用しないようにすることができる。また、配線基板の下面と回路基板との間を広げようとするへき開力も、配線基板と回路基板とを同方向に湾曲させることから、例えば、従来のように、配線基板と回路基板とが逆方向に湾曲する場合に比べて極めて小さくすることができる。
以上のように本発明によれば、半導体装置および回路基板に、半導体装置を回路基板に実装する時などの温度サイクルが加わった場合においても、半導体装置と回路基板との接続性を良好に保つことができる接続信頼性の高い半導体装置を提供することができる。
本発明の半導体装置の実施形態の例を、図１〜図４を参照しながら説明する。なお、図５〜図８を用いて説明したものと同様のものには、同じ符号を付すことで、その詳細な説明を省略する。
（実施の形態１）
図１に示すように、本発明の実施の形態１の半導体装置３０は、図６（ａ）に示したような、封止樹脂層としてのモールド封止樹脂８により樹脂封止がされていない半導体装置と同様の構成であるが、半導体素子６の熱膨張係数Ｃ６、配線基板としてのインターポーザー基板４の熱膨張係数Ｃ４および回路基板２８の熱膨張係数Ｃ２８の大小関係が、図６（ａ）に示した半導体装置および回路基板とは異なる。
すなわち、本実施の形態１における半導体装置３０を構成する半導体素子６およびインターポーザー基板４と、回路基板２８とにおけるそれぞれの熱膨張係数の関係は、例えば、図１（ｂ）に示すように、半導体素子６の熱膨張係数Ｃ６よりもインターポーザー基板４の熱膨張係数Ｃ４のほうが大きくなるように、インターポーザー基板４の熱膨張係数Ｃ４よりも回路基板２８の熱膨張係数Ｃ２８のほうが大きくなるようにされている。
このように設定することで、半導体装置３０および回路基板２８の温度が、工程処理温度の影響などにより上昇した場合に、半導体素子６の熱膨張係数Ｃ６とインターポーザー基板４の熱膨張係数Ｃ４との大小関係から、インターポーザー基板４の熱膨張量が半導体素子６の熱膨張量よりも大きくなるので、図１（ａ）に示すように、インターポーザー基板４は、半導体素子６の影響を受けて、下に凸になるように熱膨張する。さらに、インターポーザー基板４の熱膨張係数Ｃ４と回路基板２８の熱膨張係数Ｃ２８との大小関係から、回路基板２８の熱膨張量がインターポーザー基板４の熱膨張量よりも大きくなるので、回路基板２８は、インターポーザー基板４の影響を受けて、インターポーザー基板４と同様に、下に凸になるように熱膨張する。なお、図１（ａ）中の、ΔＬ６は、半導体素子６の熱膨張量、ΔＬ４は、インターポーザー基板４の熱膨張量、ΔＬ２８は、回路基板２８熱膨張量を表している。また、このとき、これらの各部材が同心円状に熱膨張するように、あらかじめ、各部材の長さや熱膨張係数を調整しておく。
このように、半導体素子６、インターポーザー基板４および回路基板２８を同じ方向に向けて、かつ、同心円状に熱膨張させることで、湾曲しているインターポーザー基板４が、湾曲している半導体素子６に対して外側に位置することから、半導体素子６の熱膨張量とインターポーザー基板４の熱膨張量との差は、外周長さと内周長さとの差として吸収される。また、湾曲している回路基板２８が、湾曲しているインターポーザー基板４に対して外側に位置することから、インターポーザー基板４の熱膨張量と回路基板２８の熱膨張量との差は、外周長さと内周長さとの差として吸収される。したがって、図１（ｃ）に示すように、コーナーはんだボール２ａにせん断力が作用しないようにすることができる。また、コーナーはんだボール２ａに作用するへき開力Ｆ２も、インターポーザー基板４と回路基板２８とが同方向に湾曲することから、図８（ｃ）に示した場合に比べて、極めて小さくすることができる。
これにより、コーナーはんだボール２ａにかかる熱ストレスなどを極めて小さくすることができ、この熱ストレスが原因で、コーナーはんだボール２ａが破壊したり、コーナーはんだボール２ａの特性が劣化したりするのを防止することができ、半導体装置３０と回路基板２８とのはんだ付け部の接続性を良好に保ち、接続信頼性の高いエリアアレイ型の半導体装置を提供することができる。
なお、コーナーはんだボール２ａに作用するへき開力Ｆ２は、インターポーザー基板４の剛性に応じているので、インターポーザー基板４は、従来セラミックのような２００〔ＧＰａ〕以上もある剛性の高い材料の代わりに、アラミド繊維基板など２０〔ＭＰａ〕程度の柔らかい基材が望ましい。このようにしておくことで、コーナーはんだボール２ａに作用するへき開力Ｆ２をさらに小さくすることができる。また、インターポーザー基板４の厚みを薄くしてもそれに近い効果が得られる。この場合、例えば、従来は、０．６〜１．０〔ｍｍ〕であったものを０．４〔ｍｍ〕以下とするのが望ましい。
（実施の形態２）
図２（ａ）に示す、本発明の実施の形態２の半導体装置４０は、図７（ａ）に示したような、モールド封止樹脂８により樹脂封止がされている半導体装置１と同様の構成であるが、半導体素子６の熱膨張係数Ｃ６、モールド封止樹脂８の熱膨張係数Ｃ８、インターポーザー基板４の熱膨張係数Ｃ４および回路基板２８の熱膨張係数Ｃ２８の大小関係が、図７（ａ）に示した半導体装置および回路基板２８とは異なる。
すなわち、本実施の形態２における半導体装置４０を構成する半導体素子６、モールド封止樹脂８およびインターポーザー基板４と、回路基板２８とにおけるそれぞれの熱膨張係数の大小関係は、例えば、図２（ｂ）に示すように、半導体素子６の熱膨張係数Ｃ６よりもモールド封止樹脂８の熱膨張係数Ｃ８が大きくなるように、モールド封止樹脂８の熱膨張係数Ｃ８よりもインターポーザー基板４の熱膨張係数Ｃ４のほうが大きくなるように、インターポーザー基板４の熱膨張係数Ｃ４よりも回路基板２８の熱膨張係数Ｃ２８のほうが大きくなるようにされている。特に、インターポーザー基板４の熱膨張係数Ｃ４が９〜２０〔ｐｐｍ／℃〕くらいであれば、モールド封止樹脂８の熱膨張係数Ｃ８は、それ以下の、例えば、３〜９〔ｐｐｍ／℃〕くらいが望ましい。
以上のように、各部材の熱膨張係数を、図２（ｂ）に示したように設定することで、半導体装置４０および回路基板２８の温度が、工程処理温度の影響などにより上昇した場合に、半導体素子６の熱膨張係数Ｃ６、モールド封止樹脂８の熱膨張係数Ｃ８、インターポーザー基板４の熱膨張係数Ｃ４との大小関係から、インターポーザー基板４の熱膨張量が半導体素子６およびモールド封止樹脂８の熱膨張量よりも大きくなるので、図２（ａ）に示すように、インターポーザー基板４は、半導体素子６およびモールド封止樹脂８の影響を受けて、下に凸になるように熱膨張する。さらに、インターポーザー基板４の熱膨張係数Ｃ４と回路基板２８の熱膨張係数Ｃ２８との大小関係から、回路基板２８の熱膨張量がインターポーザー基板４の熱膨張量よりも大きくなるので、回路基板２８は、インターポーザー基板４の影響を受けて、インターポーザー基板４と同様に、下に凸になるように熱膨張する。なお、このとき、これらの各部材が同心円状に熱膨張するように、あらかじめ、各部材の長さや熱膨張係数を調整しておく。
このように、半導体素子６、モールド封止樹脂８、インターポーザー基板４および回路基板２８を同じ方向に向けて、かつ、同心円状に熱膨張させることで、半導体素子６とインターポーザー基板４との熱膨張量の差、およびインターポーザー基板４と回路基板２８の熱膨張量との差は、実施の形態１の場合と同様、各部材が湾曲して変形した時の外周長さと内周長さとの差として吸収されるため、図１（ｃ）に示した場合と同様に、コーナーはんだボール２ａにせん断力が作用しないようにすることができる。また、図示は省略するが、コーナーはんだボール２ａに作用するへき開力Ｆ２も、インターポーザー基板４と回路基板２８とが同方向に湾曲することから、図８（ｃ）に示した場合に比べて、極めて小さくすることができる。
これにより、コーナーはんだボール２ａにかかる熱ストレスなどを極めて小さくすることができ、この熱ストレスが原因で、コーナーはんだボール２ａが破壊したり、コーナーはんだボール２ａの特性が劣化したりするのを防止することができ、半導体装置４０と回路基板２８とのはんだ付け部の接続性を良好に保ち、接続信頼性の高いエリアアレイ型の半導体装置を提供することができる。
なお、上記のように、インターポーザー基板４の熱膨張係数Ｃ４が半導体素子６の熱膨張係数Ｃ６より大きい場合には、モールド封止樹脂８の熱膨張係数Ｃ８が、インターポーザー基板４の熱膨張係数Ｃ４よりも小さくなるようにする。また、インターポーザー基板４の熱膨張係数Ｃ４が半導体素子６の熱膨張係数Ｃ６より小さい場合には、モールド封止樹脂８の熱膨張係数Ｃ８が、インターポーザー基板４の熱膨張係数Ｃ４よりも大きくなるようにし、かつ、回路基板２８の熱膨張係数Ｃ２８をインターポーザー基板４の熱膨張係数Ｃ４よりも小さく設定する。これにより、半導体素子６、モールド封止樹脂８、インターポーザー基板４および回路基板２８が同じ方向に向けて変形するようにできる。
（実施の形態３）
図３に示す、本発明の実施の形態３の半導体装置５０は、図５（ｂ）に示した半導体装置１０と同様の構成であるが、本実施の形態３の半導体装置５０は、インターポーザー基板４の替わりに、半導体素子６側である上面５１ａ側から回路基板２８側である下面５１ｂ側にかけて徐々に熱膨張係数が大きくなるように構成されているインターポーザー基板５１を用いており、この点において、図５（ｂ）に示した半導体装置１０と異なる。
本実施の形態３の場合、半導体素子６およびモールド封止樹脂８のそれぞれの熱膨張係数Ｃ６、Ｃ８よりも回路基板２８の熱膨張係数Ｃ２８のほうが大きいとすると、このインターポーザー基板５１の上面５１ａの熱膨張係数Ｃ５１ａが半導体素子６およびモールド封止樹脂８のそれぞれの熱膨張係数Ｃ６、Ｃ８よりも大きく設定されており、かつ、下面５１ｂの熱膨張係数Ｃ５１ｂが回路基板２８の熱膨張係数Ｃ２８よりも小さくなるように設定されている。なお、図中のΔＬ５１は、インターポーザー基板５１の熱膨張量を示している。
このような構成によれば、半導体装置５０および回路基板２８の温度が、工程処理温度の影響などにより上昇した場合に、半導体素子６、モールド封止樹脂８、インターポーザー基板５１の上面５１ａ側、下面５１ｂ側、回路基板２８のそれぞれの熱膨張係数の大小関係から、インターポーザー基板５１の上面５１ａ側の熱膨張量が半導体素子６およびモールド封止樹脂８の熱膨張量よりも大きくなるので、図３に示すように、インターポーザー基板５１は、半導体素子６およびモールド封止樹脂８の影響を受けて、下に凸になるように熱膨張する。さらに、回路基板２８の熱膨張量がインターポーザー基板５１の下面５１ｂ側の熱膨張量よりも大きくなるので、回路基板２８は、インターポーザー基板５１の影響を受けて、インターポーザー基板５１と同様に、下に凸になるように熱膨張する。なお、このとき、これらの各部材が同心円状に熱膨張するように、あらかじめ、各部材の長さや熱膨張係数を調整しておく。
このように、半導体素子６、モールド封止樹脂８、インターポーザー基板５１および回路基板２８を同じ方向に向けて、かつ、同心円状に熱膨張させることで、インターポーザー基板５１と回路基板２８の熱膨張量との差は、実施の形態１、２の場合と同様、各部材が湾曲して変形した時の外周長さと内周長さとの差として吸収されるため、図１（ｃ）に示した場合と同様に、コーナーはんだボール２ａにせん断力が作用しないようにすることができる。また、図示は省略するが、コーナーはんだボール２ａに作用するへき開力Ｆ２も、インターポーザー基板５１と回路基板２８とが同方向に湾曲することから、図８（ｃ）に示した場合に比べて、極めて小さくすることができる。
これにより、コーナーはんだボール２ａにかかる熱ストレスなどを極めて小さくすることができ、この熱ストレスが原因で、コーナーはんだボール２ａが破壊したり、コーナーはんだボール２ａの特性が劣化したりするのを防止することができ、半導体装置５０と回路基板２８とのはんだ付け部の接続性を良好に保ち、接続信頼性の高いエリアアレイ型の半導体装置を提供することができる。
（実施の形態４）
図４に示す、本発明の実施の形態４の半導体装置６０は、図３に示した半導体装置５０と同様の構成であるが、本実施の形態４の半導体装置６０は、インターポーザー基板５１の替わりに、内部が多層構造、例えば、４層の非導体基板層からなるインターポーザー基板６１を用いており、この点において、図３に示した半導体装置５０と異なる。
このインターポーザー基板６１は、下方側から第１の基板６１ａ、第２の基板６１ｂ、第３の基板６１ｃ、第４の基板６１ｄが積層されて構成されており、半導体素子６およびモールド封止樹脂８のそれぞれの熱膨張係数Ｃ６、Ｃ８よりも回路基板２８の熱膨張係数Ｃ２８のほうが大きいとすると、このインターポーザー基板６１における第１〜第４の基板のそれぞれの基板における熱膨張係数Ｃ６１ａ、Ｃ６１ｂ、Ｃ６１ｃ、Ｃ６１ｄの大小関係は、第１の基板６１ａの熱膨張係数Ｃ６１ａより第２の基板６１ｂの熱膨張係数Ｃ６１ｂのほうが小さく、第２の基板６１ｂの熱膨張係数Ｃ６１ｂより第３の基板６１ｃの熱膨張係数Ｃ６１ｃのほうが小さく、第３の基板６１ｃの熱膨張係数Ｃ６１ｃより第４の基板６１ｄの熱膨張係数Ｃ６１ｄのほうが小さくなるように、すなわち、第４の基板６１ｄから第１の基板６１にかけて、各基板の熱膨張係数が段階的に大きくなるように設定されている。そして、第４の基板６１ｄの熱膨張係数Ｃ６１ｄは、半導体素子６およびモールド封止樹脂８のそれぞれの熱膨張係数Ｃ６、Ｃ８よりも大きく、また、第１の基板６１ａの熱膨張係数Ｃ６１ａは、回路基板２８の熱膨張係数Ｃ２８よりも小さくなるように設定されている。なお、図中のΔＬ６１は、インターポーザー基板６１の熱膨張量を示している。
このような構成によれば、半導体装置６０および回路基板２８の温度が、工程処理温度の影響などにより上昇した場合に、半導体素子６、モールド封止樹脂８、インターポーザー基板６１における各基板、回路基板２８のそれぞれの熱膨張係数の大小関係から、インターポーザー基板６１における第４の基板６１ｄ、第３の基板６１ｃ、第２の基板６１ｂ、第１の基板６１ａは、下に凸になるように熱膨張し、回路基板２８も同様に、下に凸になるように熱膨張する。なお、このとき、これらの各部材が同心円状に熱膨張するように、あらかじめ、各部材の長さや熱膨張係数を調整しておく。
このように、インターポーザー基板６１および回路基板２８を同じ方向に向けて、かつ、同心円状に熱膨張させることで、インターポーザー基板６１と回路基板２８の熱膨張量との差は、実施の形態１〜３の場合と同様、各部材が湾曲して変形した時の外周長さと内周長さとの差として吸収されるため、図１（ｃ）に示した場合と同様に、コーナーはんだボール２ａにせん断力が作用しないようにすることができる。また、図示は省略するが、コーナーはんだボール２ａに作用するへき開力Ｆ２も、インターポーザー基板６１と回路基板２８とが同方向に湾曲することから、図８（ｃ）に示した場合に比べて、極めて小さくすることができる。
これにより、コーナーはんだボール２ａにかかる熱ストレスなどを極めて小さくすることができ、この熱ストレスが原因で、コーナーはんだボール２ａが破壊したり、コーナーはんだボール２ａの特性が劣化したりするのを防止することができ、半導体装置６０と回路基板２８とのはんだ付け部の接続性を良好に保ち、接続信頼性の高いエリアアレイ型の半導体装置を提供することができる。
本発明にかかる半導体装置は、電極パッドの直下領域におけるプローブ電極の移動方向の終点付近の強度を向上することができ、プローブ電極検査でのビアホール埋め込みプラグの破壊を防止でき、携帯電話をはじめとする携帯情報端末やコンピューター、情報通信機器、事務用電子機器、またＤＶＤ、デジタルＴＶなど家庭電器製品等に用いられる半導体装置として有用である。さらに、半導体素子チップとしては、メモリー、ＬＳＩ等を問わず応用できる。また素子、たとえば、レーザー部品、半導体レーザーや、発光素子、ディスプレイ素子等薄膜ないし多層構造となったものについては広く有効である。
（ａ）は、本発明の実施の形態１にかかる半導体装置の構成を示す断面図、（ｂ）は、図１（ａ）に示した半導体装置における半導体素子、インターポーザー基板の熱膨張係数と、回路基板の熱膨張係数とを示すグラフ、（ｃ）は、コーナーはんだボールにせん断力が作用していないことを示す図である。 （ａ）は、本発明の実施の形態２にかかる半導体装置の構成を示す断面図、（ｂ）は、図２（ａ）に示した半導体装置における半導体素子、モールド封止樹脂、インターポーザー基板の熱膨張係数と、回路基板の熱膨張係数とを示すグラフである。 本発明の実施の形態３にかかる半導体装置の構成を示す断面図である。 本発明の実施の形態４にかかる半導体装置の構成を示す断面図である。 従来の半導体装置の構造の例を示す図である。 （ａ）は、従来における、モールド封止樹脂にて樹脂封止されていない半導体装置がはんだ付け実装時等に変形している状態を示す図、（ｂ）は、はんだボールについて、半導体装置の中心からの距離とそのときの応力の大きさの関係を示す図、（ｃ）は、図６（ａ）に示した半導体装置における半導体素子、インターポーザー基板の熱膨張係数と、回路基板の熱膨張係数とを示すグラフである。 （ａ）は、従来における、モールド封止樹脂にて樹脂封止されている半導体装置がはんだ付け実装時等に変形している状態を示す図、（ｂ）は、図７（ａ）に示した半導体装置における半導体素子、モールド封止樹脂、インターポーザー基板の熱膨張係数と、回路基板の熱膨張係数とを示すグラフ、（ｃ）は、図７（ａ）におけるコーナーはんだボール近傍の拡大図である。 （ａ）は、熱が加えられる前におけるコーナーはんだボールの状態を示す図、（ｂ）は、コーナーはんだボールにせん断力が作用している状態を示す図、（ｃ）は、コーナーはんだボールにせん断力およびへき開力が作用している状態を示す図である。
符号の説明
４ インターポーザー基板
６ 半導体素子
２８ 回路基板
３０ 半導体装置

Claims (5)

  1. 表面および裏面に配線導体を有する配線基板と、前記配線基板の表面に電気的に接続された状態で実装される半導体素子とを有し、前記半導体素子が実装された前記配線基板が、表面に配線導体を有する回路基板に実装されることで、前記配線基板の裏面の配線導体と前記回路基板とが電気的に接続される半導体装置であって、前記配線基板の熱膨張係数が、前記半導体素子の熱膨張係数の値と前記回路基板の熱膨張係数の値との間の大きさであることを特徴とする半導体装置。
  2. 半導体素子および配線基板の表面を覆って樹脂封止する封止樹脂層を有し、前記配線基板の熱膨張係数が、前記半導体素子および前記封止樹脂層の熱膨張係数の値と回路基板の熱膨張係数の値との間の大きさであることを特徴とする請求項１記載の半導体装置。
  3. 配線基板における熱膨張係数の大きさが、前記配線基板における半導体素子側部分から前記配線基盤における回路基板側部分にかけて連続的に変化していることを特徴とする請求項１または２記載の半導体装置。
  4. 配線基板が複数の基板が積層された構成とされ、前記配線基板における半導体素子側の基板から前記配線基板における回路基板側の基板にかけて、それぞれの基板の熱膨張係数が段階的に変化するように、前記複数の基板が積層されていることを特徴とする請求項３記載の半導体装置。
  5. 配線基板における半導体素子側の熱膨張係数が、前記配線基板における回路基板側の熱膨張係数よりも半導体素子の熱膨張係数に近い値を有し、前記配線基板における回路基板側の熱膨張係数が回路基板の熱膨張係数に近い値を有していることを特徴とする請求項３または４記載の半導体装置。
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JP2010225955A (ja) * 2009-03-25 2010-10-07 Fujitsu Ltd インターポーザ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009293943A (ja) * 2008-06-02 2009-12-17 Advantest Corp プローブ、電子部品試験装置及びプローブの製造方法
JP4555362B2 (ja) * 2008-06-02 2010-09-29 株式会社アドバンテスト プローブ、電子部品試験装置及びプローブの製造方法
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