JP2005323207A - 信号変換装置および信号処理方法 - Google Patents

Abstract

【課題】 高い分解能が要求される多ビットＡ／Ｄコンバート機能を、よりビット数の少なく安価な低分解能のＡ／Ｄコンバータを用いて実現する信号変換装置を提供する。
【解決手段】
演算増幅器１３の入力に、アナログの入力信号Ｖinの振幅値とＤ／Ａコンバータ１６から出力される信号の振幅値との差分値が入力されるようにする。ＣＰＵ１７は、Ｄ／Ａコンバータ１６の入力が“０”のとき（出力も０［Ｖ］）には演算増幅器１３の利得を第１利得に設定し、Ｄ／Ａコンバータ１６から入力信号Ｖinと略同一の振幅値の信号が入力されたときは演算増幅器１３の利得を第１利得の複数倍の第２利得に高めるようにする。そして、２回のＡ／Ｄ変換を行い、両方のＡ／Ｄ変換値を勘案して、高精度な変換値を算出し、これを最終的な変換値として外部に出力する。
【選択図】 図１

Description

本発明は、アナログ信号およびその変化をデジタル値に変換する信号変換装置および信号処理方法に関する。

アナログ信号およびその変化をデジタル値に変換する信号変換装置として、アナログ−デジタル変換器（以後「Ａ／Ｄコンバータ」という）がある。Ａ／Ｄコンバータは、動作原理から全並列比較型、積分型などのように分類されるほか、分解能によっても分類される。分解能によってＡ／Ｄコンバータを分類する場合、識別可能な分解能の逆数を２進数表現の桁数で表し、ｎビットＡ／Ｄコンバータ（ｎは整数）のように表現される。

従来、入力されたアナログ信号をデジタル値に正確に変換するときは、分解能を上げる必要があるため、高いビット数のＡ／Ｄコンバータが採用されていた。しかし、高いビット数のＡ／Ｄコンバータは当然に高価であり、それを使用する電子機器の原価を上げてしまう。

一般に、Ａ／Ｄコンバータがどの程度正確に変換されるかを表す変換確度は、その最小分解能と殆ど一致している。例えば１２ビットＡ／Ｄコンバータの分解能は、１／４０９６で表されるが、この場合の変換確度も入力されるアナログ信号の変化範囲の１／４０９６以下であるのが普通である。しかし、Ａ／Ｄコンバータの用途の中には、高分解能であることは要求されるが、その変換確度についてはそれほど要求されない用途がある。

図６は、このような用途の一例である電子回路のブロック図である。
図示された電子回路は、狭帯域増幅器（Narrow Band Amplifier）５１への入力信号を増幅し、増幅した信号をその出力端子から後続のシステム５２へ送り出す回路である。狭帯域増幅器５１には、入力信号として、ＰＬＬ（Phase Locked Loop）回路（ＰＬＬ−ＩＣ）５３により制御されることで、その周波数が決まるＶＣＯ（電圧制御発振器）５４の出力が、電力制御回路（Power CONT）５５でその振幅値が制御されて入力される。

狭帯域増幅器５１からは、周波数ズレが検知できる信号が送り出され、ＡＦＣ（Automatic Frequency Control：自動周波数制御回路）５６に入力される。ＡＦＣ５６は、この信号をもとに周波数ズレに比例した誤差信号（電圧）を出力する。誤差増幅器（Error AMP）５７は、この誤差信号を一定期間積分して出力する。この誤差増幅器５７で積分された信号は、Ａ／Ｄコンバータ５８でデジタル信号に変換されてマイクロプロセッサ（μ−ＣＰＵ）５９に入力される。
マイクロプロセッサ５９は、Ａ／Ｄコンバータ５８から出力されるデジタル信号を周波数に換算し、これをＰＬＬ回路５３に入力する。このように周波数を変えることにより、出力周波数を一定に保っている。

しかしながら、ＡＦＣ５６は、周波数の誤差があれば、それを自動的に補正する信号を出力するものであるから、ＡＦＣ５６の出力信号を差分増幅器５７で積分したものとそのときの周波数とは、厳密に一致している必要はない。狭帯域増幅器５１の出力周波数は、マイクロプロセッサ５９による制御内容に依存して一意に決まる。つまり、マイクロプロセッサ５９が読み込んで実行する制御プログラムの内容次第で狭帯域増幅器５１の出力周波数の値が決まる。

このような電子回路で必要とされる周波数の変化ステップおよび周波数の可変幅は、狭帯域増幅器５１の帯域と中心周波数のバラツキで決まり、この比が、必要なＡ／Ｄコンバータ５８の分解能を決めることになる。Ａ／Ｄコンバータ５８の出力は、ＶＣＯ５４の発振周波数にリンクしているので、周波数制御の最小幅は、Ａ／Ｄコンバータ５８の分解能で決まり、周波数可変幅は、Ａ／Ｄコンバータ５８の入力信号の振幅の変化幅となる。

図６に示される電子回路において、Ａ／Ｄコンバータ５８が１２ビットＡ／Ｄコンバータで、例えば最初に実際の入力信号の変化範囲の「５００／４０９６」（入力範囲の最大値を４０９６分割した中の５００の意、以下、分数で表現するものについて同様）に相当する信号が入力されたときのＡ／Ｄコンバータ５８の出力が「５１０／４０９６」であったとする。この場合、誤差（＝「５１０／４０９６」−「５００／４０９６」＝「１０／４０９６」）は、通常は問題とはならないが、次に入力された信号が例えば「５０５／４０９６」へと細かく変ったときに、その入力信号の変化量である「５／４０９６」に従い、Ａ／Ｄコンバータ５８の出力は、「（５１５±１）／４０９６」に変化する（５１０＋５＝５１５なので）、という動作が要求される。
ここで、±１は、一般的にＡ／Ｄ変換に付随する原理的な誤差である。

本発明は、その分解能は必要とされるが、変換確度はそれほど要求されない用途等に使用することができる、低ビット数でありながら比較的高い分解能が確保できるＡ／Ｄコンバータを備えた信号変換装置およびアナログ信号からデジタル値に変換する際の分解能を高めることができる信号処理方法を提供することを、その課題とする。

本発明が提供する信号変換装置は、アナログ信号をデジタル信号に変換するＡ／Ｄコンバータ、デジタル信号をアナログ信号に変換するＤ／Ａコンバータ、利得切換可能な演算増幅器およびこの演算増幅器の利得を制御する制御手段を備え、前記演算増幅器は、変換対象となるアナログの入力信号の振幅値と前記Ｄ／Ａコンバータから出力される信号の振幅値との差分値を増幅し、増幅された信号を前記Ａ／Ｄコンバータに入力するように構成されており、前記Ａ／Ｄコンバータは、前記増幅された信号をデジタル変換して装置外部に出力可能にするとともに、当該デジタル変換した信号を前記Ｄ／Ａコンバータに入力するように構成されており、前記制御手段は、前記Ｄ／Ａコンバータに入力されるデジタル信号の値が初期値のときには前記演算増幅器の利得を第１利得に設定し、前記Ｄ／Ａコンバータから前記アナログの入力信号と略同一の振幅値の信号が前記演算増幅器に入力されたときは当該演算増幅器の利得を前記第１利得の複数倍の第２利得に高めるように構成されている装置である。

前記制御手段は、例えば、前記Ａ／Ｄコンバータで変換されたデジタル信号を一時的にメモリに保持するとともに、前記メモリから読み出したデジタル信号を前記Ｄ／Ａコンバータに入力するように構成される。前記制御手段は、また、前記Ｄ／Ａコンバータに入力すべきデジタル信号の値を前記Ａ／Ｄコンバータに入力される入力信号の変化範囲に応じて修正するように構成することもできる。

前記Ａ／Ｄコンバータおよび前記Ｄ／Ａコンバータは、それぞれ所定の分解能で、入力された信号を変換して出力するものである。例えば、Ａ／ＤコンバータとＤ／Ａコンバータとが、共に１／２^ｎの分解能であり（但し、ｎは正の整数）、前記第２利得が前記第１利得のＮ倍に高まるものである場合、第２利得の演算増幅器で増幅された増幅信号をＡ／Ｄコンバータでデジタル変換したときの分解能は１／（２^ｎ×Ｎ）となるものである。

本発明が提供する信号処理方法は、アナログの入力信号を第１利得の演算増幅器で増幅し、これにより得られた増幅信号をデジタル変換する第１のＡ／Ｄ変換過程と、この第１のＡ／Ｄ変換過程で得られた第１変換値（Ｄ１）を基に、それをアナログ変換したときに前記入力信号の振幅値と所定範囲内で近似する振幅値の第１入力相当値（Ｅ１）が得られる第１デジタル信号（Ｄ１’）を生成する過程と、この第１デジタル信号（Ｄ１’）のアナログ変換により得られた値と前記入力信号の振幅値との差分を前記第１利得のＮ倍（Ｎは２以上の自然数）の第２利得に切り換えた演算増幅器で増幅し、この増幅信号をデジタル変換する第２のＡ／Ｄ変換過程とを含み、前記Ｎにより重み付けされた前記第１変換値（Ｄ１）又は第１入力相当値（Ｅ１）と、前記第２のＡ／Ｄ変換過程で得られた第２変換値（Ｄ２）から導出した詳細差分を表す値（Ｅ２）とを合算することにより、前記入力信号に対応するデジタルの詳細変換値（Ｋ１）を生成する信号処理方法である。

ある実施の一態様では、前記Ｎで重み付けされた前記第１変換値（Ｄ１）又は第１入力相当値（Ｅ１）をデジタル変換のベース値（Ｈ）として所定のメモリに記憶しておき、前記第１デジタル信号（Ｄ１’）のアナログ変換により得られた値と新たな入力信号の振幅値との差分を前記第２利得の演算増幅器で増幅し、この増幅信号をデジタル変換する第３のＡ／Ｄ変換過程を含み、この第３のＡ／Ｄ変換過程で得られた第３変換値（Ｄ３）により得られた詳細差分を表す値（Ｅ３）と前記メモリに記憶されているベース値（Ｈ）とを合算することにより、前記新たな入力信号に対応する詳細変換値（Ｋ２）を生成する。

この信号処理方法における一実施の態様において、前記詳細差分を表す値（Ｅ３）が所定の第１変換許容範囲（ＤＴ１）を逸脱するかどうかを判定する第１判定過程をさらに含み、この第１判定過程により前記詳細差分を表す値（Ｅ３）が前記第１変換許容範囲（ＤＴ１）を逸脱すると判定されたときは当該詳細差分を表す値（Ｅ３）を破棄するようにしてもよい。
また、前記詳細差分を表す値（Ｅ３）が前記第１変換許容範囲（ＤＴ１）よりもさらに狭い第２変換許容範囲（ＤＴ２）を逸脱するかどうかを判定する第２判定過程をさらに含み、前記詳細差分を表す値（Ｅ３）が前記第１判定過程で前記第１変換許容範囲（ＤＴ１）内であるが前記第２判定過程で前記第２変換許容範囲（ＤＴ２）を逸脱すると判定されたときは、新たな入力信号による前記第２判定過程の判定結果が前記第２変換許容範囲（ＤＴ２）内となる方向にデジタル信号からアナログ信号への変換時の設定値と前記ベース値とを修正する。

上記の修正の具体的な態様としては、例えば、直前の詳細変換値（Ｋ２）に最も近い値のデジタル補正データ（Ｄ３’）を算出してこのデジタル補正データ（Ｄ３’）をアナログ変換し、これにより得られたアナログ値と新たな入力信号の振幅値との差分を前記第２利得の演算増幅器で増幅し、この増幅信号をデジタル変換する第４のＡ／Ｄ変換過程を含み、この第４のＡ／Ｄ変換過程で得られた第４変換値（Ｄ４）により得られた詳細差分を表す値（Ｅ４）を前記直前の詳細変換値（Ｋ２）から差し引くことにより、前記メモリに記憶されているベース値を修正するようにする。

本発明によれば、安価な低分解能のＡ／Ｄコンバータを用いた場合であっても、それよりも高分解能のＡ／Ｄコンバータ機能を実現することができ、所望の高分解能を持った信号変換装置を従来よりも低コストで実現することができる。

本発明は、Ａ／Ｄコンバータで変換した入力信号の振幅値に相当するデジタル値をもとにＤ／Ａコンバータで入力信号の振幅値に近似した振幅値の信号を生成し、この信号の振幅値と入力信号の振幅値との差を表す微小の差分信号を得る。そして、この差分信号を比較的大きな利得の演算増幅器で増幅し、その演算増幅器の出力を再度同じＡ／ＤコンバータでＡ／Ｄ変換する。このように複数回のＡ／Ｄ変換による変換結果に基づいて、入力信号に対応する最終的なデジタル信号を得る。二回目以降のＡ／Ｄ変換出力の最小分解能に相当する入力信号の振幅値は、演算増幅器の利得に対応して細かなものとなっている。例えば１０［ｍＶ］の分解能のＡ／Ｄコンバータの前段に、利得１０倍の演算増幅器があるなら、入力換算の分解能は、１［ｍＶ］となる。本発明では、制御手段の一つであるＣＰＵが、上記のように演算増幅器の利得増加分だけ細かくなった、より高分解能の変換結果によるデジタル信号を生成する。すなわち、本発明は、比較的分解能の低いＡ／Ｄコンバータを主体としつつ、Ｄ／Ａコンバータと利得切換可能な演算増幅器、サンプルホールド回路等を利用して、ＣＰＵで各部品の制御と変換結果との演算とを行うことで、Ａ／Ｄコンバータとしての分解能を高めたＡ／Ｄ変換機能を実現している。
Ａ／Ｄコンバータによる変換結果であるデジタル信号は、アナログ値に対応する所定の値を呈することになる。そこで、以後の説明では、変換されたデジタル信号を「変換値」あるいは「変換された値」と称する。

［第１実施例］
以下、本発明の実施例を図面を参照して説明する。
図１は、本発明の第１実施例に係る信号変換装置の構成例を示すブロック図、図２および図３は、それぞれ、この実施例の信号変換装置における信号処理手順図である。

図示される信号変換装置１０は、信号入力側の前段に、信号入力端子Ｓ１より入力された、Ａ／Ｄ変換の対象となる入力信号Ｖinを所定の振幅値で所定時間保持したまま出力するサンプルホールド回路１１を設けている。
このサンプルホールド回路１１は、ＩＣとして市販されているものを利用することができる。ホールドする時間は、後述するＣＰＵ１７によって決められる。以後の説明では、サンプルホールド回路を「Ｓ／Ｈ回路」と称する。

信号変換装置１０は、また、反転バッファ回路１２、抵抗器Ｒ６、その利得Ｇが“１”又は“１６”のいずれか一方に切換制御可能な演算増幅器１３、および、Ａ／Ｄコンバータ１４が、この順に直列に接続して構成されている。
演算増幅器１３の入出力間には、抵抗器Ｒ３と外部から開閉制御可能な開閉スイッチ１５および抵抗器Ｒ４の直列回路とが並列接続されており、抵抗値が開閉スイッチ１５のオン・オフによって異なる帰還回路が形成されている。
演算増幅器１３の反転入力端子（−）には、上記の帰還回路の入力端のほか、抵抗器Ｒ６および抵抗器Ｒ５のそれぞれの一端が接続されている。抵抗器Ｒ６の他端は反転バッファ回路１２の出力端子に接続され、抵抗器Ｒ５の他端は、Ｄ／Ａコンバータ１６の出力端子に、それぞれ接続されている。
Ａ／Ｄコンバータ１４およびＤ／Ａコンバータ１６は、ＣＰＵ１７と共にバスに接続されており、ＣＰＵ１７によりその動作が制御され、また、ＣＰＵ１７との間でデジタル信号の受け渡しを行うように構成されている。

この実施例では、Ａ／Ｄコンバータ１４は、入力信号の変化範囲が“−１”〜“１”［Ｖ］で、８ビット分解能のもの、Ｄ／Ａコンバータ１６は、出力信号の変化範囲“−１”〜“１”［Ｖ］で、８ビット分解能のものをそれぞれ使用しており、この信号処理装置１０に入力されるアナログの入力信号Ｖinに対して、１２ビットＡ／Ｄコンバータと同様の分解能でＡ／Ｄ変換を行うようにしている。このときの各部の動作については、後で詳しく説明する。
演算増幅器１３の利得Ｇを切り換えるための開閉スイッチ１５としては、ＣＰＵ１７により制御される半導体スイッチを用いることができる。

演算増幅器１３は、この信号変換装置１０に入力される入力信号Ｖinの振幅値に等しくなるＳ／Ｈ回路１１の出力Ｖ１に対して反転バッファ回路１２が挿入されているので、この出力Ｖ１に対しては非反転増幅器として動作する。他方、Ｄ／Ａコンバータ１６の出力Ｖ２に対しては、演算増幅器１３は、反転増幅器として動作する。演算増幅器１３は、これらの出力Ｖ１、Ｖ２のアナログ減算結果を出力する。演算増幅器１３の出力Ｖ３は、上記の出力Ｖ１から出力Ｖ２を差し引いた値に利得Ｇを乗算したものとなる。

利得Ｇは、開閉スイッチ１５のオン、オフに応じて“１”又は“１６”に切り替わる。すなわち、開閉スイッチ１５がオンのときは、負帰還回路の抵抗器が抵抗器Ｒ３と抵抗器Ｒ４の並列回路になるので利得Ｇが“１”、開閉スイッチ１５がオフのときは、負帰還回路の抵抗器が抵抗器Ｒ３のみとなるので利得Ｇは“１６”となる。

ＣＰＵ１７は、Ａ／Ｄコンバータ１４で変換されたデジタル信号を一時的に保持し、この保持したデジタル信号をＤ／Ａコンバータ１６に入力させるほか、開閉スイッチ１５のオン・オフ制御、Ｓ／Ｈ回路１１の動作制御などを行う。
なお、ＣＰＵ１７は専用に設けてもよいが、この信号処理装置１０が組み込まれる電子機器の動作制御用に設けられたＣＰＵがあれば、そのＣＰＵの動作手順を定めるソフトウエア（プログラムおよびデータ）の一部を変更することにより、そのＣＰＵを代用することもできる。

＜信号変換装置の処理手順＞
次に、図１に示した構成の信号変換装置１０による処理手順を図２に従って説明する。
前提として、Ａ／Ｄコンバータ１４およびＤ／Ａコンバータ１６における、デジタル値とそれに対応するアナログ信号との関係は、先に示したアナログ電圧範囲が”−１”〜”１”、８ビット分解能のＡ／Ｄコンバータ１４及びＤ／Ａコンバータ１６の入力及び出力であり、代表的な値は、図７に示される関係であるものとする。
信号変換装置１０は、ＣＰＵ１７が、Ｄ／Ａコンバータ１６の入力側に初期値として０［Ｖ］をセットする。これにより、Ｄ／Ａコンバータ１６からは、０［Ｖ］のアナログ信号が出力される（ステップＳ１）。
ＣＰＵ１７は、また、Ｓ／Ｈ回路１１を制御して、現在の入力信号Ｖinの振幅値をホールドさせる（ステップＳ２）。これにより、Ｓ／Ｈ回路１１からは、振幅値が所定期間一定となるアナログ信号（出力Ｖ１）が出力される。ＣＰＵ１７は、初期段階では、開閉スイッチ１５を閉じて演算増幅器１３の利得Ｇを第１利得である”１”に設定する（ステップＳ３）。そして、Ｓ／Ｈ回路１１の出力Ｖ１を抵抗器Ｒ１、反転バッファ回路１２を介して演算増幅器１３に入力する。この演算増幅器１３で増幅された信号は、Ａ／Ｄコンバータ１４で変換されてデジタルの変換値Ｄ１を生成する（ステップＳ４）。この段階で、ＣＰＵ１７が読みとる変換値Ｄ１は、Ａ／Ｄ変換過程における暫定的な入力相当値、すなわち入力信号Ｖinのホールドされた振幅値に相当するデジタル値である。

なお、以後の説明では、Ａ／Ｄコンバータ１４により複数回行うＡ／Ｄ変換の各々を、そのときの演算増幅器１３等の利得の設定や変換時までの過程に応じて、他の回でのＡ／Ｄ変換と区別するために、便宜上、初回のものは第１のＡ／Ｄ変換、２回目のものは第２のＡ／Ｄ変換、…と表現し、それにより得られる変換値を第１変換値、第２変換値、…のように表現する。また、最終的な値としてＡ／Ｄコンバータ１４から出力される変換値をＡ／Ｄ変換値と表現する。

一般に、Ａ／Ｄコンバータ１４によるアナログ信号からデジタル値ヘの変換は、デジタル信号の値をＤ、アナログ値をＥ、アナログ信号の振幅値が電圧であるときの１ステップ電圧（１［ＬＳＢ］）の値をＭとすると、下記の（１）式の演算により求められる。
但し、具体的な例として、入力電圧範囲”−１”〜”１”［Ｖ］、８ビットのＡ／Ｄコンバータとしての数値を示している。
Ｄ＝ＩＮＴ［（Ｅ＋１）／Ｍ］−１２８ …（１）
但し、「ＩＮＴ」はその数値を超えない最大の整数を返すための関数である。また、このときの「Ｍ」は、電圧幅である２［Ｖ］と上述した分解能「１／２５６」とから、０．００７８１２５［Ｖ］となる数値であるが、以下の説明では、便宜上、「Ｍ」を「２／２５６」として説明する。

ＣＰＵ１７は、Ａ／Ｄコンバータ１４の入力信号Ｖinの振幅値に近似した入力相当値Ｅ１を、第１変換値Ｄ１から算出する（ステップＳ５）。そして、Ｄ／Ａコンバータ１６から、入力相当値Ｅ１に近い値を出力させるためのデータＤ１′を算出する（ステップＳ６）。データＤ１′は、好ましくは、その値が入力相当値Ｅ１に最も近いデータとする。

Ｄ／Ａコンバータ１６における、デジタル値Ｄからアナログ値Ｅヘの変換は、下記の（２）式により求めることができる。
Ｅ＝Ｄ×Ｍ ……（２）
このときの「Ｍ」は、Ｄ／Ａコンバータの１ステップ電圧（１［ＬＳＢ］）であり、上記具体例のＤ／Ａコンバータ１６の場合は、「２／２５６」となる。

ＣＰＵ１７は、上記のようにして求めたデータＤ１′をＤ／Ａコンバータ１６の入力側にセットする（ステップＳ７）。なお、以上は、Ａ／Ｄコンバータ１４の分解能と異なる分解能のＤ／Ａコンバータ１６を使用することもできるので、この場合にも共通する汎用性のある処理として説明しているが、本例では、Ｄ／Ａコンバータ１６も８ビットであるから、Ａ／Ｄコンバータ１４から得られた８ビットの第１Ａ／Ｄ変換値Ｄ１をそのままデータＤ１′として、Ｄ／Ａコンバータ１６の入力側にセットするようにしてもよい。

次いで、ＣＰＵ１７は、開閉スイッチ１５をオフにすることで、演算増幅器１３の利得Ｇを第２利得である“１６”に設定する（ステップＳ８）。その後、演算増幅器１３の出力を再度Ａ／Ｄコンバータ１４に入力することで第２のＡ／Ｄ変換を行い、第２変換値Ｄ２を生成する（ステップＳ９）。この第２変換値Ｄ２は、Ｄ／Ａコンバータ１６の出力Ｖ２とＳ／Ｈ回路１１の出力Ｖ１との差分を１６倍した値である。つまり、分解能「１／２５６」のＡ／Ｄコンバータ１４への入力信号の変化範囲である「２５６／２５６」の「１／１６」に相当する範囲を、分解能「１／２５６」でＡ／Ｄ変換したことに相当し、そのＡ／Ｄコンバータ１４の入力信号の変化範囲を１２ビット相当の「１／４０９６」の分解能でデジタル変換したことと、ほぼ等価となる。

ＣＰＵ１７は、上記のようにして生成した第２変換値Ｄ２から詳細差分を表す値となる新たな入力相当値Ｅ２を算出する（ステップＳ１０）。そして、第１のＡ／Ｄ変換により得られた第１変換値Ｄ１と利得”１６”との乗算により得られる値と、上述の入力相当値Ｅ２とを合算して、最終的な変換値Ｋ１（＝Ｄ１×”１６”＋Ｅ２）を算出し（ステップＳ１１′）、これを信号変換装置１０の最終的な変換値Ｋ１としてＣＰＵ１７から出力する（ステップＳ１２′）。
このように、信号変換装置１０への入力信号を分解能［１／（２５６×１６）］でＡ／Ｄ変換することにより、分解能を高めた変換値Ｋ１を得ることができる。
以後は、ステップＳ１からステップＳ１１′の処理を繰り返すことにより、高分解能の変換値を、入力信号の変化に応じて順次連続的に求めることができる。
なお、上述した、第１変換値Ｄ１と利得”１６”との乗算により得られる値は、分解能を高めた変換値Ｋ１のベースとなる値という意味で、以後の説明では、「ベース値Ｈ」と称する。

参考までに、上記の動作の具体的内容を数値を挙げて説明する。
Ｄ／Ａコンバータ１６の入力側に初期値として０［Ｖ］がセットされ（ステップＳ１）、これにより、演算増幅器１３の入力として、例えば０．３３３［Ｖ］のアナログ電圧が入力信号Ｖinとして入力されたとする。ＣＰＵ１７は、第１のＡ／Ｄ変換を行うために、この入力信号Ｖinをサンプルホールドした後（ステップＳ２）、Ｄ／Ａコンバータ１６の出力信号（０［Ｖ］のアナログ信号）との差分を求める。具体的には、両信号の振幅値を差し引く。そして、その振幅値を利得”１”の演算増幅器１３で増幅し、この増幅信号を８ビットＡ／Ｄコンバータ１４でＡ／Ｄ変換して、第１変換値Ｄ１を得る（ステップＳ３、ステップＳ４）。この第１変換値Ｄ１は、上述した「ＩＮＴ［２５６×（０．３３３＋１）／２］−１２８」の演算により、”４２”として求められる。ＣＰＵ１７は、この”４２”をＤ／Ａコンバータ１６の入力側にセットする（ステップＳ７）。これにより、Ｄ／Ａコンバータ１６からは、０．３２８（＝２×「４２／２５６」）［Ｖ］のアナログ信号が出力される。ここでは、誤差を考慮して、Ｄ／Ａコンバータ１６から、０．３２０［Ｖ］のアナログ信号が出力されるものとする。

このＤ／Ａコンバータ１６から出力されるアナログ信号と、Ｓ／Ｈ回路１１の反転出力信号とを演算増幅器１３に入力して、これを”１６”の利得で増幅する。この演算増幅器１３による増幅信号、すなわち出力Ｖ３は、０．２０８（＝（０．３３３−０．３２０）×１６）［Ｖ］となる。この出力Ｖ３に対して第２のＡ／Ｄ変換を行う（ステップＳ９）。これにより生成される第２変換値Ｄ２は、”２６”（＝ＩＮＴ［２５６×（０．２０８＋１）／２］−１２８）となる。

ベース値Ｈは、”６７２”（＝４２×１６）となり、最終的に算出される変換値Ｋ１は、”６９８”（＝６７２＋２６）となる（ステップＳ１０′、ステップＳ１１′）。
このようにして、入力信号Ｖinに対する１２ビットＡ／Ｄコンバータ相当の高分解能の変換値Ｋ１を得ることができる。

なお、０．３３３［Ｖ］を直接１２ビット分解能のＡ／Ｄコンバータでデジタル変換した場合に得られる理論値は“６８２”であり、上述の例で得られた“６９８”との間に“１６”の値の差が生じることは、予め留意しておく必要がある。但し、この差は、８ビットＡ／ＤコンバータのＬＳＢ誤差による１ビットに過ぎないので、実用上は、問題視されないものである。

以上、８ビットのＡ／Ｄコンバータ１４を用いて１２ビット分解能のＡ／Ｄ変換結果を得る場合の例を示したが、本発明によれば、一般的に、ｎビットのＡ／Ｄコンバータを用いて演算増幅器を増幅度”１”と増幅度Ｇｘに切換可能な回路構成にすることで、入力信号を分解能［１／（２^ｎ×Ｇｘ）］でＡ／Ｄ変換した最終的な変換値を算出することが可能になるものである。
［１／（２^ｎ×Ｇｘ）］未満の分解能の変換結果についても、演算により導くことが可能である。

また、上記の例では、ベース値Ｈを、第１変換値Ｄ１と利得”１６”との乗算値から算出しているが、入力相当値Ｅ１と利得”１６”との乗算値から算出しても実質的に同じ値が得られるものである。

［第２実施例］
信号変換装置１０では、ベース値Ｈを繰り返して用いて次回以降の変換値を算出するように動作することもできる。このときのＡ／Ｄ変換の手順を図３に示す。

図３において、ステップＳ１〜ステップＳ１０の処理過程により、第１変換値Ｄ１と第２変換値Ｄ２とを得るまでの動作は、上述したとおりである。

この例では、続いて、「Ｅ１×１６」（但し、「Ｄ１×１６」であっても良い）を、上述したベース値Ｈとして所定のメモリ記憶しておく（ステップＳ１１）。そして、「Ｈ＋Ｅ２＝Ｋ１」の演算により、今回のＡ／Ｄ変換での入力信号Ｖinに対応する変換値Ｋ１を算出し（ステップＳ１２）、この算出した変換値Ｋ１をＣＰＵ１７から出力する（ステップＳ１３）。入力信号Ｖinが０．３３３［Ｖ］のアナログ電圧であったとすれば、上述した例と同じく、変換値Ｋ１は“６９８”となる。

このようにして最初の高分解能の変換値Ｋ１を得た後、以降のＡ／Ｄ変換では、Ｓ／Ｈ回路１１を制御して、現時点の新たな入力信号を取り込み、出力Ｖ１をホールドする（ステップＳ１４）。そして、演算増幅器１３の利得Ｇを”１６”に設定したまま、高分解能の第３のＡ／Ｄ変換（前述の第２のＡ／Ｄ変換と同等の変換）を行って第３変換値Ｄ３を生成し（ステップＳ１５）、Ａ／Ｄコンバータ１４の入力に相当する入力相当値Ｅ３を第３変換値Ｄ３から算出する（ステップＳ１６）。
その後、メモリに記憶されているベース値Ｈと入力相当値Ｅ３との合算を行って、新たな入力信号に対する最終Ａ／Ｄ変換値Ｋ２を算出し（ステップＳ１７′）、この最終Ａ／Ｄ変換値Ｋ２をＣＰＵ１７から出力する（ステップＳ１８′）。
以後、ステップＳ１４に戻り、新たに入力信号Ｖinに対してステップＳ１５〜ステップＳ１８′の処理を繰り返す。これにより、入力信号Ｖinの変化に対応する最終Ａ／Ｄ変換値Ｋ２を順次得ることができる。

［第３実施例］
入力信号Ｖinの変化範囲が大きく変化した場合は、演算増幅器１３の出力が飽和したり、Ａ／Ｄコンバータ１４への入力が動作範囲を超えたりして、正確な変換値が得られなくなる場合がある。
この場合は、図４に示すように、図３のステップＳ１〜ステップＳ１６の手順に付加して、Ａ／Ｄコンバータ１４のオーバーフローの監視（ステップＳ１７）および順次得られる第３変換値Ｄ３に対応した入力相当値Ｅ３の監視を行い（ステップＳ１８）、常にＡ／Ｄコンバータ１４および演算増幅器１３の動作範囲の中央付近を用いるようにして、変換を続けるように制御する。

すなわち、上述した例と同等のステップＳ１〜ステップＳ１６の処理（図３参照）の後、ＣＰＵ１７は、Ａ／Ｄコンバータ１４においてオーバーフローが生じていないかどうか、つまり上記の動作範囲を逸脱していないかどうかを判定する（ステップＳ１７）。オーバーフローが生じている場合は（ステップＳ１７：ＹＥＳ）は、入力相当値Ｅ３が不正確なものなので、それを破棄してステップＳ１に戻り、第３のＡ／Ｄ変換（ステップＳ１６）までをやり直す（再ＳＴＡＲＴ）。
オーバーフローでなければ（ステップＳ１７：ＮＯ）、ステップＳ１８で入力相当値Ｅ３が一定の信号変換許容範囲を逸脱しているかどうかを、入力相当値Ｅ３の絶対値（｜Ｅ３｜）と予め定めた電圧幅ＤＴ１との比較によって判定する。電圧幅ＤＴ１は、例えば、Ａ／Ｄコンバータ１４の動作範囲がフルスケールで”−１”〜”１”［Ｖ］である信号変換装置１０では、信号変換許容範囲（電圧幅ＤＴ１）として、±０．７５［Ｖ］を設定する。
これはＡＤコンバータなどの処理電圧範囲が正負対称な場合の説明であるが、処理範囲が正電圧のみの場合などは、絶対値をとるのでなく、上限と下限との範囲内に有るか否かの判定により、この第１の信号変換許容範囲であるか否かを判定する。以下の第２の信号変換許容範囲に関してもこれに準ずる。

入力相当値Ｅ３の絶対値が電圧幅ＤＴ１を超えている場合（ステップＳ１８：ＹＥＳ）は、当該入力相当値Ｅ３を破棄してステップＳ１に戻り、ステップＳ１７までの処理をやり直す（再ＳＴＡＲＴ）。
絶対値が電圧幅ＤＴ１以下であれば（ステップＳ１８：ＮＯ）、ベース値Ｈとの合算を行って、新しい入力信号に対する最終Ａ／Ｄ変換値Ｋ２を算出し（ステップＳ１９）、このＡ／Ｄ変換値Ｋ２を出力する（ステップＳ２０′）。その後、ステップＳ１４に戻り、新たに入力信号Ｖinを取り込んで、上記のステップＳ１４以降の手順を繰り返し、それに対応する最終Ａ／Ｄ変換値Ｋ２を得る。

［第４実施例］
ベース値Ｈを第２変換値Ｄ２から演算のみで求め、これを動的に更新することによっても、信号変換装置１０の動作時に、常にＡ／Ｄコンバータ１４および演算増幅器１３の変換許容範囲の中央付近を用いるように制御することができる。
このように制御したときのＡ／Ｄ変換の手順を図５に示す。

この場合のＡ／Ｄ変換においては、図４に示したステップＳ１〜Ｓ１３と同じ手順によって第１Ａ／Ｄ変換値Ｄ１および第２Ａ／Ｄ変換値Ｄ２を生成して、最初の高分解能の変換値Ｋ１を生成する。そして、変換値Ｋ１を生成した後、以降のＡ／Ｄ変換の過程では、Ｓ／Ｈ回路１１を制御して、現時点の入力信号を随時取り込み、出力Ｖ１を保持（ホールド）させる（ステップＳ１４）。また、演算増幅器１３の利得Ｇを”１６”に設定したまま、高分解能の第３のＡ／Ｄ変換を行って第３Ａ／Ｄ変換値Ｄ３を生成する（ステップＳ１５）。その後、入力相当値Ｅ３を第３変換値Ｄ３から算出する（ステップＳ１６）。

次いで、図４の場合と同様、Ａ／Ｄコンバータ１４がオーバーフローしているかを判定し、オーバーフローであれば（ステップＳ１７：ＹＥＳ）、ステップＳ１に戻り、オーバーフローでなければ（ステップＳ１７：ＮＯ）、入力相当値Ｅ３の絶対値（｜Ｅ３｜）と信号変換許容範囲（電圧幅ＤＴ１）とを比較する。
この実施例では、入力相当値Ｅ３の値（第３変換値Ｄ３）に応じて、以下の（ａ）、（ｂ）、（ｃ）のいずれかの異なった処理を行う。

（ａ）の処理
入力相当値Ｅ３の絶対値が電圧幅ＤＴ２以下のときは（ステップＳ２０：ＮＯ）、ステップＳ１９で得られているＡ／Ｄ変換値Ｋ２を最終変換値として出力する（ステップＳ２６）。その後、次回の信号入力およびＡ／Ｄ変換のために、ステップＳ１４の処理に戻る。

（ｂ）の処理
入力相当値Ｅ３の絶対値が電圧幅ＤＴ２以下であって（ステップＳ２０：ＮＯ）、ステップＳ１９で得られているＡ／Ｄ変換値Ｋ２を最終変換値として出力した後（ステップＳ２６）、次回の信号入力およびＡ／Ｄ変換のために、ステップＳ１４の処理に戻り、次の新たな入力信号を保持（ホールド）して、すべての設定をそのまま継続して第３のＡ／Ｄ変換を行い（ステップＳ１５）、ステップＳ１６以降の処理を繰り返す。

（ｃ）の処理
入力相当値Ｅ３が信号変換許容範囲（電圧幅ＤＴ１）内であるが、第２信号変換許容範囲（電圧幅ＤＴ２）を逸脱する場合は（ステップＳ２０：ＹＥＳ）、Ａ／Ｄ変換値Ｋ２の算出に用いたベース値Ｈをデジタル補正データを用いて修正（更新）する。すなわち、入力相当値Ｅ３が”−０．５”〜”０．５”［Ｖ］を超え、”−０．７５”〜”０．７５”［Ｖ］の範囲内であれば、Ａ／Ｄコンバータ１４への入力値を”０”に近づけて収束させるべく、Ｄ／Ａコンバータ１６の入力にセットする値を修正し、次に入力される入力信号に対する変化幅が小さくなるようにする。

そのために、Ｄ／Ａコンバータ１６に、直前のＡ／Ｄ変換値Ｋ２に最も近い値を出力させるためのデータＤ３′をデジタル補正データとしてＣＰＵ１７で算出し（ステップＳ２１）、これをＤ／Ａコンバータ１６の入力にセットする（ステップＳ２２）。
このＤ／Ａコンバータ１６の新しいセット値のもとに行われる次の入力信号に対するＡ／Ｄコンバータ１４による変換値Ｋ２が、その前に変換した値と変わらないようにするために、Ｄ／Ａコンバータ１６のセット値に整合させ、連続性を保つための修正を含めたベース値Ｈを求め、これを新たなセット値として修正しておく。

すなわち、第３のＡ／Ｄ変換と同様の第４のＡ／Ｄ変換を行って第４変換値Ｄ４を生成し（ステップＳ２３）、この第４変換値Ｄ４から入力相当値Ｅ４を算出して（ステップＳ２４）、ステップＳ１９で求めた変換値Ｋ２から入力相当値Ｅ４を差し引くことにより、新たなベース値Ｈを算出する。そして、この新たなベース値Ｈを次のセット値として更新（ステップＳ２５）した後、更新されたベース値Ｈと第３入力相当値Ｅ３とを合算して得られる変換値Ｋ２を最終の変換値として出力する（ステップＳ２６）。その後、ステップＳ１４に戻って処理を続ける。

上記（ａ）〜（ｃ）の処理における入力信号の変化に対する信号変換装置１０の動作の内容を、具体的数値を挙げて説明する。

動作開始時の信号変換装置１０への入力信号が、例えば０．３３３［Ｖ］のアナログ電圧であったとすると、第１のＡ／Ｄ変換では、第１変換値“６９８”が得られる。
前述の（ａ）の場合に相当する例として、最初の入力信号Ｖinである０．３３３［Ｖ］のアナログ電圧（変換値“６９８”）に続いて、それが０．３８０［Ｖ］に変化した場合の例を説明する。
この入力信号ＶinをＳ／Ｈ回路１１でサンプルホールドすると、Ｄ／Ａコンバータ１６のセット値、演算増幅器１３の利得Ｇ（”１６”）は変更されていないので、演算増幅器１３の出力Ｖ３は、０．９６（＝０．３８０−０．３２０）×１６）［Ｖ］となる。これをＡ／Ｄ変換（第３のＡ／Ｄ変換）すると、出力Ｄ３は“１２２”（＝ＩＮＴ［２５６×（０．９６＋１）／２］−１２８）となる。“１２２”の入力相当値は、「２／２５６×１２２＝０．９５３、０．９５３＞０．７５」であるから、この場合には、最初からＡ／Ｄ変換をやり直すことになる。

すなわち、０．３８０［Ｖ］の入力信号Ｖinをサンプルホールドした後、Ｄ／Ａコンバータ１６の出力０［Ｖ］を差し引き、利得”１”に設定された状態の演算増幅器１３の出力を８ビットＡ／Ｄコンバータ１４でＡ／Ｄ変換する。その出力Ｄ１は、“４８”（＝ＩＮＴ［２５６×（０．３８＋１）／２］−１２８）となる。よってＤ／Ａコンバータ１６の入力に、“４８”をセットする。

「２×（４８／２５６）」の演算結果は０．３７５［Ｖ］であるから、Ｄ／Ａコンバータ１６からは、±１ビットの誤差を入れて、０．３６７［Ｖ］〜０．３８３［Ｖ］の範囲の電圧が出力される。ここでは、仮に０．３７５［Ｖ］が出力されるものとする。

Ｓ／Ｈ回路１１の出力とＤ／Ａコンバータ１６の出力を加え（演算増幅器１３による減算）、利得Ｇを”１６”として増幅すると、演算増幅器１３の出力Ｖ３は、０．０８（＝（０．３８−０、３７５）×１６）［Ｖ］となる。これをＡ／Ｄ変換すると、得られる出力Ｄ２は、“１０”（＝ＩＮＴ［２５６×（０．０８＋１）／２］−１２８）となる。

高分解能相当値（ベース値）Ｈは“７６８”（＝４８×１６）であるから、Ａ／Ｄ変換値Ｋ１は、“７７８”（＝７６８＋１０）となる。

前述の（ｂ）の処理に相当する例として、最初の入力信号Ｖinである０．３３３［Ｖ］のアナログ電圧（Ａ／Ｄ変換出力“６９８”）に続いて、入力信号Ｖinが０．３３６［Ｖ］に変化したものとし、これをＡ／Ｄ変換する場合について説明する。
この入力信号ＶinをＳ／Ｈ回路１１でサンプルホールドすると、Ｄ／Ａコンバータ１６のセット値、演算増幅器１３の利得Ｇ（“１６”）は変わらないので、演算増幅器１３の出力Ｖ３は、０．２５６（＝（０、３３６−０．３２０）×１６）［Ｖ］となり、これをＡ／Ｄ変換（第３のＡ／Ｄ変換）すると、出力Ｄ３は、“３２”（＝ＩＮＴ［２５６×（０．２５６＋１）／２］−１２８）となる。“３２”の入力相当電圧は０．２５（＝２／２５６×３２）であり、０．２５≦０．５であるから、以降の処理はそのまま継続する。

すなわち、前回と同じ高分解能相当値（ベース値）Ｈを使ってＡ／Ｄ変換値Ｋ２が算出され、“７０４”（＝６７２＋３２）が得られる。
このように、入力信号の０．００３（＝０．３３６−０．３３３）［Ｖ］の変化に従って変換値が“６”（＝７０４−６９８）だけ変化している。ちなみに、入力信号の変化範囲２［Ｖ］で、１２ビット分解能の場合の変換値での“６”の変化相当のアナログ電圧は０．００２９（＝２×６／４０９６）［Ｖ］であり、入力変化との差０．０００１［Ｖ］は１２ビットＡ／ＤコンバータのＬＳＢ（≒０．０００５）以下である。

次に、前述の（ｃ）の処理に相当する例として、最初の入力信号Ｖinである０．３３３Ｖのアナログ電圧（Ａ／Ｄ変換出力“６９８”）に続いて、入力信号Ｖinが０．３６４［Ｖ］に変化したときのＡ／Ｄ変換の例を説明する。
この入力信号ＶinをＳ／Ｈ回路１１にてサンプルホールドすると、Ｄ／Ａコンバータ１６のセット値、増幅器利得Ｇ（“１６”）は変わらないので、演算増幅器１３の出力Ｖ３は、０．７０４（＝０．３６４−０．３２０）×１６）［Ｖ］となる。これをＡ／Ｄ変換（第３のＡ／Ｄ変換）すると、出力Ｄ３は、“９０”（＝ＩＮＴ［２５６×（０．７０４＋１）／２］−１２８）となる。
これにより算出される現入力０．３６４［Ｖ］に対してのＡ／Ｄ変換値Ｋ２は“７６２”（＝６７２＋９０）となる。“９０”の入力相当電圧は０．７０３（＝「２／２５６」×９０）［Ｖ］であり、０．５＜０．７０３≦０．７５であるから、この場合には、Ｄ／Ａコンバータ１６のセット値を修正する。現入力０．３６４［Ｖ］の高分解能Ａ／Ｄ変換値Ｋ２は“７６２”であり、Ｄ／Ａコンバータ１６のセット値を更新し直してもこの値は保たれて、連続性を維持しなければなければならない。また、修正されるセット値は、“４７”（＝７６２／１６）となる。

「２×「４７／２５６」−１」の演算結果は０．３６７２［Ｖ］であるから、”４７”をセットしたときのＤ／Ａコンバータ１６の出力は、±１ビットの誤差を入れて、０．３７５［Ｖ］〜０３５９［Ｖ］の範囲の電圧が出力される。ここでは、仮に−０．３６７［Ｖ］が出力されるものとする。

Ｓ／Ｈ回路１１の出力とＤ／Ａコンバータ１６の出力を加え、演算増幅器１３の利得Ｇを”１６”として増幅すると、演算増幅器１３の出力Ｖ３は、−０．０４８（＝（０．３６４−０．３６７）×１６）［Ｖ］となる。これをＡ／Ｄ変換すると、得られる出力Ｄ４は、“−７”（＝ＩＮＴ［２５６×（−０．０４８＋１）／２］−１２８）となる。これとＤ／Ａコンバータ１６の出力とを合算したものは、“７６２”に一致していなければならないから、高分解能相当値（ベース値）Ｈは“７６９”（＝７６２−（−７））に更新される。

以上の説明から明らかなように、本発明の信号変換装置１０では、分解能の低い８ビットＡ／Ｄコンバータ１４、８ビットＤ／Ａコンバータ１６、演算増幅器１３、アナログスイッチ１５およびＳ／Ｈ回路１１を使用して、ＣＰＵ１７による制御・演算機能により、入力信号Ｖinに対する１２ビットＡ／Ｄ変換出力を得て、入力信号Ｖinの小さな範囲の変化に対して１２ビット分解能のようなな追随性を持つＡ／Ｄコンバート機能が実現されている。

なお、上記の例では、８ビットのＡ／Ｄコンバータ１４およびＤ／Ａコンバータ１６で１２ビット相当の分解能のＡ／Ｄ変換を可能にしたが、８ビット分解能程度であれば、これらは汎用のコンピュータに内蔵されている付帯機能を使用することも可能であり、原価を低廉に維持して実現することが可能になり、その効果は大きい。

本発明は、これまで説明した実施例に限らず、各種の変形も可能である。
例えば、８ビットデバイスで１２ビットデバイス相当の変換を例として示したが、このビット数に限られることはなく、任意のビット数のデバイスで、これより多い任意なビット数相当の変換をする構成にも容易に変更することができる。また、既述したように、Ａ／ＤコンバータとＤ／Ａコンバータの分解能は異なっていてもよいし、演算により算出できる最大の分解能未満の分解能での変換結果もデータ処理によって導くことができる。

また、各実施例では、演算増幅器１３の利得を２段階に切り換える例を示したが、Ａ／Ｄコンバータ１４の入力範囲を切り換えることによっても、ほぼ同様な動作を実現することができる。これは、一般的にはＡ／Ｄコンバータの内部で増幅度を切り換えることと等価である。

本発明の第１実施例に係る信号変換装置の構成図。 第１実施例による動作手順を示すフローチャート。 第２及び第３実施例による動作手順を示すフローチャート。 第４実施例による動作手順を示すフローチャート。 第５実施例による動作手順を示すフローチャート。 Ａ／Ｄコンバータを使用した電子回路の一例を示すブロック図。 Ａ／Ｄコンバータ及びＤ／Ａコンバータの入力及び出力の関係を示した図表。

符号の説明

１０・・・Ａ／Ｄコンバータ
１１・・・サンプルホールド回路
１２・・・反転バッファ回路
１３・・・演算増幅器
１４・・・Ａ／Ｄコンバータ
１５・・・開閉スイッチ
１６・・・Ｄ／Ａコンバータ
１７・・・ＣＰＵ
Ｒ３、Ｒ４・・・帰還回路用の抵抗器

Claims (9)

1. アナログ信号をデジタル信号に変換するＡ／Ｄコンバータ、デジタル信号をアナログ信号に変換するＤ／Ａコンバータ、利得切換可能な演算増幅器およびこの演算増幅器の利得を制御する制御手段を備え、
   前記演算増幅器は、変換対象となるアナログの入力信号の振幅値と前記Ｄ／Ａコンバータから出力される信号の振幅値との差分値を増幅し、増幅された信号を前記Ａ／Ｄコンバータに入力するように構成されており、
   前記Ａ／Ｄコンバータは、前記増幅された信号をデジタル変換して装置外部に出力可能にするとともに、当該デジタル変換した信号を前記Ｄ／Ａコンバータに入力するように構成されており、
   前記制御手段は、前記Ｄ／Ａコンバータに入力されるデジタル信号の値が初期値のときには前記演算増幅器の利得を第１利得に設定し、前記Ｄ／Ａコンバータから前記アナログの入力信号と略同一の振幅値の信号が前記演算増幅器に入力されたときは当該演算増幅器の利得を前記第１利得の複数倍の第２利得に高めるように構成されている、
   信号変換装置。
2. 前記制御手段は、前記Ａ／Ｄコンバータで変換されたデジタル信号を一時的にメモリに保持するとともに、前記メモリから読み出したデジタル信号を前記Ｄ／Ａコンバータに入力するように構成されている、
   請求項１記載の信号変換装置。
3. 前記制御手段は、前記Ｄ／Ａコンバータに入力すべきデジタル信号の値を前記Ａ／Ｄコンバータに入力される入力信号の変化範囲に応じて修正するように構成されている、
   請求項１又は２記載の信号変換装置。
4. 前記Ａ／Ｄコンバータの分解能がそれぞれ１／２^ｎであり（但し、ｎは正の整数）、前記第２利得が前記第１利得のＮ（Ｎは２以上の自然数）倍に高まるものであり、
   前記第２利得で増幅された信号を前記Ａ／Ｄコンバータでデジタル変換したときの分解能が１／（２^ｎ×Ｎ）である、
   請求項１記載の信号変換装置。
5. アナログの入力信号を第１利得の演算増幅器で増幅し、これにより得られた増幅信号をデジタル変換する第１のＡ／Ｄ変換過程と、この第１のＡ／Ｄ変換過程で得られた第１変換値を基に、それをアナログ変換したときに前記入力信号の振幅値と所定範囲内で近似する振幅値の第１入力相当値が得られる第１デジタル信号を生成する過程と、この第１デジタル信号のアナログ変換により得られた値と前記入力信号の振幅値との差分を前記第１利得のＮ倍（Ｎは２以上の自然数）の第２利得に切り換えた演算増幅器で増幅し、この増幅信号をデジタル変換する第２のＡ／Ｄ変換過程とを含み、前記Ｎにより重み付けされた前記第１変換値又は第１入力相当値と、前記第２のＡ／Ｄ変換過程で得られた第２変換値から導出した詳細差分を表す値とを合算することにより、前記入力信号に対応するデジタルの詳細変換値を生成する、
   信号処理方法。
6. 前記Ｎで重み付けされた前記第１変換値又は第１入力相当値をデジタル変換のベース値として所定のメモリに記憶する過程と、
   前記第１デジタル信号のアナログ変換により得られた値と新たな入力信号の振幅値との差分を前記第２利得の演算増幅器で増幅し、この増幅信号をデジタル変換する第３のＡ／Ｄ変換過程とを含み、
   この第３のＡ／Ｄ変換過程で得られた第３変換値により得られた詳細差分を表す値と前記メモリに記憶されているベース値とを合算することにより、前記新たな入力信号に対応する詳細変換値を生成する、
   請求項５記載の信号処理方法。
7. 前記詳細差分を表す値が所定の第１変換許容範囲を逸脱するかどうかを判定する第１判定過程をさらに含み、この第１判定過程により前記詳細差分を表す値が前記第１変換許容範囲を逸脱すると判定されたときは当該詳細差分を表す値を破棄する、
   請求項６記載の信号処理方法。
8. 前記詳細差分を表す値が前記第１変換許容範囲よりもさらに狭い第２変換許容範囲を逸脱するかどうかを判定する第２判定過程をさらに含み、前記詳細差分を表す値が前記第１判定過程で前記第１変換許容範囲内であるが前記第２判定過程で前記第２変換許容範囲を逸脱すると判定されたときは、新たな入力信号による前記第２判定過程の判定結果が前記第２変換許容範囲内となる方向にデジタル信号からアナログ信号への変換時の設定値と前記ベース値とを修正する、
   請求項７記載の信号処理方法。
9. 直前の詳細変換値に最も近い値のデジタル補正データを算出してこのデジタル補正データをアナログ変換し、これにより得られたアナログ値と新たな入力信号の振幅値との差分を前記第２利得の演算増幅器で増幅し、この増幅信号をデジタル変換する第４のＡ／Ｄ変換過程を含み、この第４のＡ／Ｄ変換過程で得られた第４変換値により得られた詳細差分を表す値を前記直前の詳細変換値から差し引くことにより、前記メモリに記憶されているベース値を修正する、
   請求項８記載の信号処理方法。
   

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