JP3097346B2 - アナログ−デジタル変換器 - Google Patents
アナログ−デジタル変換器Info
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- JP3097346B2 JP3097346B2 JP04247274A JP24727492A JP3097346B2 JP 3097346 B2 JP3097346 B2 JP 3097346B2 JP 04247274 A JP04247274 A JP 04247274A JP 24727492 A JP24727492 A JP 24727492A JP 3097346 B2 JP3097346 B2 JP 3097346B2
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Description
【０００１】
【産業上の利用分野】本発明はアナログ−デジタル変換
器に関し、特に利得誤差の補正が可能なアナログ−デジ
タル変換器に関する。
器に関し、特に利得誤差の補正が可能なアナログ−デジ
タル変換器に関する。
【０００２】
【従来の技術】従来のアナログ−デジタル変換器では、
基準電圧を分圧して入力電圧と比較を行い、その比較結
果をデジタル値として出力している。
基準電圧を分圧して入力電圧と比較を行い、その比較結
果をデジタル値として出力している。
【０００３】
【発明が解決しようとする課題】この従来のアナログ−
デジタル変換器では、基準電圧を分圧して比較用の電圧
を得ているため、変換結果の精度のうちの利得誤差は、
基準電圧の精度に依存していた。基準電圧は、分圧を行
うために抵抗に加えられるが、変換速度や精度などの要
求により、その抵抗値を大きくすることは困難である。
したがって、基準電圧源は、数ｍＡ程度の電流を流せる
ようにする必要がある。しかし、数ｍＡ程度の電流を流
して、かつ出力電圧値の精度を無調整で高くすることは
困難である。
デジタル変換器では、基準電圧を分圧して比較用の電圧
を得ているため、変換結果の精度のうちの利得誤差は、
基準電圧の精度に依存していた。基準電圧は、分圧を行
うために抵抗に加えられるが、変換速度や精度などの要
求により、その抵抗値を大きくすることは困難である。
したがって、基準電圧源は、数ｍＡ程度の電流を流せる
ようにする必要がある。しかし、数ｍＡ程度の電流を流
して、かつ出力電圧値の精度を無調整で高くすることは
困難である。
【０００４】本発明の目的は、基準電圧の変動により発
生する利得誤差を防止したアナログ−デジタル変換器を
提供することにある。
生する利得誤差を防止したアナログ−デジタル変換器を
提供することにある。
【０００５】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るアナログ−デジタル変換器は、マルチ
プレクサと、コンパレータと、逐次制御回路と、係数記
憶部と、加算器と、変換結果レジスタとを有する逐次比
較方式のアナログ−デジタル変換器であって、 前記マル
チプレクサは、補正用入力電圧又はアナログ入力電圧の
うちの１つを選択し、前記コンパレータに出力するもの
であり、 前記コンパレータは、前記マルチプレクサから
の入力と、分圧回路で分圧された基準電圧の分圧電圧と
を比較出力するものであり、 前記逐次制御回路は、前記
コンパレータの出力が入力され、該コンパレータの出力
値に従って前記分圧回路からの出力電庄を制御するもの
であり、 前記係数記憶部は、係数データを記憶するもの
であり、 前記加算器は、前記係数記憶部からの出力と前
記変換結果レジスタからの出力とを加算処理して前記変
換結果レジスタに出力するものであり、 前記変換結果レ
ジスタは、前記コンパレータの出力で制御され、その出
力を前記加算器に出力するものである。
め、本発明に係るアナログ−デジタル変換器は、マルチ
プレクサと、コンパレータと、逐次制御回路と、係数記
憶部と、加算器と、変換結果レジスタとを有する逐次比
較方式のアナログ−デジタル変換器であって、 前記マル
チプレクサは、補正用入力電圧又はアナログ入力電圧の
うちの１つを選択し、前記コンパレータに出力するもの
であり、 前記コンパレータは、前記マルチプレクサから
の入力と、分圧回路で分圧された基準電圧の分圧電圧と
を比較出力するものであり、 前記逐次制御回路は、前記
コンパレータの出力が入力され、該コンパレータの出力
値に従って前記分圧回路からの出力電庄を制御するもの
であり、 前記係数記憶部は、係数データを記憶するもの
であり、 前記加算器は、前記係数記憶部からの出力と前
記変換結果レジスタからの出力とを加算処理して前記変
換結果レジスタに出力するものであり、 前記変換結果レ
ジスタは、前記コンパレータの出力で制御され、その出
力を前記加算器に出力するものである。
【０００６】また、前記係数データは、補正用電圧のデ
ジタル値に基づいて作成したものである。
ジタル値に基づいて作成したものである。
【０００７】
【作用】補正用入力値をデジタル変換し、その結果補正
用の係数を得る。そして、アナログ−デジタル変換され
た値に補正用の係数を乗ずる。このため、基準電圧源の
出力電圧の絶対値の精度が悪い場合にも、補正用電圧入
力のインピーダンスを高くして補正用電圧入力の入力電
圧の精度を向上でき、アナログ−デジタル変換結果の精
度を高くすることができる。
用の係数を得る。そして、アナログ−デジタル変換され
た値に補正用の係数を乗ずる。このため、基準電圧源の
出力電圧の絶対値の精度が悪い場合にも、補正用電圧入
力のインピーダンスを高くして補正用電圧入力の入力電
圧の精度を向上でき、アナログ−デジタル変換結果の精
度を高くすることができる。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は、本発明の一実施例を示すブロック図であ
る。
る。図１は、本発明の一実施例を示すブロック図であ
る。
【０００９】図において、マルチプレクサ１は、アナロ
グ電圧入力Ｖi1，Ｖi2，補正用入力Ｖcnsが接続され、
これらのうちの１つの入力を選択し、アナログ−デジタ
ル変換部２へ出力する。
グ電圧入力Ｖi1，Ｖi2，補正用入力Ｖcnsが接続され、
これらのうちの１つの入力を選択し、アナログ−デジタ
ル変換部２へ出力する。
【００１０】アナログ−デジタル変換部２は、基準電圧
入力Ｖrefが入力され、基準電圧入力Ｖrefを分圧し、マ
ルチプレクサ１からの信号と比較を行い、マルチプレク
サ１からの信号をデジタル値に変換し、乗算器３へ出力
する。
入力Ｖrefが入力され、基準電圧入力Ｖrefを分圧し、マ
ルチプレクサ１からの信号と比較を行い、マルチプレク
サ１からの信号をデジタル値に変換し、乗算器３へ出力
する。
【００１１】係数記憶部４は、他の回路から入力された
係数データを記憶し、乗算器３へ出力する。
係数データを記憶し、乗算器３へ出力する。
【００１２】乗算器３は、係数記憶部４からのデータと
アナログ−デジタル変換部２からのデータを乗じて他の
回路へ出力する。
アナログ−デジタル変換部２からのデータを乗じて他の
回路へ出力する。
【００１３】本実施例では、係数記憶部４に係数データ
として１を設定し、Ｖcns入力をマルチプレクサ１で選
択し、アナログ−デジタル変換を行うと、係数データが
１なので、本アナログ−デジタル変換器の出力（乗算器
３の出力）は、
として１を設定し、Ｖcns入力をマルチプレクサ１で選
択し、アナログ−デジタル変換を行うと、係数データが
１なので、本アナログ−デジタル変換器の出力（乗算器
３の出力）は、
【００１４】
【式１】 （但し、ｎはアナログ−デジタル変換部２の分解能）と
なる。
なる。
【００１５】ここで、Ｖcns入力電圧の絶対値が正確で
あり、その値のデジタル値をＶcns′とすると、補正を
行うための係数は、
あり、その値のデジタル値をＶcns′とすると、補正を
行うための係数は、
【００１６】
【式２】 となり、この値を係数記憶部４に格納する。
【００１７】次にマルチプレクサ１で入力Ｖi1を選択
し、その入力に基づいてアナログ−デジタル変換部２で
アナログ−デジタル変換を行うと、乗算器３からの出力
は、
し、その入力に基づいてアナログ−デジタル変換部２で
アナログ−デジタル変換を行うと、乗算器３からの出力
は、
【００１８】
【式３】 となり、Ｖrefの値とは無関係となる。
【００１９】図２は、本発明を逐次比較方式のアナログ
−デジタル変換器に適用した実施例である。
−デジタル変換器に適用した実施例である。
【００２０】マルチプレクサ１１は、補正用電圧入力Ｖ
cns、又はアナログ入力電圧Ｖi1，Ｖi2のうちの１つを
選択し、これをコンパレータ１２へ出力する。分圧回路
１３は基準電圧Ｖrefを分圧し、これをコンパレータ１
２へ出力する。
cns、又はアナログ入力電圧Ｖi1，Ｖi2のうちの１つを
選択し、これをコンパレータ１２へ出力する。分圧回路
１３は基準電圧Ｖrefを分圧し、これをコンパレータ１
２へ出力する。
【００２１】逐次制御回路１４は、コンパレータ１２の
出力が入力され、コンパレータ１２の出力値に従って分
圧回路１３からの出力電圧を制御する。
出力が入力され、コンパレータ１２の出力値に従って分
圧回路１３からの出力電圧を制御する。
【００２２】係数記憶部１５は、他の回路から入力され
た係数データを記憶する。係数記憶部１５からの出力は
シフタ１６に入力される。シフタ１６の出力は加算器１
７へ入力される。加算器１７の出力は変換結果レジスタ
１８へ出力される。
た係数データを記憶する。係数記憶部１５からの出力は
シフタ１６に入力される。シフタ１６の出力は加算器１
７へ入力される。加算器１７の出力は変換結果レジスタ
１８へ出力される。
【００２３】変換結果レジスタ１８は、コンパレータ１
２の出力で制御され、変換結果レジスタ１８の出力は他
の回路と加算器１７に出力される。
２の出力で制御され、変換結果レジスタ１８の出力は他
の回路と加算器１７に出力される。
【００２４】逐次比較方式の場合、最上位ビットから順
に変換結果が得られる。１ビットの変換結果がコンパレ
ータ１２より出力されると、その結果が“１”の場合、
加算器１７からの出力を変換結果レジスタ１８に格納す
る。また、“０”の場合は、加算器１７からの出力は変
換結果レジスタ１８に格納されない。次のビットが変換
される時にシフタ１６は係数データを１ビット右へシフ
トし、その出力値を１／２にする。
に変換結果が得られる。１ビットの変換結果がコンパレ
ータ１２より出力されると、その結果が“１”の場合、
加算器１７からの出力を変換結果レジスタ１８に格納す
る。また、“０”の場合は、加算器１７からの出力は変
換結果レジスタ１８に格納されない。次のビットが変換
される時にシフタ１６は係数データを１ビット右へシフ
トし、その出力値を１／２にする。
【００２５】このシフタ１６の出力は加算器１７により
変換結果レジスタ１８の値と加算され、次のビットが
“１”であった時に変換結果レジスタ１８に格納される
べき値を出力する。
変換結果レジスタ１８の値と加算され、次のビットが
“１”であった時に変換結果レジスタ１８に格納される
べき値を出力する。
【００２６】本実施例では、逐次比較方式の変換動作を
利用して比較的安価に乗算機能を実現することが可能で
ある。
利用して比較的安価に乗算機能を実現することが可能で
ある。
【００２７】
【発明の効果】以上説明したように本発明は、補正用入
力値をデジタル変換し、その結果得られた補正用の係数
を乗ずることにより、基準電圧源の出力電圧の絶対値の
精度が悪くても、補正用電圧入力の入力インピーダンス
を高くすることができるため、補正用電圧入力への入力
電圧の精度を高くすることができる。このため、アナロ
グ−デジタル変換結果の精度を高くすることができる。
力値をデジタル変換し、その結果得られた補正用の係数
を乗ずることにより、基準電圧源の出力電圧の絶対値の
精度が悪くても、補正用電圧入力の入力インピーダンス
を高くすることができるため、補正用電圧入力への入力
電圧の精度を高くすることができる。このため、アナロ
グ−デジタル変換結果の精度を高くすることができる。
【００２８】また、補正用の係数は人手による調整とは
異なり、自動的に更新が可能であるため、基準電圧源の
出力電圧の変動によるアナログ−デジタル変換結果の変
動を抑えることが可能である。さらに、逐次比較式のＡ
／Ｄ変換器であるため、マイクロコンピュータの演算機
能を使用せずに、逐次比較の動作と連動して補正が行わ
れるため、補正を行うための特別な時間が不要であり、
高速が容易に実現できる。
異なり、自動的に更新が可能であるため、基準電圧源の
出力電圧の変動によるアナログ−デジタル変換結果の変
動を抑えることが可能である。さらに、逐次比較式のＡ
／Ｄ変換器であるため、マイクロコンピュータの演算機
能を使用せずに、逐次比較の動作と連動して補正が行わ
れるため、補正を行うための特別な時間が不要であり、
高速が容易に実現できる。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明を逐次比較方式のアナログ−デジタル変
換器に適用した場合のブロック図である。
換器に適用した場合のブロック図である。
１ マルチプレクサ ２ アナログ−デジタル変換部 ３ 乗算器 ４ 係数記憶部 Ｖref 基準電圧入力 Ｖi1 アナログ電圧入力 Ｖi2 アナログ電圧入力 Ｖcns 補正用電圧入力 １１ マルチプレクサ １２ コンパレータ １３ 分圧回路 １４ 逐次制御回路 １５ 係数記憶部 １６ シフタ １７ 加算器 １８ 変換結果レジスタ
Claims (1)
- 【請求項１】 マルチプレクサと、コンパレータと、逐
次制御回路と、係数記憶部と、加算器と、変換結果レジ
スタとを有する逐次比較方式のアナログ−デジタル変換
器であって、 前記マルチプレクサは、補正用入力電圧又はアナログ入
力電圧のうちの１つを選択し、前記コンパレータに出力
するものであり、 前記コンパレータは、前記マルチプレクサからの入力
と、分圧回路で分圧された基準電圧の分圧電圧とを比較
出力するものであり、 前記逐次制御回路は、前記コンパレータの出力が入力さ
れ、該コンパレータの出力値に従って前記分圧回路から
の出力電庄を制御するものであり、 前記係数記憶部は、係数データを記憶するものであり、 前記加算器は、前記係数記憶部からの出力と前記変換結
果レジスタからの出力とを加算処理して前記変換結果レ
ジスタに出力するものであり、 前記変換結果レジスタは、前記コンパレータの出力で制
御され、その出力を前記加算器に出力するものである こ
とを特徴とするアナログ−デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04247274A JP3097346B2 (ja) | 1992-08-24 | 1992-08-24 | アナログ−デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04247274A JP3097346B2 (ja) | 1992-08-24 | 1992-08-24 | アナログ−デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677826A JPH0677826A (ja) | 1994-03-18 |
| JP3097346B2 true JP3097346B2 (ja) | 2000-10-10 |
Family
ID=17161032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04247274A Expired - Fee Related JP3097346B2 (ja) | 1992-08-24 | 1992-08-24 | アナログ−デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3097346B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200478561Y1 (ko) | 2014-04-08 | 2015-10-20 | 박진희 | 유리창 부착식 일사량 측정장치 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012044533A (ja) * | 2010-08-20 | 2012-03-01 | Denso Corp | Ａ／ｄ変換装置 |
| CN110531296B (zh) * | 2019-08-09 | 2022-05-10 | 格威半导体(厦门)有限公司 | 电池管理系统的增益校准方法 |
-
1992
- 1992-08-24 JP JP04247274A patent/JP3097346B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200478561Y1 (ko) | 2014-04-08 | 2015-10-20 | 박진희 | 유리창 부착식 일사량 측정장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0677826A (ja) | 1994-03-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |