JP2005295460A - フィルタ回路 - Google Patents

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Abstract

【課題】総回路規模が著しく増大せず、簡便な方法で、フィルタ特性周波数を１００倍以上にわたり、しかも信号帯域幅の１％程度の微小な分解能によって可変でき、さらには周波数可変ステップがフィルタ特性周波数に比例するフィルタ回路を提供する。
【解決手段】Ｒ−２Ｒ抵抗回路網１２では、各分岐電流がそれぞれ次段の積分器容量１４に流れる経路と低インピーダンスアナログ中点（グラウンド電位）Ｖｓｓに流れる経路があり、各分岐電流ごとにディジタルコントロールビットデータＢｎ〜Ｂ0 によって経路選択が可能となっている。これにより、積分器を構成要素とするフィルタの特性周波数が、（１／２n+1 ）（Ｇｍ１）／Ｃｆから（（２n+1 −１）／２n+1 ））（Ｇｍ１）／Ｃｆまで（１／２n+1 ）（Ｇｍ１）／Ｃｆきざみで可変でき、その結果、設定ビット幅を高々７（ｎ＝６）とすることで、容易に１００倍以上の特性周波数可変幅を実現できる。
【選択図】 図１

Description

本発明は、たとえば連続時間アナログ集積化フィルタ回路等のフィルタ回路、特に積分器をその構成要素とするGm-C(Transconductance-C)フィルタ回路に関し、カットオフ周波数、極（pole）、ゼロ（zero）といったフィルタ特性周波数を１００倍以上にわたって、しかも信号帯域幅の１％程度の微小な分解能によって可変できる方式の実現法に関するものである。
従来より、主に能動素子を用いたアナログ集積化フィルタとして、スイッチドキャパシタフィルタ（SCF:Switched-Capacitor Filter)に代表される離散時間フィルタと、トランスコンダクタンス−容量（Gm-C:Transconductance-C)フィルタに代表される連続時間フィルタが広く応用されている。
離散時間アナログフィルタは、クロックによるサンプリング動作がその基本であり、その特性周波数がバラツキ、変動の極めて小さい基準クロック周波数と、さらに、マッチングが良好なキャパシタンス素子値同士の比で決まるため、結果として精度の高いフィルタ特性周波数が容易に得られるという利点がある。
その一方で、サンプリング動作に起因するエイリアシングを防止するための前置フィルタが不可欠なことや、クロックサイクル内での回路セトリングを達成するために広帯域の演算増幅器が必要で、結果として特に高周波フィルタでは消費電力が増大する傾向にあるといった欠点がある。
これに対して、連続時間フィルタはGm-Cフィルタのようにオープンループ動作を基本とし、演算増幅器を使わない構成が可能で高速化に適しており、エイリアシングの問題も当然無い。
このため、特に高速フィルタへの用途にはGm-CフィルタやMOSFET-Cフィルタ等、あるいはそれらから派生した一連の連続時間フィルタが適しているといえる。
たとえばＣＤ(Compact Disk)やＤＶＤ(Digital Versatile Disk)といった光ディスクからの信号再生系では再生信号をディジタル信号に変換する前処理として等化フィルタが用いられ、上記連続時間フィルタが使われる。
このフィルタの主目的は、光−電気変換経路で歪められたピットパターンの情報をフィルタの周波数−ゲイン特性によって補正し、ディスク上に書き込まれているピットパターン列を低エラーレートで再生することである。
光ディスクからの再生信号はディスクに形成されたピットなどの物理的長さに応じてある信号周波数帯域幅を有する。一方、再生時のディスクの回転数あるいは線速度に応じて再生周波数自体は変化する。たとえば、ディスク回転数を２倍にして再生すれば、同じディスクトラックでの再生信号は２倍の周波数となる。
ＣＤやＤＶＤなどの光ディスクではストレージメディア間のデータコピーやバッファ再生時の転送時間短縮のため、基準となる再生周波数（言い換えれば、ディスク回転数）の数１０倍で再生する用途が一般的にあり、その際は、上記等化フィルタの特性周波数もディスク回転数に比例させる必要がある。
具体的には、ＣＤの基準再生時（ＣＤ１倍速）の等化フィルタのカットオフ周波数は約０．７ＭＨｚであり、ＤＶＤの基準再生時（ＤＶＤ１倍速）は約４ＭＨｚ、ＤＶＤ１６倍速では約７０ＭＨｚとなる。
したがって、ＣＤ１倍速からＤＶＤ１６倍速まで再生可能な信号処理系を共通の等化フィルタで実現しようとすると、フィルタのカットオフ周波数は１００倍の可変幅を持つ必要がある。
しかしなが、らこれらの連続時間フィルタは、そのカットオフ周波数、極（pole）、ゼロ（zero）といった特性周波数を決める基本パラメータが、たとえばｇm ／Ｃであり（ここに、ｇm はトランスコンダクタンス、Ｃは積分器容量を示す）、ｇm の値は、その回路要素であるトランジスタ自体のトランスコンダクタンスの特性を引き継いで決まり、たとえばＭＯＳトランジスタの場合、トランジスタ自体のトランスコンダクタンスｇm MOS は、次式で表される。
（数１）
ｇm MOS ＝２Ｋ（ＶGS−ＶTH）
つまり、積分器のｇm が１００倍可変すると言うことは、その回路要素であるトランジスタ自体のトランスコンダクタンスｇm MOS が１００倍可変するということに他ならない。ここにＫは定数、ＶGSはゲート−ソース間バイアス電位、ＶTHは製造時に決まるしきい値電圧である。
Ｋは通常、Ｋ＝（１／２）μＣOX（Ｗ／Ｌ）と表現されることから分かるとおり、トランジスタの物理サイズ、チャネル幅Ｗとチャネル長Ｌから決まり、キャリア移動度μやゲート酸化膜容量Ｃoxは素子固有の値として回路設計では不可変のパラメータである。
実際は、チャネル長Ｌに対してはトランジスタ特性がリニアに変化しないことなどからＬによるｇm 可変コントロールは制御性が悪く、チャネル長Ｌを固定に、チャネル幅Ｗを可変してｇm MOS を可変させようとするが、Ｗについても製造上の下限値から下限値の数倍辺りの領域ではトランジスタ特性がリニアに追従せず、自ずとトランスコンダクタンスとして使用可能な下限サイズが決まってしまう。
製造後回路動作時に物理サイズＷを変化させることはできないので、実際はある基準サイズの回路を作り、図８に示すように、これを並列に動作させることで、整数比のｇm を得ることになる。
しかしたとえば、上記のように１００倍のｇm 可変幅を持たせようとすると、並列に設置する基準サイズの回路数が甚大となり、また特に、並列化による寄生容量の増大が積分器容量値自体のコントロールを難しくしてしまう。
一方、ＶGSの可変幅は高々２倍から５倍程度である。ＶGSの下限はひずみ特性（或いは入力ダイナミックレンジ）で決まり、上限は電源電圧と回路構成から許されるバイアス設定によって決まる。また、ＶGSに対するｇm 特性も実際にはリニアではない。
通常、図９に示すように、トランスコンダクタＧｍのバイアス電流をデジタルアナログコンバータ（ＤＡＣ）で可変するなどの方法が採られている。
積分器容量Ｃについては上記Ｗと同様に、製造後回路動作時に変化させることはできないので、予め並列に用意した基準容量の接続組み合わせを適宜スイッチ切り替えるなりして基本パラメータであるｇm ／Ｃを変えることになる。
この場合も、容量値可変幅はすなわち素子サイズ可変幅を意味し、寄生容量の増大、全体素子サイズの増大をもたらす。
さらには、上記Ｋ、ＶGS、Ｃを同時に変化させる手法もあり得るが、寄生容量の変化も含めたｇm 値に対する非線形性のため、ｇm 値、ひいてはカットオフ周波数、極（pole）、ゼロ（zero）といった特性周波数をリニアに変化させることはきわめて困難となる。
結果として、温度変化、電源電圧変動、素子ばらつきを含んで、フィルタ特性周波数を所望の値に設定すると言う所期の目的を達成することが難しくなる。
また、前出の通り、光ディスクからの再生信号はディスクに形成されたピットなどの物理的長さに応じてある信号周波数帯域幅を有する。たとえば、再生メディア（たとえばＣＤかＤＶＤか）が決まり、再生時のディスク回転数が決まったとすると、再生信号周波数は約４〜５倍の帯域幅を持つ。
一例としてＤＶＤ１６倍速では、再生信号は約１６ＭＨｚ〜７０ＭＨｚの信号帯域幅を持つ。等化フィルタによる波形整形の効果は、フィルタのカットオフ周波数の設定によって変わり、帯域幅の１％程度のきざみでの周波数設定が必要とされる。
この周波数設定のきざみは、上記ＤＶＤ１６倍速の例では約０．５ＭＨｚ、一方、ＣＤ１倍速では約５ｋＨｚとなる。
このため、常に考えうる最小の周波数きざみ幅（ここでは約５ｋＨｚ）で最大の再生信号周波数（ここでは７０ＭＨｚ）まで可変とすることは、困難であるばかりか、望ましくなく、周波数きざみ幅が受信信号帯域に比例する方式、すなわち、対数リニアな設定ができることが望ましい。
以上より、従来、ＣＤ、ＤＶＤなどの光ディスク再生系のような１００倍以上の特性周波数可変幅を要するアプリケーションについては、等化フィルタを複数系統用意し、切り換えるなど、回路規模の増大、信号処理の煩雑化を招いていた。
以上の経緯から、連続時間アナログ集積化フィルタ、特にトランスコンダクタＧｍとキャパシタＣによる積分器をその構成要素とするフィルタに関し、総回路規模が著しく増大せず、簡便な方法で、カットオフ周波数、極（pole）、ゼロ（zero）といったフィルタ特性周波数を１００倍以上にわたり、しかも信号帯域幅の１％程度の微小な分解能によって可変できる機構、さらには周波数可変ステップがフィルタ特性周波数に比例する、すなわち、周波数可変ステップがフィルタ特性周波数に対し対数リニアとなる機構が要望されていた。
本発明の目的は、総回路規模が著しく増大せず、簡便な方法で、フィルタ特性周波数を１００倍以上にわたり、しかも信号帯域幅の１％程度の微小な分解能によって可変でき、さらには周波数可変ステップがフィルタ特性周波数に比例するフィルタ回路を提供することにある。
上記目的を達成するため、本発明の第１の観点は、入力電圧に比例した電流を出力するトランスコンダクタンスと、（ｎ＋１）ビットの幅の特性周波数設定ビットデータに応じて、上記トランスコンダクタンスの出力電流の特性周波数を（ｎ＋１）のビット幅の精度で可変とする抵抗回路網と、上記抵抗回路網の電流出力ラインに入力端子が接続されたオペレーショナルトランスコンダクタンスアンプと、上記オペレーショナルトランスコンダクタンスアンプの入力端子と出力端子との間に接続された積分器容量と、を有し、上記抵抗回路網は、上記トランスコンダクタンスの出力電流を伝搬させる電流伝搬ラインに形成された（ｎ＋１）個の分岐ノードと、上記各分岐ノード間にそれぞれ接続されたｎ個の第１の抵抗素子と、対応する上記分岐ノードに一端がそれぞれ接続された（ｎ＋１）の第２の抵抗素子と、最終段の上記分岐ノードと低インピーダンスアナログ中点電位との間に接続された第３の抵抗素子と、上記（ｎ＋１）ビットの幅の特性周波数設定ビットデータの対応するビットデータにより、対応する上記第２の抵抗素子の他端を上記電流出力ラインまたは低インピーダンスアナログ中点電位に接続する（ｎ＋１）個のスイッチ回路と、を含み、上記第２および第３の抵抗素子の抵抗値は、上記第１の抵抗素子の抵抗値の複数倍に設定されている。
好適には、上記トランスコンダクタンス、抵抗回路網、オペレーショナルトランスコンダクタンスアンプ、および積分器容量のすべてが差動構成を有し、上記トランスコンダクタンスの出力から上記抵抗回路網、および上記オペレーショナルトランスコンダクタンスアンプの入力の同相電位が、上記トランスコンダクタンスの出力部に設けられたコモンモードフィードバック回路により設定される。
本発明の第２の観点は、入力電圧に比例した電流を出力するトランスコンダクタンスと、（ｎ＋１）ビットの幅の特性周波数設定ビットデータに応じて、上記トランスコンダクタンスの出力電流の特性周波数を（ｎ＋１）のビット幅の精度で可変とする抵抗回路網と、上記抵抗回路網の電流出力ラインに入力端子が接続されたカレントフォロワと、上記カレントフォロワの出力端子に接続された積分器容量と、を有し、上記抵抗回路網は、上記トランスコンダクタンスの出力電流を伝搬させる電流伝搬ラインに形成された（ｎ＋１）個の分岐ノードと、上記各分岐ノード間にそれぞれ接続されたｎ個の第１の抵抗素子と、対応する上記分岐ノードに一端がそれぞれ接続された（ｎ＋１）個の第２の抵抗素子と、最終段の上記分岐ノードと低インピーダンスアナログ中点電位との間に接続された第３の抵抗素子と、上記（ｎ＋１）ビットの幅の特性周波数設定ビットデータの対応するビットデータにより、対応する上記第２の抵抗素子の他端を上記電流出力ラインまたは低インピーダンスアナログ中点電位に接続する（ｎ＋１）個のスイッチ回路と、を含み、上記第２および第３の抵抗素子の抵抗値は、上記第１の抵抗素子の抵抗値の複数倍に設定されている。
好適には、上記トランスコンダクタンス、抵抗回路網、カレントフォロワ、および積分器容量のすべてが差動構成を有し、上記トランスコンダクタンスの出力から上記抵抗回路網、および上記カレントフォロワの入力の同相電位が、上記カレントフォロワの入力端子の同相電位によって設定される。
本発明の第３の観点は、入力電圧に比例した電流を出力するトランスコンダクタンスと、（ｎ＋１）ビットの幅の特性周波数設定ビットデータに応じて、上記トランスコンダクタンスの出力電流の特性周波数を（ｎ＋１）のビット幅の精度で可変とする抵抗回路網と、上記抵抗回路網の電流出力ラインに入力端子が接続されたカレントフォロワと、上記カレントフォロワの出力端子に入力端子が接続されたオペレーショナルトランスコンダクタンスアンプと、上記オペレーショナルトランスコンダクタンスアンプの入力端子と出力端子との間に接続された積分器容量と、を有し、上記抵抗回路網は、上記トランスコンダクタンスの出力電流を伝搬させる電流伝搬ラインに形成された（ｎ＋１）個の分岐ノードと、上記各分岐ノード間にそれぞれ接続されたｎ個の第１の抵抗素子と、対応する上記分岐ノードに一端がそれぞれ接続された（ｎ＋１）個の第２の抵抗素子と、最終段の上記分岐ノードと低インピーダンスアナログ中点電位との間に接続された第３の抵抗素子と、上記（ｎ＋１）ビットの幅の特性周波数設定ビットデータの対応するビットデータにより、対応する上記第２の抵抗素子の他端を上記電流出力ラインまたは低インピーダンスアナログ中点電位に接続する（ｎ＋１）個のスイッチ回路と、を含み、上記第２および第３の抵抗素子の抵抗値は、上記第１の抵抗素子の抵抗値の複数倍に設定されている。
好適には、上記トランスコンダクタンス、抵抗回路網、カレントフォロワ、オペレーショナルトランスコンダクタンスアンプ、および積分器容量のすべてが差動構成を有し、上記トランスコンダクタンスの出力から上記抵抗回路網、および上記カレントフォロワの入力の同相電位が、上記カレントフォロワの入力端子の同相電位によって設定される。
また、好適には、上記抵抗回路網のスイッチ回路は、電界効果トランジスタによるアナログスイッチを含む。
好適には、上記抵抗回路網のスイッチ回路、並びに第１、第２、および第３の抵抗素子は、電界効果トランジスタによるアナログスイッチおよび当該電界効果トランジスタのオン抵抗によって形成されている。
好適には、上記低インピーダンスアナログ中点電位は、分岐後の正相ノードと逆相ノードとをそれぞれ短絡することで、差動信号における低インピーダンス接続によって形成される。
本発明によれば、たとえば第Ｎ（Ｎ＝ｎ）の分岐ノードに接続され抵抗値２Ｒの第２の抵抗素子および抵抗値Ｒの第１の抵抗素子に分流され、第２の抵抗素子に流れる電流は、第ＮのコントロールビットデータＢｎにより独立に切り替えられるスイッチ回路を介して、低インピーダンスアナログ中点電位または電流出力ラインを通してオペレーショナルトランスコンダクタンスアンプの入力端子に選択的に伝搬される。
一方、抵抗値Ｒの第１の抵抗素子に流れる電流は、さらに次段の第（Ｎ−１）の分岐ノードに接続された抵抗値２Ｒの第２の抵抗素子および抵抗値Ｒの第１の抵抗素子に分流され、第２の抵抗素子に流れる電流は、第（Ｎ−１）のコントロールビットデータＢn-1 により独立に切り替えられるスイッチ回路を介して、低インピーダンスアナログ中点電位または電流出力ラインを通してオペレーショナルトランスコンダクタンスアンプの入力端子に選択的に伝搬される。
一方、抵抗値Ｒの第１の抵抗素子に流れる電流は、さらに次段の第（Ｎ−２）の分岐ノードに接続された抵抗値２Ｒの第２の抵抗素子および抵抗値Ｒの第１の抵抗素子に分流され、第２の抵抗素子に流れる電流は、第（Ｎ−２）のコントロールビットデータＢn-2 により独立に切り替えられるスイッチ回路を介して、低インピーダンスアナログ中点電位または電流出力ラインを通してオペレーショナルトランスコンダクタンスアンプの入力端子に選択的に伝搬される。
これを順次順次繰り返し、最終段の分岐ノードに接続された抵抗値２Ｒの第２の抵抗素子および抵抗値２Ｒの第３の抵抗素子に分流され、第２の抵抗素子に流れる電流は、コントロールビットデータＢ0 により独立に切り替えられるスイッチ回路を介して、低インピーダンスアナログ中点電位または電流出力ラインを通してオペレーショナルトランスコンダクタンスアンプの入力端子に選択的に伝搬される。
一方、第３の抵抗素子に流れる電流は、そのまま低インピーダンスアナログ中点電位へと伝搬される。
積分器容量はオペレーショナルトランスコンダクタンスアンプの入出力端子間に接続され、コントロールビットデータＢｎ〜Ｂ0 による接続切り替えを適宜行うことで、トランスコンダクタンスから積分器容量へと流れ込む信号電流、結果として特性周波数をＮ＋１ビットの幅と精度で可変とする。
本発明によれば、総回路規模が著しく増大せず、簡便な方法で、カットオフ周波数、極（pole）、ゼロ（zero）といったフィルタ特性周波数を１００倍以上にわたり、しかも信号帯域幅の１％程度の微小な分解能によって可変でき、さらには周波数可変ステップがフィルタ特性周波数に比例する、すなわち、周波数可変ステップがフィルタ特性周波数に対し対数リニアとなる機構も容易に実現できる。
以下に、本発明の実施形態を図面に関連付けて説明する。
＜第１実施形態＞
図１は、本発明に係るフィルタ回路の第１の実施形態を示す回路図である。
本フィルタ回路１０は、図１に示すように、入力電圧Ｖｉに比例した電流ｉX を出力するトランスコンダクタンス（Ｇｍ１）１１と、（ｎ＋１）ビットの幅の特性周波数設定ビットデータに応じて、上記トランスコンダクタンスの出力電流の特性周波数を（ｎ＋１）のビット幅の精度で可変とするＲ−２Ｒ抵抗回路網１２と、Ｒ−２Ｒ抵抗回路網１２の電流出力ラインに入力端子が接続されたオペレーショナルトランスコンダクタンスアンプ（0perational Transconductance Amplifier、以下ＯＴＡという）１３と、ＯＴＡ１３の入力端子（−）と出力端子との間に接続された積分器容量（Ｃｆ）１４を有している。
ただし、ｎは１以上の整数である。
Ｒ−２Ｒ抵抗回路網１２は、図１に示すように、トランスコンダクタンス１１の出力電流ｉX を伝搬させる電流伝搬ライン１２１に形成された（ｎ＋１）個の分岐ノード１２２−ｎ〜１２２−０と、各分岐ノード１２２−ｎ〜１２２−０間にそれぞれ接続されたｎ個の第１の抵抗素子１２３−ｎ〜１２３−１と、対応する分岐ノード１２２−ｎ〜１２２−１に一端がそれぞれ接続された（ｎ＋１）個の第２の抵抗素子１２４−ｎ〜１２４−０と、最終段の分岐ノード１２２−０と低インピーダンスアナログ中点電位（グランド電位Ｖｓｓ）との間に接続された第３の抵抗素子１２５と、（ｎ＋１）ビットの幅の特性周波数設定ビットデータＢｎ〜Ｂ0 の対応するビットデータにより、対応する第２の抵抗素子の他端１２４−ｎ〜１２４−０を電流出力ライン１２７または低インピーダンスアナログ中点電位Ｖｓｓに接続する（ｎ＋１）個のスイッチ回路１２６−ｎ〜１２６−０と、を含む。
そして、第１の抵抗素子１２３−ｎ〜１２３−１の抵抗値はＲに設定され、第２の抵抗素子１２４−ｎ〜１２４−０および第３の抵抗素子１２４の抵抗値は、第１の抵抗素子１２３−ｎ〜１２３−１の抵抗値Ｒの複数倍である２倍の２Ｒに設定されている。
さらに具体的には、分岐ノード１２２−ｎと１２２−n-1 との間に第１の抵抗素子Ｒ１２３−ｎが接続され、分岐ノード１２２−n-1 と１２２−n-２との間に第１の抵抗素子Ｒ１２３−n-1 が接続され、同様にして、分岐ノード１２２−２と１２２−１との間に第１の抵抗素子Ｒ１２３−２が接続され、分岐ノード１２２−１と１２２−０との間に第１の抵抗素子Ｒ１２３−１が接続されている。
第２の抵抗素子１２４−ｎの一端が分岐ノード１２２−ｎに接続され、他端がスイッチ回路１２６−ｎの固定接点ａに接続されている。第２の抵抗素子１２４−n-1 の一端が分岐ノード１２２−n-1 に接続され、他端がスイッチ回路１２６−n-1 の固定接点ａに接続されている。同様にして、第２の抵抗素子１２４−２の一端が分岐ノード１２２−２に接続され、他端がスイッチ回路１２６−２の固定接点ａに接続されている。第２の抵抗素子１２４−１の一端が分岐ノード１２２−１に接続され、他端がスイッチ回路１２６−１の固定接点ａに接続されている。第２の抵抗素子１２４−０の一端が分岐ノード１２２−０に接続され、他端がスイッチ回路１２６−０の固定接点ａに接続されている。
そして、各スイッチ回路１２６−ｎ〜１２６−０の各作動接点ｂが電流出力ライン１２７に接続され、各作動接点ｃが低インピーダンスアナログ中点電位（グランド電位）Ｖｓｓに接続されている。
このように構成において、トランスコンダクタンス１１の出力電流は、第Ｎ（Ｎ＝ｎ）の分岐ノード１２２−ｎに接続され抵抗値２Ｒの第２の抵抗素子１２４−ｎおよび抵抗値Ｒの第１の抵抗素子１２３−ｎに分流され、第２の抵抗素子１２４−ｎに流れる電流は、第ＮのコントロールビットデータＢｎにより独立に切り替えられるスイッチ回路１２６−ｎを介して、低インピーダンスアナログ中点電位または電流出力ライン１２７を通してＯＴＡ１３の入力端子（−）に選択的に伝搬される。
一方、抵抗値Ｒの第１の抵抗素子１２３−ｎに流れる電流は、さらに次段の第（Ｎ−１）の分岐ノード１２２−n-1 に接続された抵抗値２Ｒの第２の抵抗素子１２４−n-1 および抵抗値Ｒの第１の抵抗素子１２３−n-1 に分流され、第２の抵抗素子１２４−n-1 に流れる電流は、第（Ｎ−１）のコントロールビットデータＢn-1 により独立に切り替えられるスイッチ回路１２６−n-1 を介して、低インピーダンスアナログ中点電位または電流出力ライン１２７を通してＯＴＡ１３の入力端子（−）に選択的に伝搬される。
一方、抵抗値Ｒの第１の抵抗素子１２３−n-1 に流れる電流は、さらに次段の第（Ｎ−２）の分岐ノード１２２−n-2 に接続された抵抗値２Ｒの第２の抵抗素子１２４−n-2 および抵抗値Ｒの第１の抵抗素子１２３−n-2 に分流され、第２の抵抗素子１２４−n-2 に流れる電流は、第（Ｎ−２）のコントロールビットデータＢn-2 により独立に切り替えられるスイッチ回路１２６−n-2 を介して、低インピーダンスアナログ中点電位または電流出力ライン１２７を通してＯＴＡ１３の入力端子（−）に選択的に伝搬される。
これを順次繰り返し、第０の分岐ノード１２２−n-2 に接続された抵抗値２Ｒの第２の抵抗素子１２４−０および抵抗値２Ｒの第３の抵抗素子１２５に分流され、第２の抵抗素子１２４−０に流れる電流は、第０のコントロールビットデータＢ0 により独立に切り替えられるスイッチ回路１２６−０を介して、低インピーダンスアナログ中点電位または電流出力ライン１２７を通してＯＴＡ１３の入力端子（−）に選択的に伝搬される。
一方、第３の抵抗素子１２５に流れる電流は、そのまま低インピーダンスアナログ中点電位へと伝搬される。
積分器容量１４はＯＴＡ１３の入出力端子間に接続され、第０から第ＮまでのコントロールビットデータＢｎ〜Ｂ0 による接続切り替えを適宜行うことで、トランスコンダクタンス（Gm）１１から積分器容量１４へと流れ込む信号電流、結果として特性周波数をＮ＋１ビットの幅と精度で可変とする。
このように、Ｒ−２Ｒ抵抗回路網１２では、各分岐電流がそれぞれ次段の積分器容量１４に流れる経路と低インピーダンスアナログ中点電位（グラウンド電位）Ｖｓｓに流れる経路があり、各分岐電流ごとにディジタルコントロールビットデータＢｎ〜Ｂ0 によって経路選択が可能となっている。
ここに設定ビット幅（ｎ＋１）は任意であるが、一例として、図において設定ビット幅を５（ｎ＝４）とすると、Ｂ４＝Ｂ２＝Ｂ０＝０、Ｂ３＝Ｂ１＝１であり、積分器容量１４に流れ込む電流ｉy ＝（１０／３２）ｉx となる。
つまりこの場合、ディジタルコントロールビットデータＢｎ〜Ｂ0 の設定により、（１／３２）ｉx から（３１／３２）ｉx まで（１／３２）ｉx きざみで設定できることになる。
これはこの積分器のユニティゲイン周波数、ひいてはこの積分器を構成要素とするフィルタの特性周波数が、（１／３２）（Ｇｍ１）／Ｃｆから（３１／３２）（Ｇｍ１）／Ｃｆまで（１／３２）（Ｇｍ１）／Ｃｆきざみで可変できることを示している。
一般化すると、積分器のユニティゲイン周波数は次式で表される。
Figure 2005295460
これは、（１／２n+1 ）（Ｇｍ１）／Ｃｆから（（２n+1 −１）／２n+1 ））（Ｇｍ１）／Ｃｆまで（１／２n+1 ）（Ｇｍ１）／Ｃｆきざみで可変できることを示している。
したがって、設定ビット幅を高々７（ｎ＝６）とすることで、容易に１００倍以上の特性周波数可変幅を実現することができる。
すなわち、上記積分器を要素にフィルタを構成（Gm-R2R-OTA-Cフィルタ）することで、総回路規模が著しく増大せず、簡便な方法で、カットオフ周波数、極（pole）、ゼロ（zero）といったフィルタ特性周波数を１００倍以上にわたり、しかも信号帯域幅の１％程度の微小な分解能によって可変できるフィルタが実現できる。
また、ここでは簡単のためシングルエンド構成で示したが、たとえば図２に示すように、等価な差動回路で構成するのが実用的である。
この場合はトランスコンダクタンス（Ｇｍ１）１１にコモンモードフィードバック回路を設け、トランスコンダクタンス１１の出力同相電位、ひいてはＲ−２Ｒ抵抗回路網１２およびＯＴＡ１３の入力同相電位を所望の電位に設定する。
また、差動構成の場合は、Ｒ−２Ｒ抵抗回路網１２の分流経路の一方である、低インピーダンスアナログ中点（グラウンド電位）は正相側分流経路と逆相側分流経路を短絡すれば良く、明示して低インピーダンスＤＣノードに接続する必要はない。
また、ここでは最も実用的な例として、後述の通りＲ−２Ｒを構成する抵抗を絶縁ゲート型電界効果トランジスタであるＭＯＳスイッチのオン抵抗で実現されている。
図２において、符号ＭＲで示すものがオン抵抗ＲのＭＯＳスイッチを示している。ＭＯＳスイッチは、ｎチャネルのＭＯＳトランジスタにより構成される。
差動構成の場合、電流伝搬ラインとして１２１−１，１２１−２を有し、電流出力ラインとして１２７−１，１２７−２を有する。
したがって、分岐ノードも１２２−ｎ−１〜１２２−０−１および１２２−ｎ−２〜１２２−０−２を有し、第１の抵抗素子も１２３−ｎ−１〜１２３−０−１および１２３−ｎ−２〜１２３−０−２を有し、第２の抵抗素子も１２４−ｎ−１〜１２４−０−１および１２４−ｎ−２〜１２４−０−２を有する。
そして、各分岐経路に配置されるスイッチ回路および第２の抵抗素子は、アナログスイッチとしても機能する４個のＭＯＳスイッチＭＲｎ１〜ＭＲｎ４を共用するように形成されている。
具体的には、第２の抵抗素子１２４−ｎは、電流伝搬ライン１２１−１の第Ｎの分岐ノード１２２−ｎ−１と電流伝搬ライン１２１−２の第Ｎの分岐ノード１２２−ｎ−２間に抵抗値Ｒの２個のＭＯＳスイッチＭＲｎ１，ＭＲｎ２を直列に接続し、分岐ノード１２２−ｎ−１と電流出力ライン１２７−１との間にＭＯＳスイッチＭＲｎ３を接続し、分岐ノード１２２−ｎ−２と電流出力ライン１２７−２との間にＭＯＳスイッチＭＲｎ４を接続している。
そして、ディジタルコントロールビットデータＢｎを、インバータ１２８−ｎを通してＭＯＳスイッチＭＲｎ１およびＭＲｎ２のゲート端子に供給し、インバータ１２８−ｎを通さずに直接にＭＯＳスイッチＭＲｎ３およびＭＲｎ４のゲート端子に供給している。
これにより、ディジタルコントロールビットデータＢｎに応じて、ＭＯＳスイッチＭＲｎ１およびＭＲｎ２により正相側分流経路と逆相側分流経路を短絡して低インピーダンスアナログ中点を実現し、また、ＭＯＳスイッチＭＲｎ３を介して電流伝搬ライン１２１−１を伝搬する電流を電流出力ライン１２７−１を通してＯＴＡ１３の入力端子（−）に選択的に伝搬され、ＭＯＳスイッチＭＲｎ４を介して電流伝搬ライン１２１−２を伝搬する電流を電流出力ライン１２７−２を通してＯＴＡ１３の入力端子（＋）に選択的に伝搬される。
第２の抵抗素子１２４−n-1 は、電流伝搬ライン１２１−１の第（Ｎ−１）の分岐ノード１２２−n-1 −１と電流伝搬ライン１２１−２の第（Ｎ−１）の分岐ノード１２２−n-1 −２間に抵抗値Ｒの２個のＭＯＳスイッチＭＲ (n-1)１，ＭＲ (n-1)２を直列に接続し、分岐ノード１２２−n-1 −１と電流出力ライン１２７−１との間にＭＯＳスイッチＭＲ (n-1)３を接続し、分岐ノード１２２−(n-1) −２と電流出力ライン１２７−２との間にＭＯＳスイッチＭＲ (n-1)４を接続している。
そして、ディジタルコントロールビットデータＢn-1 を、インバータ１２８−n-1 を通してＭＯＳスイッチＭＲ (n-1)１およびＭＲ (n-1)２のゲート端子に供給し、インバータ１２８−n-1 を通さずに直接にＭＯＳスイッチＭＲ (n-1)３およびＭＲ (n-1)４のゲート端子に供給している。
これにより、ディジタルコントロールビットデータＢn-1 に応じて、ＭＯＳスイッチＭＲ (n-1)１およびＭＲ (n-1)２により正相側分流経路と逆相側分流経路を短絡して低インピーダンスアナログ中点を実現し、また、ＭＯＳスイッチＭＲ (n-1)３を介して電流伝搬ライン１２１−１を伝搬する電流を電流出力ライン１２７−１を通してＯＴＡ１３の入力端子（−）に選択的に伝搬され、ＭＯＳスイッチＭＲ (n-1)４を介して電流伝搬ライン１２１−２を伝搬する電流を電流出力ライン１２７−２を通してＯＴＡ１３の入力端子（＋）に選択的に伝搬される。
同様にして、第２の抵抗素子１２４−２は、電流伝搬ライン１２１−１の第２の分岐ノード１２２−２−１と電流伝搬ライン１２１−２の第２の分岐ノード１２２−２−２間に抵抗値Ｒの２個のＭＯＳスイッチＭＲ２１，ＭＲ２２を直列に接続し、分岐ノード１２２−２−１と電流出力ライン１２７−１との間にＭＯＳスイッチＭＲ２３を接続し、分岐ノード１２２−２−２と電流出力ライン１２７−２との間にＭＯＳスイッチＭＲ２４を接続している。
そして、ディジタルコントロールビットデータＢ２を、インバータ１２８−２を通してＭＯＳスイッチＭＲ２１およびＭＲ２２のゲート端子に供給し、インバータ１２８−２を通さずに直接にＭＯＳスイッチＭＲ２３およびＭＲ２４のゲート端子に供給している。
これにより、ディジタルコントロールビットデータＢ２に応じて、ＭＯＳスイッチＭＲ２１およびＭＲ２２により正相側分流経路と逆相側分流経路を短絡して低インピーダンスアナログ中点を実現し、また、ＭＯＳスイッチＭＲ２３を介して電流伝搬ライン１２１−１を伝搬する電流を電流出力ライン１２７−１を通してＯＴＡ１３の入力端子（−）に選択的に伝搬され、ＭＯＳスイッチＭＲ２４を介して電流伝搬ライン１２１−２を伝搬する電流を電流出力ライン１２７−２を通してＯＴＡ１３の入力端子（＋）に選択的に伝搬される。
第２の抵抗素子１２４−１は、電流伝搬ライン１２１−１の第２の分岐ノード１２２−１−１と電流伝搬ライン１２１−２の第２の分岐ノード１２２−１−２間に抵抗値Ｒの２個のＭＯＳスイッチＭＲ１１，ＭＲ１２を直列に接続し、分岐ノード１２２−１−１と電流出力ライン１２７−１との間にＭＯＳスイッチＭＲ１３を接続し、分岐ノード１２２−１−２と電流出力ライン１２７−２との間にＭＯＳスイッチＭＲ１４を接続している。
そして、ディジタルコントロールビットデータＢ１を、インバータ１２８−１を通してＭＯＳスイッチＭＲ１１およびＭＲ１２のゲート端子に供給し、インバータ１２８−１を通さずに直接にＭＯＳスイッチＭＲ１３およびＭＲ１４のゲート端子に供給している。
これにより、ディジタルコントロールビットデータＢ１に応じて、ＭＯＳスイッチＭＲ１１およびＭＲ１２により正相側分流経路と逆相側分流経路を短絡して低インピーダンスアナログ中点を実現し、また、ＭＯＳスイッチＭＲ１３を介して電流伝搬ライン１２１−１を伝搬する電流を電流出力ライン１２７−１を通してＯＴＡ１３の入力端子（−）に選択的に伝搬され、ＭＯＳスイッチＭＲ１４を介して電流伝搬ライン１２１−２を伝搬する電流を電流出力ライン１２７−２を通してＯＴＡ１３の入力端子（＋）に選択的に伝搬される。
第２の抵抗素子１２４−０は、電流伝搬ライン１２１−１の第２の分岐ノード１２２−０−１と電流伝搬ライン１２１−２の第２の分岐ノード１２２−０−２間に抵抗値Ｒの２個のＭＯＳスイッチＭＲ０１，ＭＲ０２を直列に接続し、分岐ノード１２２−０−１と電流出力ライン１２７−１との間にＭＯＳスイッチＭＲ０３を接続し、分岐ノード１２２−０−２と電流出力ライン１２７−２との間にＭＯＳスイッチＭＲ０４を接続している。
そして、ディジタルコントロールビットデータＢ０を、インバータ１２８−０を通してＭＯＳスイッチＭＲ０１およびＭＲ０２のゲート端子に供給し、インバータ１２８−０を通さずに直接にＭＯＳスイッチＭＲ０３およびＭＲ０４のゲート端子に供給している。
これにより、ディジタルコントロールビットデータＢ０に応じて、ＭＯＳスイッチＭＲ０１およびＭＲ０２により正相側分流経路と逆相側分流経路を短絡して低インピーダンスアナログ中点を実現し、また、ＭＯＳスイッチＭＲ０３を介して電流伝搬ライン１２１−１を伝搬する電流を電流出力ライン１２７−１を通してＯＴＡ１３の入力端子（−）に選択的に伝搬され、ＭＯＳスイッチＭＲ０４を介して電流伝搬ライン１２１−２を伝搬する電流を電流出力ライン１２７−２を通してＯＴＡ１３の入力端子（＋）に選択的に伝搬される。
そして、第３の抵抗素子１２５は、電流伝搬ライン１２１−１の第０の分岐ノード１２２−０−１と電流伝搬ライン１２１−２の第０の分岐ノード１２２−０−２間に抵抗値Ｒの２個のＭＯＳスイッチＭＲを接続して構成されている。
すなわち、低インピーダンスアナログ中点（グラウンド電位）は正相側分流経路と逆相側分流経路を２個のＭＯＳスイッチＭＲで短絡して実現している。
さらに、ＯＴＡ−Ｃの部分については良く知られた問題として、フィードバック容量Ｃによってフィードフォワード経路ができ、これによるRHP-zero（Right Half Plane-zero）が高域特性を劣化させる。
これは容量フィードバックに共通の問題で、これを解消するため、従来よりPole-Zeroキャンセルを筆頭に様々な方法が考案されており、本発明のＯＴＡ−Ｃ部分についてもそれらがそのまま適用できる。
たとえば、PavanおよびTsividisは著書”High Frequency Continuous Time Filters in Digital CMOS Processes ”の中で紹介している方式（Figure 3.11-13）が本発明にも当てはめられるので、ここではその詳細は論じない。本発明の本質は、ＯＴＡ入力の仮想接地を−２Ｒ抵抗回路網１２からの電流シンクとしていることにある。
＜第２実施形態＞
図３は、本発明に係るフィルタ回路の第２の実施形態を示す回路図である。
本第２の実施形態に係るフィルタ回路１０Ａが第１の実施形態に係るフィルタ回路１０と異なる点は、Ｒ−２Ｒ抵抗回路網１２の電流出力ラインにＯＴＡを接続する代わりにカレントフォロワ１５の入力端子を接続し、カレントフォロワ（ＣＦ）１５の出力端子と低インピーダンスアナログ中点（グラウンド電位）との間に積分器容量１４を接続したことにある。
本第２の実施形態において、Ｒ−２Ｒ抵抗回路網１２では各分岐電流がそれぞれ次段のカレントフォロア１５に流れる経路と低インピーダンスアナログ中点（グラウンド電位）に流れる経路があり、各分岐電流ごとにディジタルコントロールビットＢｎ〜Ｂ0 によって経路選択が可能となっている。ここに設定ビット幅ｎ＋１は任意であり、設定法は第１の実施形態と同じである。
すなわち一般化すると、カレントフォロア１５の電流ゲインが１の場合、積分器のユニティゲイン周波数は次式で表される。
Figure 2005295460
これは、（１／２n+1 ）（Ｇｍ１）／Ｃｆから（（２n+1 −１）／２n+1 ））（Ｇｍ１）／Ｃｆまで（１／２n+1 ）（Ｇｍ１）／Ｃｆきざみで可変できることを示している。
したがって、設定ビット幅を高々７（ｎ＝６）とすることで、容易に１００倍以上の特性周波数可変幅を実現することができる。
すなわち、上記積分器を要素にフィルタを構成（Gm-R2R-CF-Cフィルタ）することで、総回路規模が著しく増大せず、簡便な方法で、カットオフ周波数、極（pole）、ゼロ（zero）といったフィルタ特性周波数を１００倍以上にわたり、しかも信号帯域幅の１％程度の微小な分解能によって可変できるフィルタが実現できる。
また、カレントフォロアの入出力電流比、すなわち電流ゲインを可変とすることで、更に特性周波数可変幅を広げることが可能である。
また、ここでは簡単のためシングルエンド構成で示したが、第１の実施形態と同様に、図４に示すように、シングルエンド構成と等価な差動回路で構成するのが実用的である。この場合はカレントフォロア１５の低インピーダンス入力電位で、トランスコンダクタンス（Gm1）１１の出力同相電位、Ｒ−２Ｒ抵抗回路網１２の同相電位を設定することができる。
＜第３実施形態＞
図５は、本発明に係るフィルタ回路の第３の実施形態を示す回路図である。
本第３の実施形態においては、第１の実施形態と第２の実施形態を合わせた方式を採っている。
すなわち、第２の実施形態の積分器容量部分を、第１の実施形態のようにＯＴＡ−Ｃで実現することもできる（Gm-R2R-CF-OTA-Cフィルタ）。具体的には、カレントフォロワ１５の出力端子にＯＴＡ１３の入力端子を接続し、ＯＴＡ１３の入力端子と出力端子との間に積分器容量１４を接続している。
第３の実施形態の利点は、カレントフォロア（ＣＦ）１５で入力インピーダンスを十分下げることができ、その上、ＯＴＡ１３によって積分器のＤＣゲインを極めて大きく設定できること、すなわち第１Pole周波数を低く設定することが可能で、これによってＲ−２Ｒの段数を増やし特性周波数を低く設定しても良好な積分器特性を確保できることである。
また、第１〜３の実施形態に共通して、Ｒ−２Ｒ抵抗回路網１２の入力インピーダンスは、Ｒであることから、トランスコンダクタンス（Gm1）１１の等価トランスコンダクタンスは、ｇm1／（（Ｒ／ＺO1）＋１）と表せる。
ここに、ＺO1はトランスコンダクタンス（Gm1）１１の出力インピーダンスである。このことから、等価トランスコンダクタンスを下げずに、また、出力インピーダンスＺO1の変動の影響を回避するために、ＲはＺO1に対して十分小さいことが望ましい。
この結果、Ｒ−２Ｒ抵抗回路網は明示して抵抗素子をスイッチ切り替えするのではなく、ＭＯＳスイッチ自体のオン抵抗のみで実現する方がＲの値を低減でき、有利である。
また、このとき、トランスコンダクタンス（Gm1）１１の出力ノードでの信号電圧振幅も低減でき、これは同時にＭＯＳスイッチのオン抵抗を線形性の良好な振幅領域で使うことができるという点でも有利である。
図６は、第１〜３の実施形態それぞれの積分器特性と各特性パラメータを示す図である。図６において、横軸が周波数を、縦軸が相対レベルをそれぞれ示している。
ここで、ω0 はユニティゲイン周波数、ωP1、ωP2、ωP3はそれぞれ第１、第２、第３の実施形態における第１Pole周波数、ｇm1、ＺO1は初段トランスコンダクタのトランスコンダクタンスおよび出力インピーダンス、Ｒは２−２Ｒ抵抗回路網の入力抵抗、ＺOCF はカレントフォロア（CF）１５の出力インピーダンス、ｇm2、ＺO2はＯＴＡ１３のトランスコンダクタンスおよび出力インピーダンス、Ｃｆは積分器容量を示している。
なお、この特性図は前出の通り、ＯＴＡ−Ｃの高域位相特性をPole-Zeroキャンセルによって改善した例である。
図７は、本発明の積分器によって構成した等化フィルタのゲイン特性を示す図である。図７において、横軸が周波数を、縦軸が相対レベルをそれぞれ示している。
図７からわかるように、特性周波数コントロールビットの設定により容易に１００倍以上の特性周波数可変幅が得られている。
なお、図の例は特性周波数コントロールビットの内、順次一つだけを１とし、残りを全て０とした場合で、周波数可変ステップがフィルタ特性周波数に対し対数リニアとなっている。勿論、コントロールビットの設定を任意の組み合わせとすることで、前出の通り、特性周波数を（１／２n+1 ）（Ｇｍ１）／Ｃｆから（（２n+1 −１）／２n+1 ））（Ｇｍ１）／Ｃｆまで（１／２n+1 ）（Ｇｍ１）／Ｃｆきざみで可変できる。
本発明に係るフィルタ回路の第１の実施形態を示す回路図である。 図１のフィルタ回路を差動構成とした回路図である。 本発明に係るフィルタ回路の第２の実施形態を示す回路図である。 図３のフィルタ回路を差動構成とした回路図である。 本発明に係るフィルタ回路の第３の実施形態を示す回路図である。 第１〜３の実施形態それぞれの積分器特性と各特性パラメータを示す図である。 本発明の積分器によって構成した等化フィルタのゲイン特性を示す図である。 従来の特性周波数可変方法の第１例を説明するための図である。 従来の特性周波数可変方法の第２例を説明するための図である。
符号の説明
１０，１０Ａ，１０Ｂ…フィルタ回路、１１…トランスコンダクタンス（Ｇｍ１）、Ｒ−２Ｒ抵抗回路網、１２１…電流伝搬ライン、１２２−ｎ〜１２２−０…分岐ノード、１２３−ｎ〜１２３−１…第１の抵抗素子、１２４−ｎ〜１２４−０…第２の抵抗素子、１２５…第３の抵抗素子、１２６−ｎ〜１２６−０…スイッチ回路、１２７…電流出力ライン、１３…オペレーショナルトランスコンダクタンスアンプ（ＯＴＡ）、１４…積分器容量、１５…カレントフォロワ。

Claims (27)

  1. 入力電圧に比例した電流を出力するトランスコンダクタンスと、
    （ｎ＋１）ビットの幅の特性周波数設定ビットデータに応じて、上記トランスコンダクタンスの出力電流の特性周波数を（ｎ＋１）のビット幅の精度で可変とする抵抗回路網と、
    上記抵抗回路網の電流出力ラインに入力端子が接続されたオペレーショナルトランスコンダクタンスアンプと、
    上記オペレーショナルトランスコンダクタンスアンプの入力端子と出力端子との間に接続された積分器容量と、を有し、
    上記抵抗回路網は、
    上記トランスコンダクタンスの出力電流を伝搬させる電流伝搬ラインに形成された（ｎ＋１）個の分岐ノードと、
    上記各分岐ノード間にそれぞれ接続されたｎ個の第１の抵抗素子と、
    対応する上記分岐ノードに一端がそれぞれ接続された（ｎ＋１）個の第２の抵抗素子と、
    最終段の上記分岐ノードと低インピーダンスアナログ中点電位との間に接続された第３の抵抗素子と、
    上記（ｎ＋１）ビットの幅の特性周波数設定ビットデータの対応するビットデータにより、対応する上記第２の抵抗素子の他端を上記電流出力ラインまたは低インピーダンスアナログ中点電位に接続する（ｎ＋１）個のスイッチ回路と、を含み、
    上記第２および第３の抵抗素子の抵抗値は、上記第１の抵抗素子の抵抗値の複数倍に設定されている
    フィルタ回路。
  2. 上記トランスコンダクタンス、抵抗回路網、オペレーショナルトランスコンダクタンスアンプ、および積分器容量のすべてが差動構成を有し、
    上記トランスコンダクタンスの出力から上記抵抗回路網、および上記オペレーショナルトランスコンダクタンスアンプの入力の同相電位が、上記トランスコンダクタンスの出力部に設けられたコモンモードフィードバック回路により設定される
    請求項１記載のフィルタ回路。
  3. 上記抵抗回路網のスイッチ回路は、電界効果トランジスタによるアナログスイッチを含む
    請求項１記載のフィルタ回路。
  4. 上記抵抗回路網のスイッチ回路は、電界効果トランジスタによるアナログスイッチを含む
    請求項２記載のフィルタ回路。
  5. 上記抵抗回路網のスイッチ回路、並びに第１、第２、および第３の抵抗素子は、電界効果トランジスタによるアナログスイッチおよび当該電界効果トランジスタのオン抵抗によって形成されている
    請求項１記載のフィルタ回路。
  6. 上記抵抗回路網のスイッチ回路、並びに第１、第２、および第３の抵抗素子は、電界効果トランジスタによるアナログスイッチおよび当該電界効果トランジスタのオン抵抗によって形成されている
    請求項２記載のフィルタ回路。
  7. 上記低インピーダンスアナログ中点電位は、分岐後の正相ノードと逆相ノードとをそれぞれ短絡することで、差動信号における低インピーダンス接続によって形成される
    請求項２記載のフィルタ回路。
  8. 上記低インピーダンスアナログ中点電位は、分岐後の正相ノードと逆相ノードとをそれぞれ短絡することで、差動信号における低インピーダンス接続によって形成される
    請求項４記載のフィルタ回路。
  9. 上記低インピーダンスアナログ中点電位は、分岐後の正相ノードと逆相ノードとをそれぞれ短絡することで、差動信号における低インピーダンス接続によって形成される
    請求項６記載のフィルタ回路。
  10. 入力電圧に比例した電流を出力するトランスコンダクタンスと、
    （ｎ＋１）ビットの幅の特性周波数設定ビットデータに応じて、上記トランスコンダクタンスの出力電流の特性周波数を（ｎ＋１）のビット幅の精度で可変とする抵抗回路網と、
    上記抵抗回路網の電流出力ラインに入力端子が接続されたカレントフォロワと、
    上記カレントフォロワの出力端子に接続された積分器容量と、を有し、
    上記抵抗回路網は、
    上記トランスコンダクタンスの出力電流を伝搬させる電流伝搬ラインに形成された（ｎ＋１）個の分岐ノードと、
    上記各分岐ノード間にそれぞれ接続されたｎ個の第１の抵抗素子と、
    対応する上記分岐ノードに一端がそれぞれ接続された（ｎ＋１）個の第２の抵抗素子と、
    最終段の上記分岐ノードと低インピーダンスアナログ中点電位との間に接続された第３の抵抗素子と、
    上記（ｎ＋１）ビットの幅の特性周波数設定ビットデータの対応するビットデータにより、対応する上記第２の抵抗素子の他端を上記電流出力ラインまたは低インピーダンスアナログ中点電位に接続する（ｎ＋１）個のスイッチ回路と、を含み、
    上記第２および第３の抵抗素子の抵抗値は、上記第１の抵抗素子の抵抗値の複数倍に設定されている
    フィルタ回路。
  11. 上記トランスコンダクタンス、抵抗回路網、カレントフォロワ、および積分器容量のすべてが差動構成を有し、
    上記トランスコンダクタンスの出力から上記抵抗回路網、および上記カレントフォロワの入力の同相電位が、上記カレントフォロワの入力端子の同相電位によって設定される
    請求項１０記載のフィルタ回路。
  12. 上記抵抗回路網のスイッチ回路は、電界効果トランジスタによるアナログスイッチを含む
    請求項１０記載のフィルタ回路。
  13. 上記抵抗回路網のスイッチ回路は、電界効果トランジスタによるアナログスイッチを含む
    請求項１１記載のフィルタ回路。
  14. 上記抵抗回路網のスイッチ回路、並びに第１、第２、および第３の抵抗素子は、電界効果トランジスタによるアナログスイッチおよび当該電界効果トランジスタのオン抵抗によって形成されている
    請求項１０記載のフィルタ回路。
  15. 上記抵抗回路網のスイッチ回路、並びに第１、第２、および第３の抵抗素子は、電界効果トランジスタによるアナログスイッチおよび当該電界効果トランジスタのオン抵抗によって形成されている
    請求項１１記載のフィルタ回路。
  16. 上記低インピーダンスアナログ中点電位は、分岐後の正相ノードと逆相ノードとをそれぞれ短絡することで、差動信号における低インピーダンス接続によって形成される
    請求項１１記載のフィルタ回路。
  17. 上記低インピーダンスアナログ中点電位は、分岐後の正相ノードと逆相ノードとをそれぞれ短絡することで、差動信号における低インピーダンス接続によって形成される
    請求項１３記載のフィルタ回路。
  18. 上記低インピーダンスアナログ中点電位は、分岐後の正相ノードと逆相ノードとをそれぞれ短絡することで、差動信号における低インピーダンス接続によって形成される
    請求項１５記載のフィルタ回路。
  19. 入力電圧に比例した電流を出力するトランスコンダクタンスと、
    （ｎ＋１）ビットの幅の特性周波数設定ビットデータに応じて、上記トランスコンダクタンスの出力電流の特性周波数を（ｎ＋１）のビット幅の精度で可変とする抵抗回路網と、
    上記抵抗回路網の電流出力ラインに入力端子が接続されたカレントフォロワと、
    上記カレントフォロワの出力端子に入力端子が接続されたオペレーショナルトランスコンダクタンスアンプと、
    上記オペレーショナルトランスコンダクタンスアンプの入力端子と出力端子との間に接続された積分器容量と、を有し、
    上記抵抗回路網は、
    上記トランスコンダクタンスの出力電流を伝搬させる電流伝搬ラインに形成された（ｎ＋１）個の分岐ノードと、
    上記各分岐ノード間にそれぞれ接続されたｎ個の第１の抵抗素子と、
    対応する上記分岐ノードに一端がそれぞれ接続された（ｎ＋１）個の第２の抵抗素子と、
    最終段の上記分岐ノードと低インピーダンスアナログ中点電位との間に接続された第３の抵抗素子と、
    上記（ｎ＋１）ビットの幅の特性周波数設定ビットデータの対応するビットデータにより、対応する上記第２の抵抗素子の他端を上記電流出力ラインまたは低インピーダンスアナログ中点電位に接続する（ｎ＋１）個のスイッチ回路と、を含み、
    上記第２および第３の抵抗素子の抵抗値は、上記第１の抵抗素子の抵抗値の複数倍に設定されている
    フィルタ回路。
  20. 上記トランスコンダクタンス、抵抗回路網、カレントフォロワ、オペレーショナルトランスコンダクタンスアンプ、および積分器容量のすべてが差動構成を有し、
    上記トランスコンダクタンスの出力から上記抵抗回路網、および上記カレントフォロワの入力の同相電位が、上記カレントフォロワの入力端子の同相電位によって設定される
    請求項１９記載のフィルタ回路。
  21. 上記抵抗回路網のスイッチ回路は、電界効果トランジスタによるアナログスイッチを含む
    請求項１９記載のフィルタ回路。
  22. 上記抵抗回路網のスイッチ回路は、電界効果トランジスタによるアナログスイッチを含む
    請求項２０記載のフィルタ回路。
  23. 上記抵抗回路網のスイッチ回路、並びに第１、第２、および第３の抵抗素子は、電界効果トランジスタによるアナログスイッチおよび当該電界効果トランジスタのオン抵抗によって形成されている
    請求項１９記載のフィルタ回路。
  24. 上記抵抗回路網のスイッチ回路、並びに第１、第２、および第３の抵抗素子は、電界効果トランジスタによるアナログスイッチおよび当該電界効果トランジスタのオン抵抗によって形成されている
    請求項２０記載のフィルタ回路。
  25. 上記低インピーダンスアナログ中点電位は、分岐後の正相ノードと逆相ノードとをそれぞれ短絡することで、差動信号における低インピーダンス接続によって形成される
    請求項２０記載のフィルタ回路。
  26. 上記低インピーダンスアナログ中点電位は、分岐後の正相ノードと逆相ノードとをそれぞれ短絡することで、差動信号における低インピーダンス接続によって形成される
    請求項２２記載のフィルタ回路。
  27. 上記低インピーダンスアナログ中点電位は、分岐後の正相ノードと逆相ノードとをそれぞれ短絡することで、差動信号における低インピーダンス接続によって形成される
    請求項２４記載のフィルタ回路。
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