JP2005286074A - 固体撮像素子およびその駆動方法、電子情報機器 - Google Patents
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Abstract
【課題】 掃き出し期間に高電圧を用いることなく電荷を基板側に排出させる。
【解決手段】 p型半導体基板1のn型ウェル領域2および、このn型ウェル領域2内に設けられたp型ウェル領域3に、受光ダイオード101と信号検出用トランジスタ102とを備えた単位画素部100Aが複数設けられ、トランジスタ形成領域102のn型ウェル領域2の下方位置に高濃度p型(p++)領域10Aが設けられている。高濃度p型(p++)領域10Aは、p型半導体基板1と電気的に分離されており、高濃度p型(p++)領域10Aに所定の電位を与える電極部が設けられている。高濃度p型(p++)領域10Aには、掃き出し期間にはホールポケット領域5から蓄積電荷を排出させるような電位(例えば−3V)が与えられ、読み出し期間にはホールポケット領域5の蓄積電荷を増大させるような電位(例えば1V)が与えられる。
【選択図】 図1
【解決手段】 p型半導体基板1のn型ウェル領域2および、このn型ウェル領域2内に設けられたp型ウェル領域3に、受光ダイオード101と信号検出用トランジスタ102とを備えた単位画素部100Aが複数設けられ、トランジスタ形成領域102のn型ウェル領域2の下方位置に高濃度p型(p++)領域10Aが設けられている。高濃度p型(p++)領域10Aは、p型半導体基板1と電気的に分離されており、高濃度p型(p++)領域10Aに所定の電位を与える電極部が設けられている。高濃度p型(p++)領域10Aには、掃き出し期間にはホールポケット領域5から蓄積電荷を排出させるような電位(例えば−3V)が与えられ、読み出し期間にはホールポケット領域5の蓄積電荷を増大させるような電位(例えば1V)が与えられる。
【選択図】 図1
Description
本発明は、画像を撮像可能とする固体撮像素子およびその駆動方法、これを撮像部に用いた例えばビデオカメラ、デジタルカメラ、画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話機などの画像入力デバイス装置を有した電子情報機器に関する。
従来、光照射により電荷を発生するフォトダイオードなどの受光部と、受光部で発生された電荷を読み出す信号検出部とを有する単位画素部が2次元状でマトリクス状に配列された固体撮像素子が様々な用途の電子機器に用いられている。
例えばCCD型イメージセンサやMOSイメージセンサなどの半導体イメージセンサは、量産性に優れているということもあり、例えばビデオカメラ、デジタルカメラおよびカメラ付き携帯電話機などに用いられている。このような携帯型電子機器では、電池で駆動されているため、駆動電力の低消費電力化が重要となる。
この点において、MOS型イメージセンサは、CCD型イメージセンサに比べて消費電力が少なく、また、駆動回路などの周辺回路と同じCMOSプロセス技術を適用可能であることからセンサ素子と周辺回路領域とを同一チップ上に同時に作製可能であり、電子機器の縮小化、低コスト化および低消費電力化を図ることが可能である。
このようなMOSイメージセンサとして、例えば特許文献1および特許文献2には、閾値電圧変調方式のMOS型イメージセンサが開示されている。この特許文献1および特許文献2に開示されている従来のMOS型イメージセンサについて、図8および図9を用いて詳細に説明する。
図8は、従来のMOS型イメージセンサの1画素分の構成例を示す上面図であり、図9(a)は図8のA−A’断面図、図9(b)は図8のB−B’断面図である。
図8、図9(a)および図9(b)に示すように、MOS型イメージセンサは、光電変換用の受光ダイオード101と、この受光ダイオード101に隣接する信号検出用MOSトランジスタ102(絶縁ゲート型電界効果トランジスタ)とを有する単位画素部100が例えば行方向および列方向に2次元状でマトリクス状に複数配列されて構成されている。これらの受光ダイオード101と信号検出用MOSトランジスタ102とは、p型シリコン基板1(p型半導体基板)上方のn型ウェル領域2および、このn型ウェル領域2内に設けられた一つのp型ウェル領域3に形成されている。
受光ダイオード101は、光電変換された信号電荷の発生領域としてp型ウェル領域3の一部であるp型ウェル領域3Bと、そのp型ウェル領域3B上のn型ウェル領域2部分とを有している。このn型ウェル領域2によって、p型ウェル領域3Bは埋め込み構造となっている。
MOSトランジスタ102は、平面視環状のゲート電極4と、受光ダイオード部101で発生した電荷を蓄積するための平面視環状のp型ホールポケット領域5と、p型ホールポケット領域5に囲まれた中央部のn型(n+)ソース領域6と、受光ダイオード101の外側のn型(n+)ドレイン領域7と、n型ウェル領域2とn型(n+)ソース領域6間に形成されるチャネル領域8とを有している。
ゲート電極4は、p型ウェル領域3の一部であるp型ウェル領域3Aの上方に、ゲート絶縁膜9を介してリング状に形成されている。
p型(p+)ホールポケット領域5は、ゲート電極4の下方にあって、n型ソース領域6近傍位置のp型ウェル領域3A内に、n型ソース領域6を囲むようにリング状に形成されている。受光ダイオード部101で発生した電荷がp型ホールポケット領域5に転送されて蓄積され、その蓄積電荷量に比例してMOSトランジスタ102の閾値が変化するようになっている。
n型(n+)ソース領域6は、リング状のゲート電極4の内側であってp型ウェル領域3Aの表面側に設けられている。
n型(n+)ドレイン領域7は、受光ダイオード101の外側にあってn型ウェル領域2の表面側に設けられている。n型ドレイン領域7は、p型ウェル領域3を囲むように設けられたn型ウェル領域2と電気的に接続されており、p型ウェル領域3Aの表面側にリング状のゲート電極4を囲んで設けられたn型ウェル領域2の部分もドレイン領域として機能している。
チャネル領域8は、ゲート電極4下にあって、n型ソース領域6とn型ドレイン領域7(およびn型ウェル領域2)との間に設けられたp型ウェル領域3Aの表面側にn型(n+)不純物領域として、n型(n+)ソース領域6を中心としたリング状に形成されている。
また、信号検出用MOSトランジスタ102の形成領域には、n型ウェル領域2下に、高濃度p型(p+)領域10が埋め込み層として形成されている。
上記構成により、このMOS型イメージセンサの基本動作について、図10のタイミングチャートを用いて説明する。なお、この固体撮像素子において、基本動作は、一連の撮像動作として、蓄積動作、読み出し動作および初期化(電荷掃き出し)動作の各動作が繰り返して行われる。
まず、蓄積期間には、図10に示すように、基板−ゲート絶縁膜界面からの電荷が発生しないようにドレイン電圧Vdとして1V程度が印加され、ゲート電極4にゲート電圧Vgとして2.5V程度が印加されて信号検出用MOSトランジスタ102がオン状態となる。これにより、フォトダイオード101領域内のp型ウェル領域3Bで発生した電荷が信号検出用MOSトランジスタ102内のp型ウェル領域3Aに転送され、p型ホールポケット領域5にその電荷が蓄積される。
次に、読み出し期間には、信号検出用のMOSトランジスタ102のソース領域6に定電流源が接続され、ドレイン領域7(およびn型ウェル領域2)、ゲート電極4およびソース領域6によってソースフォロワ回路が構成される。この状態で、図10に示すように、ゲート電圧Vgとして2.5V程度、ドレイン電圧Vdとして2.5V程度の電圧が印加され、MOSトランジスタ102を飽和領域で動作させることによりホールポケット領域5に蓄積された電荷量に応じてソース電位が変調される。この状態のポテンシャル分布について図11に示す。
図11は、図9(a)のホールポケット領域5を通る基板面に垂直な方向(C−C’断面)の読み出し時のポテンシャル分布図である。図11の縦軸はポテンシャル値を示し、その横軸は基板表面(ゲート絶縁膜表面)からの深さ(距離)を示している。
図11では、横軸方向(図中右方向)に、ゲート絶縁膜9(ゲート酸化膜)からn型(n+)領域(チャネル領域8)、p型ウェル領域3A、p型(p+)ホールポケット領域5、p型ウェル領域3A、n型ウェル領域2、高濃度p型(p+)領域10およびp型シリコン基板1に向かって、ゲート電圧Vg(2.5V)から基板電位Vsub(GND)までポテンシャル値が変化している。ホールポケット領域5およびp型ウェル領域3Aではn型ウェル領域2に比べてポテンシャル値が低くなっており、n型ウェル領域2がp型ウェル領域3Aとp型半導体基板であるp型シリコン基板1との間のポテンシャル障壁となって、ホールポケット領域5に信号電荷が蓄積される。このときにホールポケット領域5に蓄積可能な最大信号電荷量を図11に斜線で示している。この状態において、ホールポケット領域5に蓄積された電荷量によりソース電位が変調される。
その後の掃き出し期間には、図10に示すように、初期化のためにドレイン電圧Vdとして5V程度の高電圧が印加され、信号検出用MOSトランジスタ102のチャネル形成を維持するためにゲート電圧Vgとして7V程度の高電圧が印加される。このとき、ゲート電極4下ではチャネル領域8が充分に形成されるため、ソース領域6の電位も5Vとなる。この状態のポテンシャル分布について図12に示す。
図12は、図9(a)のホールポケット領域5を通る基板面に垂直な方向(C−C’断面)の掃き出し時のポテンシャル分布図である。図12の縦軸はポテンシャル値を示し、その横軸は基板表面(ゲート絶縁膜表面)からの深さ(距離)を示している。
図12では、横軸方向(図中右方向)に、ゲート絶縁膜9(ゲート酸化膜)からn型(n+)領域(チャネル領域8)、p型ウェル領域3A、p型(p+)ホールポケット領域5、p型ウェル領域3A、n型ウェル領域2、高濃度p型(p+)領域10およびp型シリコン基板1に向かって、ゲート電圧Vg(7V)から基板電位Vsub(GND)までポテンシャル値が変化している。ソース・ドレイン領域には5V程度の電圧が印加されるため、ホールポケット領域5に蓄積された電荷(ホール)はp型シリコン基板1側へと排出される。この期間が掃き出し期間となる。
特開平11−195778号公報
特開2002−164527号公報
上述した従来の固体撮像素子では掃き出し期間においてホールポケット領域5内部の電荷を完全にp型シリコン基板1側へと排出させる必要がある。そのためには、ホールポケット領域5の電位をp型シリコン基板1側へ排出するための障壁となるn型ウェル領域2の電位よりも高くする必要がある。
しかしながら、その電位分布を実現するためには、n型(n+)ソース領域6およびn型(n+)ドレイン領域7(およびn型ウェル領域2)に5V程度の高電圧が必要とされ、また、チャネル領域8のチャネル形成を維持させるために、ゲート電極4に掃き出し期間中にゲート電圧Vgとして7V程度の高電圧の印加が必要とされる。このような高電圧を発生させるためには、外部に専用の電源を設けるか、またはチップ内部にキャパシタを持つ昇圧回路を設ける必要がある。このような昇圧回路をチップ内部に設ける場合には、キャパシタンスなどを作製することが必要となるため、チップ面積の増大につながる。
また、ゲート電圧Vgに7V程度の電圧が印加されるため、この電圧を受けるために高耐圧トランジスタを作製する必要がある。
さらに、ホールポケット領域5の近傍にn型(n+)ソース領域6が形成されているため、この掃き出し期間において局所的な高電界が加わることにより不要な電荷が発生するおそれもある。
さらに、電荷排出側に設けられた高濃度p型(p+)領域10がp型シリコン基板1に対して高濃度となっているため、高濃度p型(p+)領域10に電荷が蓄積されて各画素の電位ばらつきを引き起こすおそれもある。
さらに、将来、高画素化を図る場合に、画素領域の面積が大きくなるにつれてドレイン側の負荷が大きくなるおそれもある。
本発明は、上記従来技術の課題を解決するもので、掃き出し期間に従来のように高電圧を用いることなく電荷を基板側に容易かつ確実に排出させることができる固体撮像素子およびその駆動方法、これを撮像部に用いた電子情報機器を提供することを目的とする。
本発明の固体撮像素子は、第1導電型半導体基板の第2導電型ウェル領域内に設けられた第1導電型ウェル領域内に、光照射により電荷を発生する受光部と、該受光部からの電荷を蓄積可能とする電荷蓄積領域とを有し、該電荷蓄積領域の蓄積電荷量に応じた信号読み出しを可能とする信号検出部を備えた単位画素部が複数設けられ、該信号検出部側の該第2導電型ウェル領域内の該第1導電型ウェル領域の下方位置に高濃度第1導電型半導体領域が設けられた固体撮像素子であって、該高濃度第1導電型半導体領域は、該第1導電型半導体基板と電気的に分離され、該高濃度第1導電型半導体領域に対して所定の電位を印加可能とする電極部が設けられており、そのことにより上記目的が達成される。
また、好ましくは、本発明の固体撮像素子における受光部は受光ダイオードの構成部分とし、前記信号検出部はトランジスタで構成されている。
さらに、好ましくは、本発明の固体撮像素子における受光ダイオードは、前記第1導電型ウェル領域の一部と該第1導電型ウェル領域上の前記第2導電型ウェル領域とを有し、前記トランジスタは、該第1導電型ウェル領域の表面側に所定の間隔を開けて設けられた第2導電型ソース領域および第2導電型ドレイン領域と、該第2導電型ソース領域周囲の第1導電型ウェル領域上方にゲート絶縁膜を介して設けられたリング状のゲート電極と、該ゲート電極下の第1導電型ウェル領域上に形成されるチャネル領域と、該第1導電型ウェル領域内で該チャネル領域下の該第2導電型ソース領域近傍位置に設けられた高濃度第1導電型半導体領域からなる前記電荷蓄積領域とを有する。
さらに、好ましくは、本発明の固体撮像素子における第1導電型半導体基板と高濃度第1導電型半導体領域との間に、両者を電気的に分離する分離領域が設けられている。
さらに、好ましくは、本発明の固体撮像素子における第1導電型半導体基板上に、前記単位画素部が一または複数設けられた画素領域と、該画素領域を駆動する駆動回路領域とが設けられ、該画素領域と駆動回路領域間に、両者を電気的に分離する分離領域が設けられている。
さらに、好ましくは、本発明の固体撮像素子における高濃度第1導電型半導体領域が各単位画素部内で前記第2導電型ウェル領域により行方向および列方向の少なくとも一方に分離されている。
さらに、好ましくは、本発明の固体撮像素子における分離領域が絶縁材料からなる。
さらに、好ましくは、本発明の固体撮像素子における第2導電型ウェル領域と分離領域間に、高濃度第2導電型半導体領域が形成されている。
さらに、好ましくは、本発明の固体撮像素子における分離領域が前記第2導電型ウェル領域からなる。
さらに、好ましくは、本発明の固体撮像素子における高濃度第1導電型半導体領域は、隣接する複数の単位画素部間で行方向および列方向の少なくとも一方に連続して形成され、該複数の単位画素部に共通して前記電極部と電気的に接続されている。
さらに、好ましくは、本発明の固体撮像素子における高濃度第1導電型半導体領域に接して、前記第1導電型ウェル領域側とは反対側に、該高濃度第1導電型半導体領域よりもさらに不純物濃度が高い第1導電型半導体領域が設けられている。
さらに、好ましくは、本発明の固体撮像素子における電極部は、前記単位画素部毎に設けられ、隣接する複数の単位画素部間で行方向および列方向の少なくとも一方に連続して形成された配線によって電気的に接続されている。
本発明の固体撮像素子の製造方法は、請求項1〜12のいずれかに記載の固体撮像素子を駆動する固体撮像素子の駆動方法であって、前記電荷蓄積領域に蓄積された電荷を排出させる掃き出し期間に、前記高濃度第1導電型半導体領域に前記電極部を介して所定電位を印加して、該電荷蓄積領域から蓄積電荷を排出させるものであり、そのことにより上記目的が達成される。
また、好ましくは、本発明の固体撮像素子の製造方法において、高濃度第1導電型半導体領域に対して、前記電荷蓄積領域の電位を前記第2導電型ウェル領域の電位よりも高くするための所定電位を印加する。
さらに、好ましくは、本発明の固体撮像素子の製造方法において、第1導電型がp型であり、前記第2導電型がn型である場合に、前記高濃度第1導電型半導体領域に負電圧を印加する。
さらに、好ましくは、本発明の固体撮像素子の製造方法における掃き出し期間前の、前記電荷蓄積領域に蓄積された電荷を読み出す読み出し期間に、前記高濃度第1導電型半導体領域に所定電位を印加して、該電荷蓄積領域の蓄積電荷量を増加させる。
さらに、好ましくは、本発明の固体撮像素子の製造方法において、高濃度第1導電型半導体領域に、前記第2導電型ウェル領域の電位を前記電荷蓄積領域の電位よりも高くするための所定電位を印加する。
さらに、好ましくは、本発明の固体撮像素子の製造方法において、第1導電型がp型であり、前記第2導電型がn型である場合に、前記高濃度第1導電型半導体領域に該高濃度第1導電型半導体領域と第2導電型ウェル領域とで構成されるpn接合が順方向動作しない程度の正電圧を印加する。
さらに、好ましくは、本発明の固体撮像素子の製造方法において、正電圧は1Vである。
本発明の電子情報機器は、請求項1〜12のいずれかに記載の固体撮像素子を撮像部に用いており、そのことにより上記目的が達成される。
上記構成により、以下に、本発明の作用について説明する。
本発明にあっては、第1導電型(p型)半導体基板の第2導電型(n型)ウェル領域内に設けられた第1導電型(p型)ウェル領域内に受光部と信号検出部とを備え、信号検出部の第2導電型ウェル領域内で第1導電型(p型)ウェル領域の下方位置に高濃度第1導電型(p+)半導体領域が設けられた固体撮像素子であって、高濃度第1導電型半導体領域と第1導電型半導体基板とが電気的に分離され、高濃度第1導電型半導体領域に所定の電位を印加可能とする電極部が設けられている。
この場合、掃き出し期間に、高濃度第1導電型半導体領域に所定の電位を電極部を介して印加することによって、電荷蓄積領域(ホールポケット領域)に蓄積された電荷を第1導電型半導体基板側に排出させることができる。
従来の固体撮像素子では、掃き出し期間にドレイン領域およびソース領域に電圧を印加するため、ドレイン電圧およびゲート電圧として高電圧が必要とされていたが、本発明では掃き出し電位をチャネル電位と基板電位とに分けることにより、このような高電圧は必要とされない。よって、外部に専用の電源を設けたり、チップ内部にキャパシタを持つ昇圧回路などを設ける必要がなく、高電圧のゲート電圧を受けるための高耐圧トランジスタを作製する必要もない。また、掃き出し期間にソース領域に局所的な高電界が印加されて生じる不要な電荷や、高濃度第1導電型半導体領域に電荷が蓄積されて生じる各画素の電位ばらつきも防ぐことができる。さらに、将来、高画素化を図り、画素領域の面積が大きくなった場合でも、基板側から電圧を印加して電荷を排出させることにより、画素領域の面積を電極部(または高濃度第1導電型半導体領域)の行列ライン数に比例させて、ドレイン領域の負荷を低減させることができる。
また、読み出し期間には、高濃度第1導電型半導体領域に所定の電位(掃き出し期間と逆極性の電位)を印加することによって、電荷蓄積領域(ホールポケット領域)に蓄積された電荷を増加させることができる。これにより、掃き出し電圧の低電圧下を図った場合においても、電荷蓄積量の低下を防ぐことができる。
高濃度第1導電型半導体領域は、基板と電気的に分離されているため、掃き出し期間に第1導電型半導体領域に所定電圧を印加しても、基板上に設けられた周辺回路領域(駆動回路領域)に影響を与えることはない。
分離領域として、SOI基板の絶縁膜やSTI技術による絶縁膜を用いた場合、受光部のn型ウェル領域と分離領域との界面に高濃度第2導電型(n+)領域を更に形成することにより、絶縁膜界面での不要な電荷発生を抑制することができる。
また、分離領域としては、高濃度第1導電型半導体領域と反対導電型である第2導電型半導体領域を形成することもできる。例えば、SOI基板やSTI技術を用いずに、第2導電型ウェル領域によって分離領域を構成することもできる。
電極部は単位画素毎に設けることもできるが、高濃度第1導電型半導体領域を行・列方向に連結させ、例えば画素領域端部に設けた電極部から電圧を印加することにより、単位画素部毎に電極部を設ける必要がなくなり、画素面積を大きくとることができる。この場合、高濃度第1導電型半導体領域に接して、さらに不純物濃度が高い第1導電型(p++)半導体領域を設けることにより、高濃度第1導電型半導体領域の抵抗成分を抑えて遅延を減少させることもできる。また、電極部を単位画素部毎に設けた場合には、このような抵抗による遅延は生じない。
以上説明したように、本発明によれば、信号検出部の第2導電型ウェル領域内で第1導電型ウェル領域下に設けられた高濃度第1電荷蓄積領域を第1導電型半導体基板と電気的に分離してこれに電極部から所定電位を印加可能とすることにより、周辺回路領域に影響を与えることなく、電荷蓄積領域から電荷を容易かつ確実に排出させることができる。
また、従来技術に比べて掃き出し期間に高電圧が必要とされないため、消費電力の低減が可能となる。この場合に、外部専用電源や内部昇圧回路などが不要となり、掃き出し期間に高いゲート電圧が加わるために必要であった高耐圧トランジスタも不要となるため、固体撮像素子の小型化を図ることができる。
さらに、掃き出し期間に局所的な高電界が加わることによる不要な電荷発生や、高濃度第1導電型半導体領域の電荷蓄積による各画素の電位ばらつきを防いで、良好な撮像画像を得ることができる。
さらに、将来、高画素化を図り、画素領域の面積が大きくなっても、ドレイン側の負荷増大を防ぐことができる。
さらに、読み出し期間に高濃度第1導電型半導体領域に所定電位を印加することにより、電荷蓄積領域の蓄積電荷を増加させることができるため、飽和信号を増加させてダイナミックレンジを広げることができる。
以下に、本発明の固体撮像素子をMOS型イメージセンサに適用した実施形態1〜3および、その駆動方法の実施形態4,5について、図面を参照しながら詳細に説明する。
(実施形態1)
図1は、本発明の固体撮像素子の実施形態1であるMOS型イメージセンサの1画素分(単位画素部100A)の構成例を示す断面図である。なお、図8および図9の従来のMOS型イメージセンサと同じ作用効果を奏する部材については同一の符号を付している。
(実施形態1)
図1は、本発明の固体撮像素子の実施形態1であるMOS型イメージセンサの1画素分(単位画素部100A)の構成例を示す断面図である。なお、図8および図9の従来のMOS型イメージセンサと同じ作用効果を奏する部材については同一の符号を付している。
図1に示すように、本実施形態1のMOS型イメージセンサは、図8および図9に示す従来のMOS型イメージセンサと同様に、光照射により電荷を発生する光電変換用の受光部を持つ受光ダイオード101と、この受光ダイオード101に隣接して受光部で発生した電荷を読み出す信号検出部としての信号検出用MOSトランジスタ102(絶縁ゲート型電界効果トランジスタ)とを有する単位画素部100Aが例えば行方向および列方向に2次元状でマトリクス状に複数配列されて構成されている。
これらの受光ダイオード101と信号検出用MOSトランジスタ102とは、第1導電型半導体基板としての第1導電型(p型)シリコン基板1上の第2導電型(n型)ウェル領域2および、このn型ウェル領域2内に設けられた一つの第1導電型(p型)ウェル領域3に形成されている。
受光ダイオード101は、光電変換された信号電荷の発生領域(受光部)としてp型ウェル領域3の一部であるp型ウェル領域3Bと、そのp型ウェル領域3B上のn型ウェル領域2の部分とを有している。このn型ウェル領域2によって、p型ウェル領域3Bは埋め込み構造となっている。
MOSトランジスタ102は、ゲート電極4と、受光ダイオード部101側で発生した電荷を蓄積するための電荷蓄積領域としての第1導電型(p型:p+)ホールポケット領域5と、第2導電型(n型:n+)ソース領域6と、受光ダイオード部101の外側の第2導電型(n型:n+)ドレイン領域7と、n型ソース領域6とn型ウェル領域2間に形成されるチャネル領域8とを有している。
ゲート電極4は、p型ウェル領域3の一部であるp型ウェル領域3A上に、ゲート絶縁膜9を介してリング状に形成されている。
p型(p+)ホールポケット領域5は、ゲート電極4の下方であって、n型ソース領域6近傍位置のp型ウェル領域3A内に、n型ソース領域6を囲むようにリング状に形成されている。受光ダイオード101で発生した電荷はp型ホールポケット領域5に転送されて蓄積され、この蓄積電荷量に比例してMOSトランジスタ102の閾値が変化するようになっている。
n型ソース領域6は、リング状のゲート電極4の内側中央にあってp型ウェル領域3Aの表面側に設けられている。
n型ドレイン領域7は、受光ダイオード101の外側にあってn型ウェル領域2の表面側に設けられている。n型ドレイン領域7は、p型ウェル領域3を囲むように設けられたn型ウェル領域2と電気的に接続されており、p型ウェル領域3Aの表面側にリング状のゲート電極4を更に囲んで設けられたn型ウェル領域2の部分もドレイン領域として機能している。
チャネル領域8は、ゲート電極4下にあって、n型ソース領域6とn型ドレイン領域7(およびn型ウェル領域2)との間に設けられたp型ウェル領域3Aの表面側にn型(n+)不純物領域として、n型ソース領域6を中心としてリング状に形成されている。
また、信号検出用のMOSトランジスタ102の形成領域には、n型ウェル領域2内のp型ウェル領域3Aの下方(またはn型ウェル領域2下)に、高濃度第1導電型半導体領域としての高濃度p型(p+)領域10Aが埋め込み層として形成されている。
以下に、本実施形態1のMOS型イメージセンサの特徴構成について詳細に説明する。
本実施形態1のMOS型イメージセンサの単位画素部100Aが、図8および図9に示す従来のMOS型イメージセンサの単位画素部100と異なる点は、以下の通りである。
図8および図9に示す従来のMOS型イメージセンサでは、単位画素部100が設けられた画素領域とそれを駆動する駆動回路などを含む周辺回路領域(駆動回路領域)とが基板で電気的に接続されているため、掃き出し期間に電荷蓄積領域(ホールポケット領域5)から電荷を排出させるために基板に電圧印加を行うと、周辺回路にまで影響を及ぼしてしまう。
そこで、本実施形態1では、絶縁材料からなる絶縁領域によって、画素領域と駆動回路領域とを電気的に分離させると共に、p型半導体基板であるp型シリコン基板1と高濃度p型(p+)領域10Aとを電気的に分離し、高濃度p型(p+)領域10Aに所定の電位を与える電極部を設ける。
画素領域と駆動回路領域とを電気的に分離するために、SOI(Silicon on insulator)基板およびSTI(Shallow Trench Isolation)技術が利用されている。図1に示すように、SOI基板を用いることにより、基板垂直方向においてp型半導体基板1と高濃度p型(p+)領域10Aとが絶縁材料からなる埋め込み絶縁体11によって分離される。また、図示はしていないが、画素領域と駆動回路領域との境界に、STI技術を用いて絶縁材料をSOI基板の絶縁領域(埋め込み絶縁体11)まで埋め込むことによって、基板水平方向において画素領域と駆動回路領域とが絶縁部材にて電気的に分離される。
さらに、図示はしていないが、行列ライン毎に電荷排出を制御するため、高濃度p型(p+)領域10Aは、隣接する複数の単位画素部100A間で行方向および列方向の少なくともいすれか一方に連続して画素領域端部まで形成されている。画素領域端部に複数の単位画素部に共通して設けられた電極部(図示せず)から高濃度p型(p+)領域10Aに所定の電位が与えられるように、高濃度p型(p+)領域10Aが基板表面まで電気的に繋がるように、ゲート絶縁膜9上に形成された電極部(図示せず)と電気的に接続させている。
例えば高濃度第1導電型(p+)領域10Aを行方向に連結させた場合、列方向はn型ウェル領域2などの第2導電型(n型)領域により分離される。この場合、SOI基板の埋め込み絶縁体11とn型領域との界面において不要な電荷が発生するとノイズが生じるため、図1に示すように、界面に高濃度第2導電型(n+)領域12を形成して電荷発生を抑制することが好ましい。
また、高濃度第1導電型(p+)領域10Aに掃き出し用電圧を印加する場合、その濃度によっては行列ラインで抵抗が高くなって遅延が起こるおそれがある。このp+領域10Aとその上方のp型ウェル領域3Aとの間に設けられたn型ウェル領域2のポテンシャルを制御するためにp+領域10Aへの電圧印加が行われるため、濃度プロファイルを変化させずに抵抗を下げることは困難である。このため、図1に示すように、高濃度第1導電型(p+)領域10Aに接して、より高い不純物濃度の第1導電型(p++)領域13を埋め込み絶縁体11との間に形成して、低抵抗化を図ることが好ましい。
(実施形態2)
上記実施形態1では、絶縁材料からなる絶縁領域によって、画素領域と駆動回路領域とを電気的に分離させると共に、p型半導体基板1と高濃度p型(p+)領域10Aとを電気的に分離させたが、本実施形態2では、第2導電型(n型)領域からなる絶縁領域によって、画素領域と駆動回路領域とを電気的に分離させると共に、p型半導体基板1と、高濃度第1導電型半導体領域としての高濃度p型(p+)領域10Bとを電気的に分離させる場合である。
(実施形態2)
上記実施形態1では、絶縁材料からなる絶縁領域によって、画素領域と駆動回路領域とを電気的に分離させると共に、p型半導体基板1と高濃度p型(p+)領域10Aとを電気的に分離させたが、本実施形態2では、第2導電型(n型)領域からなる絶縁領域によって、画素領域と駆動回路領域とを電気的に分離させると共に、p型半導体基板1と、高濃度第1導電型半導体領域としての高濃度p型(p+)領域10Bとを電気的に分離させる場合である。
図2は、本発明の固体撮像素子の実施形態2であるMOS型イメージセンサの1画素分(単位画素部100B)の構成例を示す断面図である。なお、図1の実施形態1のMOS型イメージセンサと同じ作用効果を奏する部材については同一の符号を付している。
図2に示すように、単位画素部100Bでは、高濃度p型(p+)領域10Bが第2導電型(n型)ウェル領域2によって囲まれている。これによって、基板垂直方向においてp型半導体基板1と高濃度p型(p+)領域10Bとがn型ウェル領域2によって電気的に分離されていると共に、基板水平方向において画素領域と駆動回路領域(周辺回路領域)とが電気的に分離されている。
本実施形態2によれば、SOI基板を用いずに、基板垂直方向および基板水平方向ともに、画素領域と駆動回路領域とを電気的に分離させることが可能である。
なお、基板水平方向については、上記実施形態1の場合と同様に、駆動回路領域と画素領域との境界部にSTI技術を用いて絶縁材料からなる絶縁体を設けて電気的に分離させてもよい。その場合、STI技術を用いて作製された絶縁体とn型領域との界面において不要な電荷が発生するとノイズが生じるため、上記実施形態1の場合と同様に、界面に高濃度第2導電型(n+)領域を形成して電荷発生を抑制することが好ましい。
さらに、行列ライン毎に単位画素部100Bの電荷排出を制御したい場合には、高濃度p型(p+)領域10Bを隣接する複数の単位画素部100B間で行方向および列方向の少なくともいすれか一方に画素領域端部まで連続して形成し、画素領域端部に設けられた電極部から行列ライン毎に所定の電位を与えることができる。この場合にも、上記実施形態1の場合と同様に、遅延を防ぐために、高濃度第1導電型(p+)領域10Bに下方に接して、より高い不純物濃度の第1導電型(p++)領域13を形成して、低抵抗化を図ることが好ましい。
(実施形態3)
上記実施形態1,2では、複数の画素部に共通して電極部を形成したが、本実施形態3では1画素毎に電極部を形成する場合である。
(実施形態3)
上記実施形態1,2では、複数の画素部に共通して電極部を形成したが、本実施形態3では1画素毎に電極部を形成する場合である。
図3は、本発明の固体撮像素子の実施形態3であるMOS型イメージセンサの1画素分(単位画素部100C)の構成例を示す断面図である。なお、図1の実施形態1のMOS型イメージセンサと同じ作用効果を奏する部材については同一の符号を付している。
図3に示すように、単位画素部100Cでは、高濃度第1導電型半導体領域としての高濃度p型(p+)領域10Cが基板表面側のp型(p+)領域14まで電気的に繋がって設けられ、その上に、高濃度p型(p+)領域10Cに所定の電位を与えるための電極部15が設けられている。
さらに、行列ライン(単位画素部100C)毎に単位画素部100Cの電荷排出を制御したい場合には、隣接する複数の単位画素部間で行方向および列方向の少なくともいすれか一方に連続する配線を形成し、その配線に高濃度p型(p+)領域10Cに所定の電位を与えるための電極部15を接続することによって、行列ライン毎に所定の電位を与えることができる。
本実施形態3によれば、単位画素部100C毎に高濃度p型(p+)領域10Cに所定の電位を与えるための電極部15が設けられているため、前述した高濃度第1導電型半導体領域としての高濃度p型(p+)領域10Aおよび10Bを行方向および列方向の少なくとも一方に接続させて複数の単位画素部に共通の電極部から高濃度p型(p+)領域10A,10Bに所定の電位を与える上記実施形態1,2のように、抵抗による遅延が生じることはなく、高濃度第1導電型(p+)領域10Cに直下で接して、より高い不純物濃度の第1導電型(p++)領域を形成する必要はない。なお、この構造では、基板表面(ゲート絶縁膜9表面)に電極部15のコンタクト部や配線を設ける必要があるため、単位画素部の面積を大きくする必要がある。
したがって、上記実施形態1〜3の各構成によれば、画素領域が周辺回路領域(駆動領域)から分離されているため、従来の固体撮像素子に比べて、周辺回路領域から発生されるノイズの影響を抑制することが可能である。さらに、高濃度第1導電型(p+)領域に所定の電位を与える電極部を設けることにより、基板1側に不要な電荷が蓄積されることを防いで各画素部100A〜100Cの電位バラツキを抑えることもできる。
(実施形態4)
本実施形態4では、上記実施形態1〜3の固体撮像素子(MOS型イメージセンサ)において、電荷蓄積領域(ホールポケット領域5)に蓄積された電荷を第1導電型(p型)基板1側に排出させる掃き出し期間に、ホールポケット領域5から蓄積電荷を排出させるために、高濃度第1導電型(p+)領域10A〜10Cに負電圧を印加して、ホールポケット領域5の電位を第2導電型(n型)ウェル領域2の電位よりも高くする駆動方法について、図4のタイミングチャートおよび図5のポテンシャル分布図を用いて詳細に説明する。
(実施形態4)
本実施形態4では、上記実施形態1〜3の固体撮像素子(MOS型イメージセンサ)において、電荷蓄積領域(ホールポケット領域5)に蓄積された電荷を第1導電型(p型)基板1側に排出させる掃き出し期間に、ホールポケット領域5から蓄積電荷を排出させるために、高濃度第1導電型(p+)領域10A〜10Cに負電圧を印加して、ホールポケット領域5の電位を第2導電型(n型)ウェル領域2の電位よりも高くする駆動方法について、図4のタイミングチャートおよび図5のポテンシャル分布図を用いて詳細に説明する。
図5のポテンシャル分布図は、図1〜図3のMOS型イメージセンサにおいて、ホールポケット領域5を通る基板面に垂直な方向の掃き出し時のポテンシャル分布を示している。図5の縦軸はポテンシャル値を示し、その横軸は基板表面(ゲート絶縁膜表面)からの深さ(距離)を示している。
この固体撮像素子において、基本動作は、一連の撮像動作として、蓄積動作、読み出し動作および初期化(電荷掃き出し)動作の各動作が繰り返して行われる。本実施形態4の固体撮像素子の駆動方法と、図8および図9に示す従来の固体撮像素子の駆動方法とが異なる点は、掃き出し期間の動作であり、蓄積期間と読み出し期間(図11)とは同じ動作が行われるため、ここでは蓄積期間と読み出し期間の動作説明については省略する。
掃き出し期間には、図4に示すように、ドレイン電圧Vdとして2.5V程度の電圧が印加され、ゲート電圧Vgとして2.5V程度の電圧が印加されて信号検出用トランジスタ102のチャネル領域8が形成されることにより、ソース領域6の電位も2.5V程度となる。この掃き出し期間において、高濃度第1導電型(p+)領域10A〜10Cには−3V程度の負電圧を印加する。これにより、図5のポテンシャル分布に示すように、基板電位がVsub(GND)から負方向にVsub’(−3V程度)まで変化し、ホールポケット領域5に5V程度の電圧が印加されるため、ホールポケット領域5に蓄積された電荷(ホール)が基板側へと排出される。
以上のように、本実施形態4によれば、ホールポケット領域5の電荷を排出するための掃き出し電圧をゲート電圧Vgとして与えられるチャネル電位と、高濃度第1導電型(p+)領域10A〜10Cに与えられる基板電位Vsubとに分けることによって、従来の駆動方法のようにゲート電圧Vgに高電圧を印加する必要がなくなり、高耐圧用トランジスタが不要となる。
また、従来の駆動方法では、ホールポケット領域5の上部のチャネル領域8に高電圧を印加して電荷を排出させるため、ドレイン領域(ドレイン領域7とn型ウェル領域2)において掃き出し期間と読み出し期間とで電圧差が大きくなり、画素領域の面積が大きくなるにつれてドレイン領域の負荷が大きくなる。しかしながら、本実施形態4によれば、高濃度第1導電型(p+)領域10A〜10Cに対して各行列ライン毎に電圧を印加することによって、ドレイン領域7の電圧を変化させなくてもよいため、高画素化時にドレイン領域7に加わる負荷を低減させることができる。
(実施形態5)
本実施形態5では、上記実施形態1〜3の固体撮像素子(MOS型イメージセンサ)において、電荷蓄積領域(ホールポケット領域)5に蓄積された電荷を読み出す読み出し期間に、ホールポケット領域5の蓄積電荷を増加させるために、高濃度第1導電型(p+)領域10A〜10Cに正電圧を印加して、第2導電型(n型)ウェル領域2の電位をホールポケット領域5の電位よりも高くする駆動方法について、図6のタイミングチャートおよび図7のポテンシャル分布図を用いて説明する。
(実施形態5)
本実施形態5では、上記実施形態1〜3の固体撮像素子(MOS型イメージセンサ)において、電荷蓄積領域(ホールポケット領域)5に蓄積された電荷を読み出す読み出し期間に、ホールポケット領域5の蓄積電荷を増加させるために、高濃度第1導電型(p+)領域10A〜10Cに正電圧を印加して、第2導電型(n型)ウェル領域2の電位をホールポケット領域5の電位よりも高くする駆動方法について、図6のタイミングチャートおよび図7のポテンシャル分布図を用いて説明する。
図7のポテンシャル分布図は、図1〜図3のMOS型イメージセンサにおいて、ホールポケット領域5を通る基板面に垂直な方向の読み出し時のポテンシャル分布を示している。図7の縦軸はポテンシャル値を示し、その横軸は基板表面(ゲート絶縁膜表面)からの深さ(距離)を示している。
この固体撮像素子において、基本動作は、一連の撮像動作として、蓄積動作、読み出し動作および初期化(電荷掃き出し)動作の各動作が繰り返して行われる。本実施形態5の固体撮像素子の駆動方法と、図8および図9に示す従来の固体撮像素子の駆動方法とが異なる点は、読み出し期間と掃き出し期間における動作であり、掃き出し期間については上記実施形態4と同じ動作が行われるため、ここでは掃き出し期間の動作説明については省略する。
その読み出し期間には、信号検出用のMOSトランジスタ102のソース領域6に定電流源が接続され、ドレイン領域7(およびn型ウェル領域2)、ゲート電極4およびソース領域6によってソースフォロワ回路が構成される。この状態で、図6に示すように、ゲート電圧Vgとして2.5V程度、ドレイン電圧Vdとして2.5V程度の電圧が印加され、MOSトランジスタ102を飽和領域で動作させることによりホールポケット領域5に蓄積された電荷量に応じてソース電位が変調される。
この読み出し期間において、高濃度第1導電型(p+)領域10A〜10Cに1V程度の正電圧を印加する。これにより、図6に示すように、基板電位がVsub(GND)から正方向にVsub’(1V程度)まで変化し、ホールポケット領域5に蓄積される電荷(ホール)を増加させることができる。このときにホールポケット領域5に蓄積可能な最大信号電荷量を図7に斜線で示している。
従来の駆動方法では、基板電位VSubはGNDとなっているため、図11に示すようにホールポケット領域5に蓄積される電荷はn型ウェル領域2の電位によって決定される。このn型ウェル領域2の電位は、読み出し電圧を変化させる以外の方法では変化させることが困難であり、n型ウェル領域2への不純物注入により濃度分布を変化させる必要がある。
しかしながら、本実施形態5のように、読み出し期間中に高濃度第1導電型(p+)領域10A〜10Cに所定電圧(1V程度)を印加することにより、ホールポケット領域5の電荷量を増加させることが可能となる。
なお、本実施形態5において、このときの基板電位Vsubは、ドレイン領域7にも2.5V程度の電圧が印加されているため、n型ウェル領域2と高濃度第1導電型(p+)領域10A〜10Cとによって構成されるpn接合が順方向動作しない程度の電圧(例えば1V程度)に抑える必要がある。
以上により、上記実施形態1〜5によれば、p型半導体基板1のn型ウェル領域2および、このn型ウェル領域2内に設けられたp型ウェル領域3に、受光ダイオード101と信号検出用トランジスタ102とを備えた単位画素部100A(または100B,100C)が複数設けられ、トランジスタ形成領域102のn型ウェル領域2の下方位置に高濃度p型(p++)領域10A(または10B,10C)が設けられている。高濃度p型(p++)領域10Aは、p型半導体基板1と電気的に分離されており、例えば高濃度p型(p++)領域10Aに所定の電位を与える電極部が設けられている。高濃度p型(p++)領域10Aには、掃き出し期間にはホールポケット領域5から蓄積電荷を排出させるような電位(例えば−3V)が与えられ、読み出し期間にはホールポケット領域5の蓄積電荷を増大させるような電位(例えば1V)が与えられる。これによって、従来のように掃き出し期間に高電圧を用いることなく電荷を基板1側に容易かつ確実に排出させることができる。
なお、上記実施形態1〜5では、第1導電型をp型、第2導電型をn型として説明を行ったが、本発明はこれに限られず、第1導電型をn型、第2導電型をp型とした場合でも、本発明を適用可能であり、同様の効果を奏する。
また、本発明の固体撮像素子は、例えばビデオカメラ、デジタルカメラ、画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話機などの画像入力デバイス装置や、このような画像入力デバイス装置を搭載したパーソナルコンピュータなどの電子情報機器の撮像部に広く利用することができる。特に、低消費電力化、小型化および軽量化が要望される携帯電話機などの携帯型電子情報機器に良好に利用され得る。
さらに、上記実施形態1〜5では、本発明の各画素間の高濃度領域10Aの連結については特に説明しなかったが、この様子を図13(a)および図13(b)に示している。また、上記実施形態1〜5では、本発明の画素領域と駆動回路領域との境界部の分離についても特に説明しなかったが、図1のMOS型イメージセンサにおける画素領域と周辺回路領域との境界部を図14(a)で示し、図2のMOS型イメージセンサにおける画素領域と周辺回路領域との境界部を図14(b)で示している。
以上のように、本発明の好ましい実施形態1〜5を用いて本発明を例示してきたが、本発明は、この実施形態1〜5に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態1〜5の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
本発明は、画像を撮像可能とする固体撮像素子およびその駆動方法、これを撮像部に用いた例えばビデオカメラ、デジタルカメラ、画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話機などの画像入力デバイス装置の分野において、従来技術で必要とされていたような外部専用電源や内部昇圧回路、高耐圧トランジスタなど不要となり、高画素化が可能で良好な撮像画像が得られ、低消費電力で小型化された固体撮像素子を実現することができる。本発明の固体撮像素子は、例えばビデオカメラ、デジタルカメラ、画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話機などの画像入力デバイス装置や、このような画像入力デバイス装置を搭載したパーソナルコンピュータなどの電子情報機器に広く利用することが可能である。特に、低消費電力化、小型化および軽量化が要望される携帯型電子情報機器にも好適である。
1 p型半導体基板
2 n型ウェル領域
3,3A,3B p型ウェル領域
4 ゲート電極
5 ホールポケット領域
6 ソース領域(n+領域)
7 ドレイン領域(n+領域)
8 チャネル領域
9 ゲート絶縁膜
10A〜10C p+領域
11 埋め込み絶縁体
12 埋め込み絶縁体とn型領域との界面に設けられるn+領域
13 p+領域に接して設けられるp++領域
14 基板表面に設けられるp+領域
15 p+領域に所定の電位を与える電極部
100A〜100C 単位画素部
101 受光ダイオード
102 信号検出用トランジスタ
2 n型ウェル領域
3,3A,3B p型ウェル領域
4 ゲート電極
5 ホールポケット領域
6 ソース領域(n+領域)
7 ドレイン領域(n+領域)
8 チャネル領域
9 ゲート絶縁膜
10A〜10C p+領域
11 埋め込み絶縁体
12 埋め込み絶縁体とn型領域との界面に設けられるn+領域
13 p+領域に接して設けられるp++領域
14 基板表面に設けられるp+領域
15 p+領域に所定の電位を与える電極部
100A〜100C 単位画素部
101 受光ダイオード
102 信号検出用トランジスタ
Claims (20)
- 第1導電型半導体基板の第2導電型ウェル領域内に設けられた第1導電型ウェル領域内に、光照射により電荷を発生する受光部と、該受光部からの電荷を蓄積可能とする電荷蓄積領域とを有し、該電荷蓄積領域の蓄積電荷量に応じた信号読み出しを可能とする信号検出部を備えた単位画素部が複数設けられ、該信号検出部側の該第2導電型ウェル領域内の該第1導電型ウェル領域の下方位置に高濃度第1導電型半導体領域が設けられた固体撮像素子であって、
該高濃度第1導電型半導体領域は、該第1導電型半導体基板と電気的に分離され、該高濃度第1導電型半導体領域に対して所定の電位を印加可能とする電極部が設けられている固体撮像素子。 - 前記受光部は受光ダイオードの構成部分とし、前記信号検出部はトランジスタで構成されている請求項1に記載の固体撮像素子。
- 前記受光ダイオードは、前記第1導電型ウェル領域の一部と該第1導電型ウェル領域上の前記第2導電型ウェル領域とを有し、
前記トランジスタは、該第1導電型ウェル領域の表面側に所定の間隔を開けて設けられた第2導電型ソース領域および第2導電型ドレイン領域と、該第2導電型ソース領域周囲の第1導電型ウェル領域上方にゲート絶縁膜を介して設けられたリング状のゲート電極と、該ゲート電極下の第1導電型ウェル領域上に形成されるチャネル領域と、該第1導電型ウェル領域内で該チャネル領域下の該第2導電型ソース領域近傍位置に設けられた高濃度第1導電型半導体領域からなる前記電荷蓄積領域とを有する請求項2に記載の固体撮像素子。 - 前記第1導電型半導体基板と高濃度第1導電型半導体領域との間に、両者を電気的に分離する分離領域が設けられている請求項1に記載の固体撮像素子。
- 前記第1導電型半導体基板上に、前記単位画素部が一または複数設けられた画素領域と、該画素領域を駆動する駆動回路領域とが設けられ、該画素領域と駆動回路領域間に、両者を電気的に分離する分離領域が設けられている請求項1または4に記載の固体撮像素子。
- 前記高濃度第1導電型半導体領域が各単位画素部内で前記第2導電型ウェル領域により行方向および列方向の少なくとも一方に分離されている請求項1、4および5のいずれかに記載の固体撮像素子。
- 前記分離領域が絶縁材料からなる請求項4または5に記載の固体撮像素子。
- 前記第2導電型ウェル領域と分離領域間に、高濃度第2導電型半導体領域が形成されている請求項7に記載の固体撮像素子。
- 前記分離領域が前記第2導電型ウェル領域からなる請求項4または5に記載の固体撮像素子。
- 前記高濃度第1導電型半導体領域は、隣接する複数の単位画素部間で行方向および列方向の少なくとも一方に連続して形成され、該複数の単位画素部に共通して前記電極部と電気的に接続されている請求項1、4および6のいずれかに記載の固体撮像素子。
- 前記高濃度第1導電型半導体領域に接して、前記第1導電型ウェル領域側とは反対側に、該高濃度第1導電型半導体領域よりもさらに不純物濃度が高い第1導電型半導体領域が設けられている請求項10に記載の固体撮像素子。
- 前記電極部は、前記単位画素部毎に設けられ、隣接する複数の単位画素部間で行方向および列方向の少なくとも一方に連続して形成された配線によって電気的に接続されている請求項1に記載の固体撮像素子。
- 請求項1〜12のいずれかに記載の固体撮像素子を駆動する固体撮像素子の駆動方法であって、
前記電荷蓄積領域に蓄積された電荷を排出させる掃き出し期間に、前記高濃度第1導電型半導体領域に前記電極部を介して所定電位を印加して、該電荷蓄積領域から蓄積電荷を排出させる固体撮像素子の駆動方法。 - 前記高濃度第1導電型半導体領域に対して、前記電荷蓄積領域の電位を前記第2導電型ウェル領域の電位よりも高くするための所定電位を印加する請求項13に記載の固体撮像素子の駆動方法。
- 前記第1導電型がp型であり、前記第2導電型がn型である場合に、前記高濃度第1導電型半導体領域に負電圧を印加する請求項14に記載の固体撮像素子の駆動方法。
- 前記掃き出し期間前の、前記電荷蓄積領域に蓄積された電荷を読み出す読み出し期間に、前記高濃度第1導電型半導体領域に所定電位を印加して、該電荷蓄積領域の蓄積電荷量を増加させる請求項13に記載の固体撮像素子の駆動方法。
- 前記高濃度第1導電型半導体領域に、前記第2導電型ウェル領域の電位を前記電荷蓄積領域の電位よりも高くするための所定電位を印加する請求項16に記載の固体撮像素子の駆動方法。
- 前記第1導電型がp型であり、前記第2導電型がn型である場合に、前記高濃度第1導電型半導体領域に該高濃度第1導電型半導体領域と第2導電型ウェル領域とで構成されるpn接合が順方向動作しない程度の正電圧を印加する請求項17に記載の固体撮像素子の駆動方法。
- 前記正電圧は1Vである請求項18に記載の固体撮像素子の駆動方法。
- 請求項1〜12のいずれかに記載の固体撮像素子を撮像部に用いた電子情報機器。
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WO2016151982A1 (ja) * | 2015-03-26 | 2016-09-29 | パナソニックIpマネジメント株式会社 | 固体撮像素子およびこれを備えた撮像装置 |
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WO2016151982A1 (ja) * | 2015-03-26 | 2016-09-29 | パナソニックIpマネジメント株式会社 | 固体撮像素子およびこれを備えた撮像装置 |
JPWO2016151982A1 (ja) * | 2015-03-26 | 2018-01-25 | パナソニックIpマネジメント株式会社 | 固体撮像素子およびこれを備えた撮像装置 |
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