JP2005285890A - Zinc oxide processing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To improve the processing accuracy of a semiconductor film when manufacturing a thin film transistor using a semiconductor thin film comprising intrinsic zinc oxide. <P>SOLUTION: A contact layer forming layer 13 which comprises n-type zinc oxide, and a source-drain electrode forming layer 14 which comprises aluminum are deposited on the top surface of a semiconductor thin film forming layer 11 which comprises intrinsic zinc oxide and includes a channel protective film 5, and a resist layer 15 is formed on the entire top surface thereof. Then, after exposure, a developer for a resist is used to form a resist pattern 15b. Then, a develop process is continued or the developer for the resist is used to etch the source-drain electrode forming layer 14, contact layer forming layer 13 and semiconductor thin film forming layer 11 in the same device in succession. In this case, it is possible to make the contact layer and semiconductor thin film being formed less prone to be side-etched. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

この発明は亜鉛酸化物の加工方法に関する。   The present invention relates to a method for processing zinc oxide.

例えば、薄膜トランジスタには、絶縁基板の上面にゲート電極が設けられ、ゲート電極を含む絶縁基板の上面にゲート絶縁膜が設けられ、ゲート電極上におけるゲート絶縁膜の上面に真性アモルファスシリコンからなる半導体薄膜が設けられ、半導体薄膜の上面中央部にチャネル保護膜が設けられ、チャネル保護膜の上面両側およびその両側における半導体薄膜の上面にｎ型アモルファスシリコンからなるコンタクト層が設けられ、各コンタクト層の上面にソース・ドレイン電極が設けられたものがある（例えば、特許文献１参照）。   For example, in a thin film transistor, a gate electrode is provided on the upper surface of an insulating substrate, a gate insulating film is provided on the upper surface of the insulating substrate including the gate electrode, and a semiconductor thin film made of intrinsic amorphous silicon on the upper surface of the gate insulating film on the gate electrode. A channel protective film is provided in the center of the upper surface of the semiconductor thin film, and a contact layer made of n-type amorphous silicon is provided on both sides of the upper surface of the channel protective film and on the upper surface of the semiconductor thin film on both sides of the channel protective film. Are provided with source / drain electrodes (for example, see Patent Document 1).

特開平５−６７７８６号公報（図２）Japanese Patent Laid-Open No. 5-67786 (FIG. 2)

ところで、最近では、アモルファスシリコンの代わりに、それよりも高い移動度が得られることから、亜鉛酸化物（ＺｎＯ）を用いることが考えられている。このような亜鉛酸化物を用いた薄膜トランジスタの製造方法としては、例えば、ゲート絶縁膜上に真性亜鉛酸化物からなる半導体薄膜形成用層を成膜し、半導体薄膜形成用層の上面に窒化シリコンからなるチャネル保護膜をパターン形成し、チャネル保護膜を含む半導体薄膜形成用層の上面にｎ型亜鉛酸化物からなるコンタクト層形成用層を成膜し、次いで、コンタクト層形成用層および半導体薄膜形成用層を希酢酸を用いて連続してパターニングして、デバイスエリアにコンタクト層および半導体薄膜を形成し、次いで、その上にクロムからなるソース・ドレイン電極形成用層を成膜し、次いで、ソース・ドレイン電極形成用層をクロム用エッチング液を用いてパターニングして、ソース・ドレイン電極を形成することが考えられる。   Recently, instead of amorphous silicon, higher mobility can be obtained, and therefore it is considered to use zinc oxide (ZnO). As a method of manufacturing such a thin film transistor using zinc oxide, for example, a semiconductor thin film forming layer made of intrinsic zinc oxide is formed on a gate insulating film, and silicon nitride is formed on the upper surface of the semiconductor thin film forming layer. Forming a channel protective film to be a pattern, forming a contact layer forming layer made of n-type zinc oxide on the upper surface of the semiconductor thin film forming layer including the channel protective film, and then forming the contact layer forming layer and the semiconductor thin film The contact layer and the semiconductor thin film are formed in the device area by continuously patterning the working layer using dilute acetic acid, and then the source / drain electrode forming layer made of chromium is formed thereon, and then the source It is conceivable to form the source / drain electrodes by patterning the drain electrode forming layer using a chromium etching solution.

しかしながら、上記製造方法では、クロム用エッチング液がデバイスエリアに形成された亜鉛酸化物からなる半導体薄膜およびコンタクト層に対して過剰に高いエッチレートを示すため、デバイスエリアに形成された亜鉛酸化物からなる半導体薄膜およびコンタクト層に比較的大きなサイドエッチングが生じ、加工精度が悪くなってしまうということが分かった。   However, in the above manufacturing method, since the etching solution for chromium exhibits an excessively high etching rate with respect to the semiconductor thin film and the contact layer made of zinc oxide formed in the device area, the etching solution for zinc is formed from the zinc oxide formed in the device area. It has been found that relatively large side etching occurs in the resulting semiconductor thin film and contact layer, resulting in poor processing accuracy.

そこで、この発明は、加工精度を良くすることができる亜鉛酸化物の加工方法を提供することを目的とする。   Then, this invention aims at providing the processing method of the zinc oxide which can improve a processing precision.

この発明は、上記目的を達成するため、基板上に成膜された亜鉛酸化物層をレジスト用現像液を用いてあるいは特殊な条件で希酢酸を用いてエッチングすることを特徴とするものである。   In order to achieve the above object, the present invention is characterized in that a zinc oxide layer formed on a substrate is etched using a resist developer or using dilute acetic acid under special conditions. .

この発明によれば、基板上に成膜された亜鉛酸化物層をレジスト用現像液を用いてあるいは特殊な条件で希酢酸を用いてエッチングすることにより、亜鉛酸化物層の過剰なエッチングが抑制され、且つ、デバイスエリアに形成される亜鉛酸化物層にサイドエッチングが生じにくいようにすることができ、ひいては、加工精度を良くすることができる。   According to this invention, excessive etching of the zinc oxide layer is suppressed by etching the zinc oxide layer formed on the substrate using a resist developer or using dilute acetic acid under special conditions. In addition, side etching is less likely to occur in the zinc oxide layer formed in the device area, and as a result, processing accuracy can be improved.

（第１実施形態）
図１はこの発明の第１実施形態としての亜鉛酸化物の加工方法により形成された亜鉛酸化物層を備えた薄膜トランジスタの断面図を示す。この薄膜トランジスタでは、ガラス等からなる絶縁基板１の上面にクロムやアルミニウム等からなるゲート電極２が設けられている。ゲート電極２を含む絶縁基板１の上面には窒化シリコンからなるゲート絶縁膜３が設けられている。ゲート電極２上におけるゲート絶縁膜３の上面には真性亜鉛酸化物からなる半導体薄膜４が設けられている。 (First embodiment)
FIG. 1 shows a cross-sectional view of a thin film transistor having a zinc oxide layer formed by the zinc oxide processing method according to the first embodiment of the present invention. In this thin film transistor, a gate electrode 2 made of chromium, aluminum or the like is provided on the upper surface of an insulating substrate 1 made of glass or the like. A gate insulating film 3 made of silicon nitride is provided on the upper surface of the insulating substrate 1 including the gate electrode 2. A semiconductor thin film 4 made of intrinsic zinc oxide is provided on the upper surface of the gate insulating film 3 on the gate electrode 2.

半導体薄膜４の上面ほぼ中央部には窒化シリコンからなるチャネル保護膜５が設けられている。チャネル保護膜５の上面両側およびその両側における半導体薄膜４の上面にはｎ型亜鉛酸化物からなるコンタクト層６が設けられている。各コンタクト層６の上面にはアルミニウムやアルミニウム合金（例えば、Ａｌ−Ｎｄ−Ｔｉ合金）等のアルミニウム系金属からなるソース・ドレイン電極７が設けられている。ここで、半導体薄膜４、コンタクト層６およびソース・ドレイン電極７の周側面４ａ、６ａ、７ａはある角度で傾斜する傾斜面となっている。   A channel protective film 5 made of silicon nitride is provided at substantially the center of the upper surface of the semiconductor thin film 4. Contact layers 6 made of n-type zinc oxide are provided on both sides of the upper surface of the channel protective film 5 and on the upper surface of the semiconductor thin film 4 on both sides thereof. A source / drain electrode 7 made of an aluminum-based metal such as aluminum or an aluminum alloy (for example, an Al—Nd—Ti alloy) is provided on the upper surface of each contact layer 6. Here, the peripheral side surfaces 4a, 6a, 7a of the semiconductor thin film 4, the contact layer 6, and the source / drain electrode 7 are inclined surfaces inclined at a certain angle.

次に、この薄膜トランジスタの製造方法の一例について説明する。まず、図２に示すように、ガラス等からなる絶縁基板１の上面に、スパッタ法により成膜されたアルミニウムやクロム等からなる金属層をパターニングすることにより、ゲート電極２を形成する。次に、ゲート電極２を含む絶縁基板１の上面にプラズマＣＶＤ法により窒化シリコンからなるゲート絶縁膜３、真性亜鉛酸化物からなる半導体薄膜形成用層１１および窒化シリコンからなるチャネル保護膜形成用層１２を連続して成膜する。次に、チャネル保護膜形成用層１２をパターニングすることにより、チャネル保護膜５を形成する。   Next, an example of a method for manufacturing this thin film transistor will be described. First, as shown in FIG. 2, a gate electrode 2 is formed by patterning a metal layer made of aluminum, chromium, or the like formed by sputtering on the upper surface of an insulating substrate 1 made of glass or the like. Next, a gate insulating film 3 made of silicon nitride, a semiconductor thin film forming layer 11 made of intrinsic zinc oxide, and a channel protective film forming layer made of silicon nitride are formed on the upper surface of the insulating substrate 1 including the gate electrode 2 by plasma CVD. 12 are continuously formed. Next, the channel protective film 5 is formed by patterning the channel protective film forming layer 12.

次に、図３に示すように、チャネル保護膜５を含む半導体薄膜形成用層１１の上面にプラズマＣＶＤ法によりｎ型亜鉛酸化物からなるコンタクト層形成用層１３を成膜する。次に、コンタクト層形成用層１３の上面にスパッタ法によりアルミニウム系金属からなるソース・ドレイン電極形成用層１４を成膜する。次に、ソース・ドレイン電極形成用層１４の上面全体にスクリーン印刷法やスピンコーティング法等によりポジ型のレジスト層１５を形成する。   Next, as shown in FIG. 3, a contact layer forming layer 13 made of n-type zinc oxide is formed on the upper surface of the semiconductor thin film forming layer 11 including the channel protective film 5 by plasma CVD. Next, the source / drain electrode forming layer 14 made of an aluminum-based metal is formed on the upper surface of the contact layer forming layer 13 by sputtering. Next, a positive resist layer 15 is formed on the entire upper surface of the source / drain electrode forming layer 14 by screen printing, spin coating, or the like.

ここで、半導体薄膜形成用層１１の膜厚は１０００Å程度とし、コンタクト層形成用層１３の膜厚は５００Å程度とし、ソース・ドレイン電極形成用層１４の膜厚は３３００Å程度とし、レジスト層１５の膜厚は１．５μｍ程度とした。この場合、レジスト層１５を形成するフォトレジストは、２−エトキシエチルアセテートを主成分とし、クレゾールノボラック樹脂、ナフトキノンジアド化合物を含むポジティブレジスト（例えば、長瀬ポジティブレジスト３５１０２）である。   Here, the thickness of the semiconductor thin film forming layer 11 is about 1000 mm, the thickness of the contact layer forming layer 13 is about 500 mm, the thickness of the source / drain electrode forming layer 14 is about 3300 mm, and the resist layer 15 The film thickness was about 1.5 μm. In this case, the photoresist forming the resist layer 15 is a positive resist (for example, Nagase positive resist 35102) containing 2-ethoxyethyl acetate as a main component and containing a cresol novolac resin and a naphthoquinone diad compound.

次に、設計上のソース・ドレイン形成領域に対応する領域に遮光部を有する露光マスク（図示せず）を用いてレジスト層１５を露光し、図３の一点鎖線で示すように、該レジスト層１５におけるソース・ドレイン形成領域外を露光領域１５ａとする。次に、図３の状態のものを現像装置あるいはエッチング装置内に収納して、レジスト用現像液として、水９５〜９９ｗｔ％、テトラメチルアンモニウムハイドロオキサイド２．３８ｗｔ％のもの（例えば、長瀬ポジティブディベロッパーＮＰＤ−１）を用い、現像を行なうと、レジスト層１５のうち、露光領域１５ａが除去され、設計上のソース・ドレイン形成領域に対応する領域に未露光領域からなるレジストパターン１５ｂが形成される。   Next, the resist layer 15 is exposed using an exposure mask (not shown) having a light-shielding portion in a region corresponding to the designed source / drain formation region, and the resist layer is shown in FIG. An area outside the source / drain formation region 15 is defined as an exposure region 15a. Next, the state shown in FIG. 3 is accommodated in a developing device or an etching device, and the resist developer is 95 to 99 wt% water and 2.38 wt% tetramethylammonium hydroxide (for example, Nagase Positive Developer). When development is performed using NPD-1), the exposed region 15a is removed from the resist layer 15, and a resist pattern 15b composed of an unexposed region is formed in a region corresponding to the designed source / drain formation region. .

次に、上記現像工程を続行すると、すなわち、同一の装置内において、レジストパターン１５ｂをマスクとして上記レジスト用現像液を用いて、ソース・ドレイン電極形成用層１４、コンタクト層形成用層１３および半導体薄膜形成用層１１を同一装置内で連続してエッチングすると、図４に示すようになる。すなわち、上記レジスト用現像液を用いると、アルミニウム系金属層および亜鉛酸化物層をエッチングすることができる。ただし、この場合、レジストパターン１５ｂも多少エッチングされるため、レジストパターン１５ｂの周側面１５ｃが内側に向かって後退し、且つ、この周側面１５ｃがある角度で傾斜する傾斜面となる。   Next, when the development process is continued, that is, in the same apparatus, using the resist developer with the resist pattern 15b as a mask, the source / drain electrode forming layer 14, the contact layer forming layer 13, and the semiconductor When the thin film forming layer 11 is continuously etched in the same apparatus, it is as shown in FIG. That is, when the resist developer is used, the aluminum-based metal layer and the zinc oxide layer can be etched. However, in this case, since the resist pattern 15b is also etched to some extent, the peripheral side surface 15c of the resist pattern 15b recedes inward, and the peripheral side surface 15c becomes an inclined surface inclined at a certain angle.

そして、レジストパターン１５ｂの周側面１５ｃの内側に向かう後退に伴い、ソース・ドレイン電極７の周側面７ａも内側に向かって後退し、且つ、この周側面７ａもある角度で傾斜する傾斜面となる。また、コンタクト層６の周側面６ａも内側に向かって後退し、且つ、この周側面６ａもある角度で傾斜する傾斜面となる。さらに、半導体薄膜４の周側面４ａも内側に向かって後退し、且つ、この周側面４ａもある角度で傾斜する傾斜面となる。この後、レジストパターン１５ｂを剥離すると、図１に示す薄膜トランジスタが得られる。   As the resist pattern 15b recedes toward the inner side of the peripheral side surface 15c, the peripheral side surface 7a of the source / drain electrode 7 also recedes inward, and the peripheral side surface 7a also becomes an inclined surface inclined at an angle. . Further, the peripheral side surface 6a of the contact layer 6 also recedes inward, and the peripheral side surface 6a also becomes an inclined surface inclined at an angle. Further, the peripheral side surface 4a of the semiconductor thin film 4 also recedes inward, and the peripheral side surface 4a also becomes an inclined surface inclined at an angle. Thereafter, when the resist pattern 15b is peeled off, the thin film transistor shown in FIG. 1 is obtained.

このようにして得られた薄膜トランジスタでは、上記レジスト用現像液によってエッチング可能な金属からなるソース・ドレイン電極形成用層１４、コンタクト層形成用層１３および半導体薄膜形成用層１１を上記レジスト用現像液を用いて同一装置内で連続してエッチングしているため、レジストパターン１５ｂの周側面１５ｃの内側に向かう後退に伴い、ソース・ドレイン電極７、コンタクト層６および半導体薄膜４の周側面７ａ、６ａ、４ａが内側に向かって後退し、且つ、これらの周側面７ａ、６ａ、４ａがある角度で傾斜する傾斜面となり、これにより、コンタクト層６および半導体薄膜４の過剰なエッチングが抑制され、且つ、コンタクト層６および半導体薄膜４にサイドエッチングが生じにくいようにすることができ、ひいては、加工精度を良くすることができる。   In the thin film transistor thus obtained, the source / drain electrode forming layer 14, the contact layer forming layer 13 and the semiconductor thin film forming layer 11 made of a metal that can be etched by the resist developer are used as the resist developer. Since the etching is continuously performed in the same apparatus, the source / drain electrode 7, the contact layer 6, and the peripheral side surfaces 7 a and 6 a of the semiconductor thin film 4 are moved along with the receding toward the inside of the peripheral side surface 15 c of the resist pattern 15 b. 4a recedes inward, and the peripheral side surfaces 7a, 6a, 4a become inclined surfaces inclined at a certain angle, thereby suppressing excessive etching of the contact layer 6 and the semiconductor thin film 4; and Side etching can be made difficult to occur in the contact layer 6 and the semiconductor thin film 4, , It is possible to improve the machining accuracy.

因みに、上記レジスト用現像液をエッチング液としてエッチングした場合、レジスト：Ａｌ：酸化亜鉛のエッチング速度の比は２５：４〜５：１〜０．７であった。これに対し、アルミニウム用エッチング液でエッチングする場合、レジストは殆どエッチングされず、Ａｌ：酸化亜鉛のエッチング速度の比はほぼ１．２：１である。したがって、上記レジスト用現像液をエッチング液としてＡｌ系金属をエッチングする場合、Ａｌ系金属下の酸化亜鉛膜のサイドエッチング量は、アルミニウム用エッチング液でエッチングする場合に比して、１／４〜１／５程度に低減することができる。上記において、レジスト用現像液に対するエッチング速度が、金属層の方が酸化亜鉛より大きい場合には、酸化亜鉛の金属層界面側のエッジ部が、金属層の内方に入り込まないので、金属層が破損して異物となるような不具合を無くすことができ、そのような金属材料とすることが望ましい。   Incidentally, when the resist developer was used as an etching solution, the etching rate ratio of resist: Al: zinc oxide was 25: 4 to 5: 1 to 0.7. On the other hand, when etching with an etching solution for aluminum, the resist is hardly etched, and the ratio of the etching rate of Al: zinc oxide is approximately 1.2: 1. Therefore, when the Al-based metal is etched using the resist developer as an etching solution, the side etching amount of the zinc oxide film under the Al-based metal is 1/4 to less than that when etching with the aluminum etching solution. It can be reduced to about 1/5. In the above, when the etching rate with respect to the resist developer is larger than that of zinc oxide in the metal layer, the edge portion on the metal layer interface side of zinc oxide does not enter the inside of the metal layer. It is desirable to use such a metal material because it is possible to eliminate the problem of being broken and becoming a foreign object.

ただし、この場合、上記レジスト用現像液を用いて、当初から、ソース・ドレイン電極形成用層１４、コンタクト層形成用層１３および半導体薄膜形成用層１１を同一装置内で連続してエッチングしているため、レジストパターン１５ｂの周側面１５ｃの内側に向かう後退量が比較的大きく、実際に形成される半導体薄膜４およびコンタクト層６のサイドエッチング量が増大する。例えば、Ａｌ系金属からなる３３００μｍの膜厚のソース・ドレイン電極７を上記レジスト用現像液を用いてエッチングする時間を１２分３０秒とすると、レジスト層１５は、そのエッジ部がほぼ１．５μｍ後退する。レジスト層１５の後退に伴い、ソース・ドレイン電極７、半導体薄膜４およびコンタクト層６のエッジ部が後退する量、すなわち、サイドエッチング量が増大する。そこで、次に、実際に形成される半導体薄膜４およびコンタクト層６のサイドエチング量を低減することができるこの発明の第２実施形態について説明する。   However, in this case, the source / drain electrode forming layer 14, the contact layer forming layer 13 and the semiconductor thin film forming layer 11 are continuously etched in the same apparatus from the beginning using the resist developer. Therefore, the retreat amount toward the inside of the peripheral side surface 15c of the resist pattern 15b is relatively large, and the side etching amount of the semiconductor thin film 4 and the contact layer 6 that are actually formed increases. For example, if the time for etching the source / drain electrode 7 made of Al-based metal with a thickness of 3300 μm using the resist developer is 12 minutes and 30 seconds, the edge of the resist layer 15 is approximately 1.5 μm. fall back. As the resist layer 15 recedes, the amount by which the edge portions of the source / drain electrodes 7, the semiconductor thin film 4 and the contact layer 6 recede, that is, the side etching amount increases. Therefore, a second embodiment of the present invention that can reduce the side etching amount of the semiconductor thin film 4 and the contact layer 6 that are actually formed will now be described.

（第２実施形態）
図５はこの発明の第２実施形態としての亜鉛酸化物の加工方法により形成された亜鉛酸化物層を備えた薄膜トランジスタの断面図を示す。この薄膜トランジスタにおいて、図１に示す場合と異なる点は、ソース・ドレイン電極７、コンタクト層６および半導体薄膜４の周側面７ａ、６ａ、４ａの内側に向かう後退量が図１に示す場合よりもある程度減少し、且つ、これらの周側面７ａ、６ａ、４ａの傾斜角度が図１に示す場合よりもある程度大きくなっている点である。 (Second Embodiment)
FIG. 5 shows a sectional view of a thin film transistor provided with a zinc oxide layer formed by the zinc oxide processing method according to the second embodiment of the present invention. In this thin film transistor, the difference from the case shown in FIG. 1 is that the amount of receding toward the inside of the peripheral side surfaces 7a, 6a and 4a of the source / drain electrode 7, the contact layer 6 and the semiconductor thin film 4 is somewhat larger than that shown in FIG. It is a point which decreases and the inclination angle of these peripheral side surfaces 7a, 6a, 4a is somewhat larger than the case shown in FIG.

次に、この薄膜トランジスタの製造方法の一例について説明する。この場合、図３に示すように、レジストパターン１５ｂを形成した後に、図６に示すように、レジストパターン１５ｂをマスクとしてアルミニウム用エッチング液を用いてソース・ドレイン電極形成用層１４をハーフエッチングして、レジストパターン１５ｂ下以外の領域におけるソース・ドレイン電極形成用層１４ａの膜厚を薄くする。この場合、アルミニウム用エッチング液としては、硝酸９．６ｗｔ％、酢酸６．０ｗｔ％、燐酸６７．０ｗｔ％、水１７．４ｗｔ％のものを用いた。このアルミニウム用エッチング液では、レジストパターン１５ｂはほとんどエッチングされず、設計上のサイズに維持される。   Next, an example of a method for manufacturing this thin film transistor will be described. In this case, after forming the resist pattern 15b as shown in FIG. 3, the source / drain electrode forming layer 14 is half-etched using an etching solution for aluminum with the resist pattern 15b as a mask as shown in FIG. Thus, the thickness of the source / drain electrode formation layer 14a in the region other than the region under the resist pattern 15b is reduced. In this case, the etching solution for aluminum used was 9.6 wt% nitric acid, 6.0 wt% acetic acid, 67.0 wt% phosphoric acid, and 17.4 wt% water. In this aluminum etching solution, the resist pattern 15b is hardly etched and is maintained at the designed size.

例えば、アルミニウム用エッチング液を用いて、膜厚３３００ÅのＡｌ系金属よりなるソース・ドレイン電極形成用層１４をエッチングする場合、約５０秒で膜厚全体をエッチングするが、膜厚全体をエッチングする少し手前、例えば、エッチング時間を３０〜４５秒にして、膜厚の４０〜１０％程度残存した状態でエッチング処理を終了する。、この状態では、レジストパターン１５ｂ下のソース・ドレイン電極形成用層１４の周側面１４ｂは急な傾斜面となる。   For example, when the source / drain electrode forming layer 14 made of an Al-based metal having a thickness of 3300 mm is etched using an etching solution for aluminum, the entire thickness is etched in about 50 seconds, but the entire thickness is etched. A little before, for example, the etching time is set to 30 to 45 seconds, and the etching process is finished in a state where about 40 to 10% of the film thickness remains. In this state, the peripheral side surface 14b of the source / drain electrode forming layer 14 under the resist pattern 15b is a steeply inclined surface.

次に、レジストパターン１５ｂをマスクとして上記レジスト用現像液を用いて、レジストパターン１５ｂ下以外の領域におけるソース・ドレイン電極形成用層１４ａ、コンタクト層形成用層１３および半導体薄膜形成用層１１を同一装置内で連続してエッチングすると、図７に示すようになる。この場合も、レジストパターン１５ｂが多少エッチングされるが、レジストパターン１５ｂ下以外の領域におけるソース・ドレイン電極形成用層１４ａの膜厚を予め薄くしているため、それに対応する分だけ、エッチング時間が短縮され、レジストパターン１５ｂの周側面１５ｃの内側に向かう後退量が図４に示す場合よりもある程度減少し、且つ、この周側面１５ｃの傾斜角度が図４に示す場合よりもある程度大きくなる。   Next, using the resist developer with the resist pattern 15b as a mask, the source / drain electrode forming layer 14a, the contact layer forming layer 13 and the semiconductor thin film forming layer 11 in the region other than the region below the resist pattern 15b are made identical. When continuously etched in the apparatus, the result is as shown in FIG. Also in this case, the resist pattern 15b is slightly etched. However, since the film thickness of the source / drain electrode forming layer 14a in the region other than the region under the resist pattern 15b is thinned in advance, the etching time is correspondingly increased. As a result, the amount of receding toward the inside of the peripheral side surface 15c of the resist pattern 15b is reduced to some extent as compared to the case shown in FIG. 4, and the inclination angle of the peripheral side surface 15c becomes somewhat larger than that shown in FIG.

すなわち、ソース・ドレイン電極形成用層１４が元の膜厚の４０〜１０％程度残存した状態であれば、上記レジスト用現像液を用いたエッチング時間は、膜厚全体に亘って上記レジスト用現像液を用いてエッチングする場合に比して、ほぼ４０〜１０％に低減することになるので、その分、ソース・ドレイン電極７、コンタクト層６および半導体薄膜４のサイドエッチング量を低減することができる。この後、レジストパターン１５ｂを剥離すると、図５に示す薄膜トランジスタが得られる。   That is, if the source / drain electrode forming layer 14 remains in a state where about 40 to 10% of the original film thickness remains, the etching time using the resist developer is the resist development over the entire film thickness. Compared to the case of etching using a liquid, the amount is reduced to about 40 to 10%. Therefore, the amount of side etching of the source / drain electrode 7, the contact layer 6 and the semiconductor thin film 4 can be reduced accordingly. it can. Thereafter, when the resist pattern 15b is peeled off, the thin film transistor shown in FIG. 5 is obtained.

このようにして得られた薄膜トランジスタでは、ソース・ドレイン電極７、コンタクト層６および半導体薄膜４の周側面７ａ、６ａ、４ａの内側に向かう後退量が図１に示す場合よりもある程度減少し、且つ、これらの周側面７ａ、６ａ、４ａの傾斜角度が図１に示す場合よりもある程度大きくなるため、実際に形成される半導体薄膜４およびコンタクト層６のサイズを設計上のサイズに近付けることができる。ところで、実際に形成される半導体薄膜４およびコンタクト層６のサイズを設計上のサイズにより一層近付けることも可能であり、そこで、次に、実際に形成される半導体薄膜４およびコンタクト層６のサイズを設計上のサイズにより一層近付けるができるこの発明の第３実施形態について説明する。   In the thin film transistor thus obtained, the amount of receding toward the inside of the peripheral side surfaces 7a, 6a and 4a of the source / drain electrode 7, the contact layer 6 and the semiconductor thin film 4 is reduced to some extent as compared with the case shown in FIG. Since the inclination angles of these peripheral side surfaces 7a, 6a, 4a are somewhat larger than those shown in FIG. 1, the sizes of the semiconductor thin film 4 and the contact layer 6 that are actually formed can be brought close to the designed sizes. . By the way, it is possible to make the sizes of the semiconductor thin film 4 and the contact layer 6 actually formed closer to the designed size. Next, the sizes of the semiconductor thin film 4 and the contact layer 6 actually formed are set next. A third embodiment of the present invention that can be brought closer to the design size will be described.

（第３実施形態）
図８はこの発明の第３実施形態としての亜鉛酸化物の加工方法により形成された亜鉛酸化物層を備えた薄膜トランジスタの断面図を示す。この薄膜トランジスタにおいて、図５に示す場合と異なる点は、ソース・ドレイン電極７の周側面７ａの内側に向かう後退量が図５に示す場合よりもさらに減少し、また、半導体薄膜４およびコンタクト層６の周側面４ａ、６ａの内側に向かう後退量が図５に示す場合よりもさらに減少している点である。 (Third embodiment)
FIG. 8 shows a cross-sectional view of a thin film transistor provided with a zinc oxide layer formed by the zinc oxide processing method according to the third embodiment of the present invention. In this thin film transistor, the difference from the case shown in FIG. 5 is that the amount of receding toward the inside of the peripheral side surface 7a of the source / drain electrode 7 is further reduced as compared with the case shown in FIG. The amount of retreat toward the inside of the peripheral side surfaces 4a and 6a is further reduced as compared with the case shown in FIG.

次に、この薄膜トランジスタの製造方法の一例について説明する。この場合、図６に示すように、レジストパターン１５ｂ下以外の領域におけるソース・ドレイン電極形成用層１４ａの膜厚を薄くした後に、レジストパターン１５ｂをマスクとして上記レジスト用現像液を用いて、レジストパターン１５ｂ下以外の領域におけるソース・ドレイン電極形成用層１４ａをエッチングして除去し、そのまま、上記レジスト用現像液を用いたエッチング処理を継続し、図９に示すように、コンタクト層形成用層１３をハーフエッチングして、ソース・ドレイン電極７下以外の領域におけるコンタクト層形成用層１３の膜厚が薄くなった状態で終了する。   Next, an example of a method for manufacturing this thin film transistor will be described. In this case, as shown in FIG. 6, after thinning the film thickness of the source / drain electrode forming layer 14a in the region other than the region under the resist pattern 15b, the resist pattern 15b is used as a mask and the resist developer is used. The source / drain electrode forming layer 14a in the region other than under the pattern 15b is removed by etching, and the etching process using the resist developer is continued as it is. As shown in FIG. 13 is half-etched, and the process is completed in a state where the film thickness of the contact layer forming layer 13 in the region other than the region under the source / drain electrode 7 is reduced.

ただし、この場合も、レジストパターン１５ｂが多少エッチングされるが、この場合のエッチング時間は、レジストパターン１５ｂ下以外の領域におけるソース・ドレイン電極形成用層１４ａをエッチングして除去し、続いて、コンタクト層形成用層１３をハーフエッチングするだけの短い時間であるため、レジストパターン１５ｂの周側面１５ｃの内側に向かう後退量がより一層減少し、且つ、この周側面１５ｃの傾斜角度が図７に示す場合よりもある程度大きくなる。   In this case, however, the resist pattern 15b is slightly etched. In this case, the etching time is such that the source / drain electrode forming layer 14a is removed by etching in a region other than the region under the resist pattern 15b, and then the contact is made. Since the time is short enough to half-etch the layer forming layer 13, the amount of recession of the resist pattern 15b toward the inner side of the peripheral side surface 15c is further reduced, and the inclination angle of the peripheral side surface 15c is shown in FIG. It will be somewhat larger than the case.

そして、レジストパターン１５ｂの周側面１５ｃの内側に向かう後退量のより一層の減少に伴い、ソース・ドレイン電極７の周側面７ａの内側に向かう後退量もより一層減少し、且つ、この周側面７ａの傾斜角度が図７に示す場合よりもある程度大きくなる。また、ソース・ドレイン電極７下のコンタクト層形成用層１３の周側面１３ｂの内側に向かう後退量もより一層減少し、且つ、この周側面１３ｂの傾斜角度が図７に示す場合よりもある程度大きくなる。   As the amount of receding toward the inside of the peripheral side surface 15c of the resist pattern 15b further decreases, the amount of receding toward the inside of the peripheral side surface 7a of the source / drain electrode 7 further decreases, and the peripheral side surface 7a. Is somewhat larger than the case shown in FIG. Further, the amount of receding toward the inner side of the peripheral side surface 13b of the contact layer forming layer 13 below the source / drain electrode 7 is further reduced, and the inclination angle of the peripheral side surface 13b is somewhat larger than that shown in FIG. Become.

次に、レジストパターン１５ｂをマスクとして希酢酸（酢酸１〜０．５ｗｔ％水溶液）を用いて、ソース・ドレイン電極形成用層７下以外の領域におけるコンタクト層形成用層１３ａおよび半導体薄膜形成用層１１を同一装置内で連続してエッチングすると、図１０に示すようになる。この場合、上記希酢酸では、レジストパターン１５ｂおよびソース・ドレイン電極７はほとんどエッチングされない。したがって、図９に示す状態において、ソース・ドレイン電極７下以外の領域におけるコンタクト層形成用層１３および半導体薄膜形成用層１１がエッチングされて除去され、図１０に示すように、ソース・ドレイン電極７下にコンタクト層６および半導体薄膜４が形成され、且つ、それらの周側面６ａ、４ａが急な傾斜面となる。この後、レジストパターン１５ｂを剥離すると、図８に示す薄膜トランジスタが得られる。   Next, using the resist pattern 15b as a mask, the contact layer forming layer 13a and the semiconductor thin film forming layer in regions other than the source / drain electrode forming layer 7 using dilute acetic acid (1 to 0.5 wt% aqueous solution of acetic acid) When 11 is continuously etched in the same apparatus, it becomes as shown in FIG. In this case, the resist pattern 15b and the source / drain electrodes 7 are hardly etched with the dilute acetic acid. Accordingly, in the state shown in FIG. 9, the contact layer forming layer 13 and the semiconductor thin film forming layer 11 in the region other than the region below the source / drain electrode 7 are removed by etching. As shown in FIG. 7, the contact layer 6 and the semiconductor thin film 4 are formed, and the peripheral side surfaces 6a and 4a are steeply inclined surfaces. Thereafter, when the resist pattern 15b is peeled off, the thin film transistor shown in FIG. 8 is obtained.

このようにして得られた薄膜トランジスタでは、ソース・ドレイン電極７の周側面１５ｃの内側に向かう後退量がより一層減少し、且つ、この周側面１５ｃの傾斜角度が図５に示す場合よりもある程度大きくなり、ソース・ドレイン電極７下に形成されたコンタクト層６および半導体薄膜４の周側面６ａ、４ａが急な傾斜面となるため、実際に形成される半導体薄膜４およびコンタクト層６のサイズを設計上のサイズにより一層近付けることができる。また、亜鉛酸化物に対する上記希酢酸のエッチレートは１０００Å／分程度であるので、上記希酢酸によるエッチング時間を上記レジスト用現像液によるエッチング時間よりも短縮することができる。   In the thin film transistor thus obtained, the retreat amount of the source / drain electrode 7 toward the inner side of the peripheral side surface 15c is further reduced, and the inclination angle of the peripheral side surface 15c is somewhat larger than that shown in FIG. Since the peripheral side surfaces 6a and 4a of the contact layer 6 and the semiconductor thin film 4 formed under the source / drain electrodes 7 become steeply inclined surfaces, the sizes of the actually formed semiconductor thin film 4 and the contact layer 6 are designed. You can get closer to the size above. Moreover, since the etching rate of the diluted acetic acid with respect to zinc oxide is about 1000 kg / min, the etching time with the diluted acetic acid can be made shorter than the etching time with the resist developer.

（第４実施形態）
上記第３実施形態では、半導体薄膜４およびコンタクト層６のサイズを設計上のサイズにより一層近付けることができる場合について説明したが、次に、半導体薄膜４およびコンタクト層６のサイズを設計上のサイズにさらに近づけることができるこの発明の第４実施形態について説明する。 (Fourth embodiment)
In the third embodiment, the case where the size of the semiconductor thin film 4 and the contact layer 6 can be made closer to the design size has been described. Next, the size of the semiconductor thin film 4 and the contact layer 6 is changed to the design size. A fourth embodiment of the present invention that can be further approximated to will be described.

図１１はこの発明の第４実施形態としての亜鉛酸化物の加工方法により形成された亜鉛酸化物層を備えた薄膜トランジスタの断面図を示す。この薄膜トランジスタにおいて、図８に示す場合と大きく異なる点は、アルミニウムからなる第１のソース・ドレイン電極７の上面にクロムからなる第２のソース・ドレイン電極８を設けた点である。この場合、第１のソース・ドレイン電極７の周側面７ａはある程度傾斜する傾斜面となっているが、第２のソース・ドレイン電極８の周側面８ａは急な傾斜面となっている。   FIG. 11 is a sectional view of a thin film transistor provided with a zinc oxide layer formed by the zinc oxide processing method according to the fourth embodiment of the present invention. In this thin film transistor, the main difference from the case shown in FIG. 8 is that a second source / drain electrode 8 made of chromium is provided on the upper surface of the first source / drain electrode 7 made of aluminum. In this case, the peripheral side surface 7a of the first source / drain electrode 7 is inclined to some extent, but the peripheral side surface 8a of the second source / drain electrode 8 is steeply inclined.

次に、この薄膜トランジスタの製造方法の一例について説明する。この場合、図３に示すように、アルミニウムからなる第１のソース・ドレイン電極形成用層１４を成膜した後に、図１２に示すように、第１のソース・ドレイン電極形成用層１４の上面にスパッタ法によりクロムからなる第２のソース・ドレイン電極形成用層１６を成膜し、次いで、第２のソース・ドレイン電極形成用層１６の上面の設計上のソース・ドレイン形成領域に対応する領域にレジストパターン１５ｂを形成する。この場合、半導体薄膜形成用層１１の膜厚は１０００Å程度とし、コンタクト層形成用層１３の膜厚は５００Å程度とし、第１のソース・ドレイン電極形成用層１４の膜厚は３３００Å程度とし、第２のソース・ドレイン電極形成用層１６の膜厚は１０００Å程度とし、レジスト層１５の膜厚は１．５μｍ程度とした。   Next, an example of a method for manufacturing this thin film transistor will be described. In this case, as shown in FIG. 3, after the first source / drain electrode formation layer 14 made of aluminum is formed, the upper surface of the first source / drain electrode formation layer 14 is formed as shown in FIG. Then, a second source / drain electrode forming layer 16 made of chromium is formed by sputtering, and then corresponds to the designed source / drain forming region on the upper surface of the second source / drain electrode forming layer 16. A resist pattern 15b is formed in the region. In this case, the thickness of the semiconductor thin film forming layer 11 is about 1000 mm, the thickness of the contact layer forming layer 13 is about 500 mm, the thickness of the first source / drain electrode forming layer 14 is about 3300 mm, The film thickness of the second source / drain electrode formation layer 16 was about 1000 mm, and the film thickness of the resist layer 15 was about 1.5 μm.

次に、レジストパターン１５ｂをマスクとしてクロム用エッチング液を用いて、第２のソース・ドレイン電極形成用層１６をエッチングすると、図１３に示すように、レジストパターン１５ｂ下に第２のソース・ドレイン電極８が形成される。この場合、クロム用エッチング液としては、硝酸９．６ｗｔ％、酢酸６．０ｗｔ％、燐酸６７．０ｗｔ％、水１７．４ｗｔ％のものを用いた。このクロム用エッチング液では、レジストパターン１５ｂはほとんどエッチングされず、設計上のサイズに維持される。したがって、この状態では、レジストパターン１５ｂ下の第２のソース・ドレイン電極８の周側面８ａは急な傾斜面となる。   Next, when the second source / drain electrode forming layer 16 is etched by using the resist pattern 15b as a mask and a chromium etching solution, the second source / drain is formed below the resist pattern 15b as shown in FIG. Electrode 8 is formed. In this case, the etching solution for chromium was 9.6 wt% nitric acid, 6.0 wt% acetic acid, 67.0 wt% phosphoric acid, and 17.4 wt% water. In this chromium etching solution, the resist pattern 15b is hardly etched and is maintained at the designed size. Therefore, in this state, the peripheral side surface 8a of the second source / drain electrode 8 under the resist pattern 15b is a steeply inclined surface.

次に、レジストパターン１５ｂをマスクとして上記レジスト用現像液を用いて、第１のソース・ドレイン電極形成用層１４、コンタクト層形成用層１３および半導体薄膜形成用層１１を同一装置内で連続してエッチングすると、図１４に示すようになる。この場合も、レジストパターン１５ｂは多少エッチングされるため、レジストパターン１５ｂの周側面１５ｃが内側に向かって図４に示す場合と同様に後退し、且つ、この周側面１５ｃがある角度で傾斜する傾斜面となる。ただし、この場合、上記レジスト用現像液では、クロムからなる第２のソース・ドレイン電極８はほとんどエッチングされない。したがって、この場合、第２のソース・ドレイン電極８はエッチングマスクとして機能する。   Next, using the resist developer using the resist pattern 15b as a mask, the first source / drain electrode forming layer 14, the contact layer forming layer 13 and the semiconductor thin film forming layer 11 are continuously formed in the same apparatus. Then, the etching is as shown in FIG. Also in this case, since the resist pattern 15b is slightly etched, the peripheral side surface 15c of the resist pattern 15b recedes inward as in the case shown in FIG. 4, and the peripheral side surface 15c is inclined at an angle. It becomes a surface. However, in this case, the second source / drain electrode 8 made of chromium is hardly etched by the resist developer. Therefore, in this case, the second source / drain electrode 8 functions as an etching mask.

そして、レジストパターン１５ｂの周側面１５ｃが内側に向かって図４に示す場合と同様に比較的大きく後退しても、第２のソース・ドレイン電極８がエッチングマスクとして機能することにより、第１のソース・ドレイン電極７の周側面７ａの内側に向かう後退量、すなわち、サイドエッチング量が図４に示す場合よりも減少する。このため、第１のソース・ドレイン電極７下に形成されたコンタクト層６および半導体薄膜４の周側面６ａ、４ａのサイドエッチング量が低減し、コンタクト層６および半導体薄膜４のサイズを設計上のサイズにさらに近づけることができる。この後、レジストパターン１５ｂを剥離すると、図１１に示す薄膜トランジスタが得られる。   Then, even if the peripheral side surface 15c of the resist pattern 15b recedes relatively inward as in the case shown in FIG. 4, the second source / drain electrode 8 functions as an etching mask, so that the first The amount of receding toward the inner side of the peripheral side surface 7a of the source / drain electrode 7, that is, the side etching amount is smaller than that shown in FIG. This reduces the amount of side etching of the contact layer 6 and the peripheral side surfaces 6a and 4a of the semiconductor thin film 4 formed under the first source / drain electrode 7, and the size of the contact layer 6 and the semiconductor thin film 4 is designed. You can get closer to the size. Thereafter, when the resist pattern 15b is peeled off, the thin film transistor shown in FIG. 11 is obtained.

このようにして得られた薄膜トランジスタでは、クロムからなる第２のソース・ドレイン電極８が上記レジスト用現像液ではほとんどエッチングされず、エッチングマスクとして機能するため、第２のソース・ドレイン電極８下に形成される第１のソース・ドレイン電極７の周側面７ａが内側に向かってやや後退しても、第１のソース・ドレイン電極７下に形成されるコンタクト層６および半導体薄膜４の周側面６ａ、４ａが急な傾斜面となり、コンタクト層６および半導体薄膜４のサイズを設計上のサイズにさせに近づけることができる。   In the thin film transistor thus obtained, the second source / drain electrode 8 made of chromium is hardly etched by the resist developer and functions as an etching mask. Even if the peripheral side surface 7a of the first source / drain electrode 7 to be formed is slightly retracted inward, the contact layer 6 formed under the first source / drain electrode 7 and the peripheral side surface 6a of the semiconductor thin film 4 are formed. 4a becomes a steep inclined surface, and the size of the contact layer 6 and the semiconductor thin film 4 can be brought close to the designed size.

（その他の実施形態）
図１３に示す工程後に、図６に示すように、上記アルミニウム用エッチング液を用いて第１のソース・ドレイン電極形成用層１４をハーフエッチングし、次いで、上記レジスト用現像液を用いて残存する薄膜の第１のソース・ドレイン電極形成用層１４ａ、コンタクト層形成用層１３および半導体薄膜形成用層１１を同一装置内で連続してエッチングするようにしてもよい。 (Other embodiments)
After the step shown in FIG. 13, as shown in FIG. 6, the first source / drain electrode forming layer 14 is half-etched using the aluminum etching solution, and then remains using the resist developer. The thin first source / drain electrode forming layer 14a, the contact layer forming layer 13 and the semiconductor thin film forming layer 11 may be continuously etched in the same apparatus.

また、図１３に示す工程後に、図６に示すように、上記アルミニウム用エッチング液を用いて第１のソース・ドレイン電極形成用層１４をハーフエッチングし、次いで、上記レジスト用現像液を用いて、残存する薄膜の第１のソース・ドレイン電極形成用層１４ａをエッチングして除去し、続いて、図９に示すように、コンタクト層形成用層１３をハーフエッチングし、次いで、上記希酢酸を用いて、残存する薄膜のコンタクト層形成用層１３ａおよび半導体薄膜形成用層１１を同一装置内で連続してエッチングするようにしてもよい。   Further, after the step shown in FIG. 13, as shown in FIG. 6, the first source / drain electrode formation layer 14 is half-etched using the aluminum etching solution, and then the resist developing solution is used. Then, the remaining first source / drain electrode forming layer 14a of the thin film is removed by etching. Subsequently, as shown in FIG. 9, the contact layer forming layer 13 is half-etched, and then the diluted acetic acid is removed. The remaining thin film contact layer forming layer 13a and the semiconductor thin film forming layer 11 may be continuously etched in the same apparatus.

なお、上記実施形態においては、酸化亜鉛層が半導体層である薄膜トランジスタを形成する場合で説明したが、酸化亜鉛が半導体層である場合に限らず、配線、抵抗層を形成する場合等、基板上に酸化亜鉛物を成膜して、エッチングによりパターニングする場合に幅広く適用可能である。   In the above embodiment, the thin film transistor in which the zinc oxide layer is a semiconductor layer is described. However, the present invention is not limited to the case in which zinc oxide is a semiconductor layer. The present invention can be widely applied to the case where a zinc oxide film is formed and patterned by etching.

この発明の第１実施形態としての亜鉛酸化物の加工方法により形成された亜鉛酸化物層を備えた薄膜トランジスタの断面図。Sectional drawing of the thin-film transistor provided with the zinc oxide layer formed by the processing method of the zinc oxide as 1st Embodiment of this invention. 図１に示す薄膜トランジスタの製造に際し、当初の工程の断面図。Sectional drawing of an original process in the case of manufacture of the thin-film transistor shown in FIG. 図２に続く工程の断面図。Sectional drawing of the process following FIG. 図３に続く工程の断面図。Sectional drawing of the process following FIG. この発明の第２実施形態としての亜鉛酸化物の加工方法により形成された亜鉛酸化物層を備えた薄膜トランジスタの断面図。Sectional drawing of the thin-film transistor provided with the zinc oxide layer formed by the processing method of the zinc oxide as 2nd Embodiment of this invention. 図５に示す薄膜トランジスタの製造に際し、所定の工程の断面図。Sectional drawing of a predetermined | prescribed process in the case of manufacture of the thin-film transistor shown in FIG. 図６に続く工程の断面図。Sectional drawing of the process following FIG. この発明の第３実施形態としての亜鉛酸化物の加工方法により形成された亜鉛酸化物層を備えた薄膜トランジスタの断面図。Sectional drawing of the thin-film transistor provided with the zinc oxide layer formed by the processing method of the zinc oxide as 3rd Embodiment of this invention. 図８に示す薄膜トランジスタの製造に際し、所定の工程の断面図。Sectional drawing of a predetermined | prescribed process in the case of manufacture of the thin-film transistor shown in FIG. 図９に続く工程の断面図。Sectional drawing of the process following FIG. この発明の第１実施形態としての亜鉛酸化物の加工方法により形成された亜鉛酸化物層を備えた薄膜トランジスタの断面図。Sectional drawing of the thin-film transistor provided with the zinc oxide layer formed by the processing method of the zinc oxide as 1st Embodiment of this invention. 図１１に示す薄膜トランジスタの製造に際し、所定の工程の断面図。Sectional drawing of a predetermined | prescribed process in the case of manufacture of the thin-film transistor shown in FIG. 図１２に続く工程の断面図。Sectional drawing of the process following FIG. 図１３に続く工程の断面図。Sectional drawing of the process following FIG.

符号の説明Explanation of symbols

１ 絶縁基板
２ ゲート電極
３ ゲート絶縁膜
４ 半導体薄膜
５ チャネル保護膜
６ コンタクト層
７ ソース・ドレイン電極
１１ 半導体薄膜形成用層
１３ コンタクト層形成用層
１４ ソース・ドレイン電極形成用層
１５ レジスト層
１５ｂ レジストパターン DESCRIPTION OF SYMBOLS 1 Insulating substrate 2 Gate electrode 3 Gate insulating film 4 Semiconductor thin film 5 Channel protective film 6 Contact layer 7 Source / drain electrode 11 Semiconductor thin film forming layer 13 Contact layer forming layer 14 Source / drain electrode forming layer 15 Resist layer 15b Resist pattern

Claims (8)

基板上に亜鉛酸化物層を成膜する工程と、前記亜鉛酸化物層上にレジスト層を形成する工程と、前記レジスト層をレジスト用現像液を用いてエッチングしてレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記レジスト用現像液を用いて前記亜鉛酸化物層をエッチングする工程とを有することを特徴とする亜鉛酸化物の加工方法。   Forming a zinc oxide layer on the substrate; forming a resist layer on the zinc oxide layer; etching the resist layer with a resist developer to form a resist pattern; And a step of etching the zinc oxide layer using the resist developer using the resist pattern as a mask. 請求項１に記載の発明において、前記亜鉛酸化物層上に前記レジスト用現像液によるエッチングが可能な金属層を成膜する工程と、前記レジスト用現像液により前記金属層および前記亜鉛酸化物層を同一装置内で連続してエッチングする工程とを有することを特徴とする亜鉛酸化物の加工方法。   The invention according to claim 1, wherein a metal layer that can be etched with the resist developer is formed on the zinc oxide layer, and the metal layer and the zinc oxide layer are formed with the resist developer. And a step of continuously etching the same in the same apparatus. 請求項２に記載の発明において、前記レジスト用現像液によるエッチング速度は、前記金属層の方が前記亜鉛酸化物層よりも大きいことを特徴とする亜鉛酸化物の加工方法。   3. The zinc oxide processing method according to claim 2, wherein the etching rate by the resist developer is higher in the metal layer than in the zinc oxide layer. 基板上に亜鉛酸化物層を成膜する工程と、前記亜鉛酸化物層上にレジスト用現像液によるエッチングが可能な金属層を成膜する工程と、前記金属層上にレジスト層を形成する工程と、前記レジスト層をレジスト用現像液を用いてエッチングしてレジストパターンを形成する工程と、前記レジストパターンをマスクとして金属用エッチング液を用いて前記金属層をハーフエッチングして、前記レジストパターン下以外の領域に前記金属層を薄く残存させる工程と、前記レジストパターンをマスクとして前記レジスト用現像液を用いて前記薄く残存する金属層および前記亜鉛酸化物層を同一装置内で連続してエッチングする工程とを有することを特徴とする亜鉛酸化物の加工方法。   A step of forming a zinc oxide layer on the substrate, a step of forming a metal layer that can be etched by a resist developer on the zinc oxide layer, and a step of forming a resist layer on the metal layer Etching the resist layer with a resist developer to form a resist pattern; and half-etching the metal layer with a metal etchant using the resist pattern as a mask; And a step of etching the thin metal layer and the zinc oxide layer continuously in the same apparatus using the resist developer with the resist pattern as a mask. A process for processing zinc oxide, comprising: 基板上に亜鉛酸化物層を成膜する工程と、前記亜鉛酸化物層上にレジスト用現像液によるエッチングが可能な金属層を成膜する工程と、前記金属層上にレジスト層を形成する工程と、前記レジスト層をレジスト用現像液を用いてエッチングしてレジストパターンを形成する工程と、前記レジストパターンをマスクとして金属用エッチング液を用いて前記金属層をハーフエッチングして、前記レジストパターン下以外の領域に前記金属層を薄く残存させる工程と、前記レジストパターンをマスクとして前記レジスト用現像液を用いて前記薄く残存する金属層をエッチングして除去する工程と、前記レジストパターンをマスクとして希酢酸を用いて前記亜鉛酸化物層をエッチングする工程とを有することを特徴とする亜鉛酸化物の加工方法。   A step of forming a zinc oxide layer on the substrate, a step of forming a metal layer that can be etched by a resist developer on the zinc oxide layer, and a step of forming a resist layer on the metal layer Etching the resist layer with a resist developer to form a resist pattern; and half-etching the metal layer with a metal etchant using the resist pattern as a mask; A step of leaving the metal layer thin in a region other than the region, a step of etching and removing the thin metal layer using the resist developer using the resist pattern as a mask, and a step using the resist pattern as a mask. And a step of etching the zinc oxide layer using acetic acid. 請求項２〜５のいずれかに記載の発明において、前記金属層をアルミニウム系金属によって形成することを特徴とする亜鉛酸化物の加工方法。   6. The zinc oxide processing method according to claim 2, wherein the metal layer is formed of an aluminum-based metal. 請求項２〜５のいずれかに記載の発明において、前記金属層の上面に前記レジスト用現像液でエッチングされない別の金属層を成膜する工程と、前記別の金属層の上面に形成された前記レジストパターンをマスクとして別の金属用エッチング液を用いて前記別の金属層をエッチングする工程とを有することを特徴とする亜鉛酸化物の加工方法。   6. The method according to claim 2, wherein a step of forming another metal layer that is not etched with the resist developer on the upper surface of the metal layer, and an upper surface of the another metal layer are formed. And etching the other metal layer using another metal etching solution using the resist pattern as a mask. 請求項７に記載の発明において、前記別の金属層をクロムによって形成することを特徴とする亜鉛酸化物の加工方法。
8. The zinc oxide processing method according to claim 7, wherein the another metal layer is formed of chromium.
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