JP2005260982A - 固体撮像装置 - Google Patents
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Abstract
【課題】 画素にフローティングディフュージョン(FD)型アンプを内蔵したMOS型センサにおいて、パルス配線数を削減し、以て開口率を向上させる。
【解決手段】 第1の画素の読み出しトランジスタ2への読み出しパルスと、これに対して列方向に隣接する第2の画素のリセットトランジスタ3へのリセットパルスとを共通のゲート線16で供給するように構成し、第2の画素のリセット時の第1の画素のドレイン領域(リセットトランジスタ3を介してFD部へパルス電圧を供給するための領域)に接続されたドレイン線7のLOWレベル電位を、第1の画素のフォトダイオード1の電位深さよりも高い電位に設定し、かつ、第1の画素のリセットトランジスタ3のゲートにLOWレベル電圧が与えられた場合の当該ゲート下のポテンシャルを、前記ドレイン線7のLOWレベル電位よりも高い電位に設定する。
【選択図】 図1
【解決手段】 第1の画素の読み出しトランジスタ2への読み出しパルスと、これに対して列方向に隣接する第2の画素のリセットトランジスタ3へのリセットパルスとを共通のゲート線16で供給するように構成し、第2の画素のリセット時の第1の画素のドレイン領域(リセットトランジスタ3を介してFD部へパルス電圧を供給するための領域)に接続されたドレイン線7のLOWレベル電位を、第1の画素のフォトダイオード1の電位深さよりも高い電位に設定し、かつ、第1の画素のリセットトランジスタ3のゲートにLOWレベル電圧が与えられた場合の当該ゲート下のポテンシャルを、前記ドレイン線7のLOWレベル電位よりも高い電位に設定する。
【選択図】 図1
Description
本発明は、デジタルカメラ等に使用されるMOS型の固体撮像装置に関するものである。
図17は、MOSトランジスタで構成された従来の固体撮像装置の一例を示している。この固体撮像装置は、半導体基板上に、各々フォトダイオード(PD)1と、読み出しトランジスタ2と、フローティングディフュージョン(FD)部と、リセットトランジスタ3と、検出トランジスタ4と、アドレストランジスタ5とを有する複数の増幅型単位画素を二次元状に配列した感光領域14を備えた固体撮像装置であって、更に信号線6、ドレイン線7、読み出しゲート線8、リセットゲート線9、アドレスゲート線10、画素行を選択する垂直シフトレジスタ12、画素列を選択する水平シフトレジスタ13、両シフトレジスタ12,13に必要なパルスを供給するタイミング発生回路11などにより構成されている。
PD1で光電変換された信号電荷は、読み出しトランジスタ2により、信号電荷を蓄えるための蓄積領域であるFD部に読み出される。このFD部に読み出された電荷の量によりFD部の電位が決定され、検出トランジスタ4のゲート電圧が変化し、アドレストランジスタ5が選択されたことを条件として、信号線6に信号電圧が取り出される。
図17の従来技術によれば、各単位画素が、縦方向の2配線(信号線6及びドレイン線7)と、横方向の3配線(読み出しゲート線8、リセットゲート線9及びアドレスゲート線10)と、4トランジスタ(読み出しトランジスタ2、リセットトランジスタ3、検出トランジスタ4及びアドレストランジスタ5)を有していた。しかしながら、画素の微細化が進んだ場合、各画素の開口率向上のためには配線数の削減が必須である。
特開平10−93070号公報に開示された技術によれば、読み出しとリセットを兼ねたゲート線が採用される。そして、ある画素(第1の画素)の読み出しパルスと、これに対して列方向に隣接する画素(第2の画素)のリセットパルスとが共通のゲート線で供給され、読み出しトランジスタの閾値電圧をリセットトランジスタの閾値電圧より高くし、読み出しとリセットを兼ねたゲート線に3値パルスを与えることとしていた。
本発明の目的は、固体撮像装置においてパルス配線数を削減し、以て開口率を向上させることにある。
上記目的を達成するために、本発明の第1の固体撮像装置は、第1の画素の読み出しトランジスタへの読み出しパルスと、これに対して列方向に隣接する第2の画素のリセットトランジスタへのリセットパルスとを共通のゲート線で供給するように構成し、第2の画素のリセット時の第1の画素のドレイン領域(リセットトランジスタを介してFD部へパルス電圧を供給するための領域)のLOWレベル電位を、第1の画素のPDの電位深さよりも高い電位に設定したものである。この構成により、第2の画素のリセットの際に第1の画素の読み出しトランジスタにパルスが与えられても、第1の画素におけるFD部からPDへの電荷の逆流が防止される。
また、本発明の第2の固体撮像装置は、第1の画素の読み出しトランジスタへの読み出しパルスと、これに対して列方向に隣接する第2の画素のリセットトランジスタへのリセットパルスとを共通のゲート線で供給するように構成し、第2の画素のリセット時の第1の画素のドレイン領域(リセットトランジスタを介してFD部へパルス電圧を供給するための領域)のLOWレベル電位を、第1の画素のPDの電位深さよりも低い電位に設定したものである。この構成により、第2の画素のリセットの際に第1の画素の読み出しトランジスタにパルスが与えられると、残像対策のためのいわゆる「呼び水効果」を発揮することができる。
上記第1又は第2の固体撮像装置において、第1の画素のリセットトランジスタのゲートにLOWレベル電圧が与えられた場合の当該ゲート下のポテンシャルを、前記第1の画素のドレイン領域のLOWレベル電位よりも高い電位に設定すれば、各々の効果が確実になる。
また、本発明の第3の固体撮像装置は、第1の画素の読み出しトランジスタへの読み出しパルスと、これに対して列方向に隣接する第2の画素のリセットトランジスタへのリセットパルスとを共通のゲート線で供給するように構成し、かつ、各画素の読み出しトランジスタのゲートに与えられるLOWレベル電圧を、当該画素のリセットトランジスタのゲートに与えられるLOWレベル電圧よりも低い電圧となるように設定したものである。この構成により、FD部で電荷があふれた時のPDへの電荷の逆流が防止される。
また、本発明の第4の固体撮像装置は、第1の画素の読み出しトランジスタへの読み出しパルスと、これに対して列方向に隣接する第2の画素のリセットトランジスタへのリセットパルスとを共通のゲート線で供給するように構成し、第2の画素のリセット時の第1の画素のドレイン領域(リセットトランジスタを介してFD部へパルス電圧を供給するための領域)の電位をHIGHレベル電位に、第2の画素において光電変換で得られた信号電荷が読み出しトランジスタにより蓄積領域に読み出されて検出トランジスタが動作する時の第1の画素のドレイン領域の電位をLOWレベル電位にそれぞれ設定し、かつ、第1の画素のリセットトランジスタのゲートにLOWレベル電圧が与えられた場合の当該ゲート下のポテンシャルを第1の画素のPDの電位深さよりも高い電位に設定したものである。この構成により、第2の画素のリセットの際に第1の画素の読み出しトランジスタにパルスが与えられても、第1の画素におけるFD部からPDへの電荷の逆流が防止される。しかも、第2の画素の読み出し時の第1の画素のドレイン領域の電位がLOWレベル電位であるので、第1の画素における検出トランジスタのオフ状態を確保できる。
以上説明してきたとおり、本発明によれば、固体撮像装置においてパルス配線数を削減し、以て開口率を向上させることができる。
以下、本発明の実施形態に係る固体撮像装置について説明する。
図1は、本発明に係る固体撮像装置における増幅型単位画素の構成例を示している。図1において、1はフォトダイオード(PD)、2は読み出しトランジスタ、FDはフローティングディフュージョン部、3はリセットトランジスタ、4は検出トランジスタ、6は信号線、7はドレイン線(VDD)、15は増幅型単位画素、16は読み出しとリセットを兼ねたゲート線、17はFD部と検出トランジスタ4のゲートとを結ぶFD配線である。読み出しとリセットを兼ねたゲート線16は、Nを整数とするとき、第N行の画素の読み出しトランジスタ2のゲートと、第(N+1)行の画素のリセットトランジスタ3のゲートとに接続されている。検出トランジスタ4は、1列毎に異なる信号線6に接続されている。また、横方向のドレイン線7には1行毎に異なるVDD電源パルスが与えられるようになっている。
図1によれば、各単位画素15の構成は、縦方向の1配線(信号線6)と、横方向の2配線(ドレイン線7と、読み出しとリセットを兼ねたゲート線16)と、3トランジスタ(読み出しトランジスタ2、リセットトランジスタ3及び検出トランジスタ4)に削減される。
図2は、垂直シフトレジスタ12の構成例を示している。Vin、T1及びT2は、タイミング発生回路11から与えられるタイミングパルスである。シフトレジスタの各段にキャパシタ18が設けられており、Sig1、Sig2及びSig3はシフトレジスタ各段の出力である。
図3は、図1の増幅型単位画素15を駆動するための駆動回路の構成例を示している。図3において、20は垂直シフトレジスタ12のN段目、21は垂直シフトレジスタ12の(N+1)段目、22は電荷読み出しパルス発生回路、23はリセットパルス発生回路、24はOR回路、25はVDD横配線電源回路である。電荷読み出しパルス発生回路22は、垂直シフトレジスタ12のN段目出力SigNと従来の読み出しパルスとのAND信号を発生するための回路である。リセットパルス発生回路23は、垂直シフトレジスタ12の(N+1)段目出力Sig(N+1)と従来のリセットパルスとのAND信号を発生するための回路である。OR回路24は、電荷読み出しパルス発生回路22の出力とリセットパルス発生回路23の出力とのOR信号をゲート線16へ供給するための回路である。VDD横配線電源回路25は、垂直シフトレジスタ12のN段目出力SigNと従来の電源パルスとのAND信号をドレイン線7へ供給するための回路である。
図4は、図3の駆動回路の動作を説明するためのタイミングチャート図である。図4中の「FD2の電位」は図1の増幅型単位画素(第1の画素)15におけるFD部の電位を示す。また、図5(a)は第1の画素における各ポテンシャルの相対位置を示す図であり、図5(b)〜図5(g)は図3の駆動回路の動作に伴う同画素のポテンシャル図である。図5(b)〜図5(g)中のタイミングt1〜t6は、図4中のタイミングt1〜t6にそれぞれ対応している。ここで、第1の画素に隣接する第2の画素のリセット時の第1の画素のドレイン線7のLOWレベル電位は、第1の画素のPD1の電位深さよりも高い電位に設定される。また、第1の画素のリセットトランジスタ3のゲートにLOWレベル電圧が与えられた場合の当該ゲート下のポテンシャルは、ドレイン線7のLOWレベル電位よりも高い電位に設定される。したがって、第2の画素のリセットの際に第1の画素の読み出しトランジスタ2にパルスが与えられても、例えば図5(e)に示すように第1の画素におけるPD1の不要電荷が効率良く捨てられる結果、FD部からPD1への電荷の逆流が防止される。しかも、図5(c)以外の状況で第1の画素の検出トランジスタ4のオフ状態を確保できるように、同画素の読み出しトランジスタ2のゲートに与えられるLOWレベル電圧は、同画素のリセットトランジスタ3のゲートに与えられるLOWレベル電圧よりも低い電圧となるように設定されている。
この場合、PD1から読み出された信号電荷がFD部に蓄えられている期間と、このFD部の信号電荷をリセットする期間のうち少なくとも1回とは、ドレイン線7の電位をHIGHレベル電位に設定する必要がある。電子シャッタ機能の実現のためにPD1で得られた不要電荷を捨てる場合には、PD1から読み出された不要電荷がFD部に蓄えられている期間と、このFD部の不要電荷をリセットする期間とに、ドレイン線7の電位をHIGHレベル電位に設定すればよい。ただし、PD1からFD部へ読み出された不要電荷を直ちにリセットする場合には、読み出しトランジスタ2とリセットトランジスタ3とが同時にオンする期間にドレイン線7の電位をHIGHレベル電位に設定すればよい。インターレース表示を実現するためには、列方向に互いに隣接する2画素以上の信号電荷を検出すべく、1水平ブランキング期間内に2行以上のドレイン線7の電位をHIGHレベル電位に設定できるように構成する。
なお、第2の画素のリセット時の第1の画素のドレイン線7のLOWレベル電位を、第1の画素のPD1の電位深さよりも低い電位に設定し、かつ、第1の画素のリセットトランジスタ3のゲートにLOWレベル電圧が与えられた場合の当該ゲート下のポテンシャルを、ドレイン線7のLOWレベル電位よりも高い電位に設定するようにしてもよい。これにより、第2の画素のリセットの際に第1の画素の読み出しトランジスタ2にパルスが与えられると、残像対策のためにVDDのLOWレベル電位をPDの基準電位とする、いわゆる「呼び水効果」を発揮することができる。
図6は図4の動作の変形例を、図7(a)〜図7(g)は図6に対応した、図5(a)〜図5(g)の変形例をそれぞれ示している。図6及び図7(a)〜図7(g)に示すように、VDDのLOWレベル電位とPD1の電位との差を大きくするだけでも、PD1への電荷の逆流を防ぐことができる。この場合には、読み出しトランジスタ2とリセットトランジスタ3との各々のゲートに与えるLOWレベル電圧を同一にでき、製造プロセスを簡略化することができる。
図8は、図1の増幅型単位画素を駆動するための駆動回路の他の構成例を示している。図8において、30は第1の電源パルス発生回路、31は第2の電源パルス発生回路、32はVDD横配線電源OR回路である。第1の電源パルス発生回路30は、第1の期間において垂直シフトレジスタ12のN段目出力SigNと第1の電源パルスとのAND信号を発生するための回路である。第2の電源パルス発生回路31は、第1の期間に続く第2の期間において垂直シフトレジスタ12の(N+1)段目出力Sig(N+1)と第2の電源パルスとのAND信号を発生するための回路である。VDD横配線電源OR回路32は、第1の電源パルス発生回路30の出力と第2の電源パルス発生回路31の出力とのOR信号をドレイン線7へ供給するための回路である。ゲート線16を駆動するための回路構成は、図3の場合と同様である。
図9は、図8の駆動回路の動作を説明するためのタイミングチャート図である。図9中の「FD2の電位」は図1の増幅型単位画素(第1の画素)15におけるFD部の電位を示す。ここで、ドレイン線7のLOWレベル電位がPD1へ逆流しないようにするために、図9中のタイミングt4〜t6において、電荷読み出しパルス発生回路22の出力とリセットパルス発生回路23の出力とのOR信号である「OR回路出力2」がタイミングt4の後にLOWになった後に、VDD電源パルス(VDD2)がLOWレベルになるようにしている(t5)。また、図10(a)は第1の画素における各ポテンシャルの相対位置を示す図であり、図10(b)〜図10(g)は図8の駆動回路の動作に伴う同画素のポテンシャル図である。図10(b)〜図10(g)中のタイミングt1〜t6は、図9中のタイミングt1〜t6にそれぞれ対応している。ここで、第1の画素に隣接する第2の画素のリセット時の第1の画素のドレイン線7の電位はHIGHレベル電位に、第2の画素において光電変換で得られた信号電荷が読み出しトランジスタ2によりFD部に読み出されて検出トランジスタ4が動作する時(t5)の第1の画素のドレイン線7の電位はLOWレベル電位(ここではゼロ)にそれぞれ設定される。また、第1の画素のリセットトランジスタ3のゲートにLOWレベル電圧が与えられた場合の当該ゲート下のポテンシャルは、第1の画素のPD1の電位深さよりも高い電位に設定される。したがって、第2の画素のリセットの際に第1の画素の読み出しトランジスタ2にパルスが与えられても、例えば図10(e)に示すように第1の画素におけるFD部からPD1への電荷の逆流が防止される。しかも、図10(f)に示すように第2の画素の読み出し時の第1の画素のドレイン線7の電位がLOWレベル電位であるので、第1の画素における検出トランジスタ4のオフ状態を確保でき、信号線6における出力信号の混合を防止できる。なお、リセットトランジスタ3をディプレッション型としてもよい。また、ドレイン線7のLOWレベル電位をゼロとしても、検出トランジスタ4のオフ状態を確保できる。
図11は、図3及び図8の駆動回路の具体的な構成例を示している。図11において、C1及びC2はキャパシタ、SW1及びSW2はスイッチ、Tr1及びTr2は逆流防止用トランジスタである。図11の構成は、C1、SW1及びTr1からなる第1のAND回路と、C2、SW2及びTr2からなる第2のAND回路と、該両AND回路の出力のワイヤードOR接続とにより構成されたダイナミック回路である。例えば、第1のAND回路が電荷読み出しパルス発生回路22に、第2のAND回路がリセットパルス発生回路23に、ワイヤードOR接続がOR回路24にそれぞれ対応する(図3参照)。この場合、第1のAND回路の2入力φA及びφTがそれぞれ垂直シフトレジスタ12のN段目出力SigNと従来の読み出しパルスとに相当し、第2のAND回路の2入力φX及びφRがそれぞれ垂直シフトレジスタ12の(N+1)段目出力Sig(N+1)と従来のリセットパルスとに相当する。第1のAND回路では、スイッチSW1がキャパシタC1の一端(+側)に第1のパルス信号φAを印加する。このキャパシタC1の他端(−側)には、第2のパルス信号φTが印加される。トランジスタTr1のゲートはキャパシタC1の一端(+側)に、ドレインは当該キャパシタC1の他端(−側)に、ソースはワイヤードOR接続点にそれぞれ結合されている。第2のAND回路も同様の構成を有する。φB及びφYは、それぞれスイッチSW1及びSW2の開閉を制御するための信号である。
図12は、図11の回路中の第1のAND回路の動作を説明するためのタイミングチャート図である。図12によれば、制御信号φBによりスイッチSW1が閉じられた状態で、第1のパルス信号φAの立ち上がりエッジが到来する。これによりキャパシタC1が充電され、スイッチSW1が開いた後もキャパシタC1は充電電圧(図11に示した極性を有するHIGHレベル電圧)を保持する。この状態で第2のパルス信号φTが到来すると、この信号のHIGHレベル電圧がキャパシタC1の充電電圧に重畳される結果、トランジスタTr1がオンし、当該パルス信号φTがワイヤードOR接続点へ抜けていく。この後、第1のパルス信号φAの立ち下がり後にスイッチSW1が再び閉じられる結果、キャパシタC1が放電されて、元の状態に戻る。
図11中の各AND回路によれば、出力側から入力側への電荷の逆流が防止される。したがって、図2に示した垂直シフトレジスタ12中のキャパシタ18が充電された状態でも、当該垂直シフトレジスタ12の動作に支障が生じることはない。ただし、図11の逆流防止機能を有するダイナミック回路は、本実施形態に係る固体撮像装置に限らず広い応用範囲を有するものである。
図13は、図1の増幅型単位画素15における配線レイアウト例を示している。信号線6とドレイン線7とは、光の洩れ込みを防止すべく、互いに異なる層で交差するように配線されている。具体的には、ドレイン線7とFD配線17とはゲート線16(不図示)より上層の第1層目金属からなり、信号線6はこれより上層の第2層目金属からなる。ここに、FD配線17は第1層目の遮光性金属であり、信号線6は第2層目の遮光性金属である。信号線6の上に更に遮光膜を設けてもよい。なお、ドレイン線7とゲート線16とを同一の配線層、例えばポリシリコン、ポリサイド、シリサイド等で構成すれば、半導体基板上に積み上げる層を薄くすることができるので、PD1の開口における集光率が改善される。
図14は、図1の増幅型単位画素15における他の配線レイアウト例を示している。この例でも、光の洩れ込みを防止すべく、信号線6とドレイン線7とは互いに異なる層で交差するように配線されている。具体的には、信号線6とFD配線17とはゲート線16(不図示)より上層の第1層目金属からなり、ドレイン線7はこれより上層の第2層目金属からなる。ここに、FD配線17は第1層目の遮光性金属であり、ドレイン線7は第2層目の遮光性金属である。ドレイン線7の上に更に遮光膜を設けてもよい。
図15は、本発明に係る他の固体撮像装置の構成例を示している。図15の例では、ポリシリコン/アルミ配線40の上に、VDD共通配線(単一のドレイン層)41が形成される。つまり、図1中の横方向のドレイン線7が更に削減されて、各単位画素のドレイン領域が、遮光膜を兼ねる単一のドレイン層41に接続される。具体的に説明すると、信号線とFD配線とはゲート線(不図示)より上層のポリシリコン/アルミ配線40からなり、ドレイン層41はこれより上層の第2層目金属からなる。ここに、FD配線は第1層目の遮光性金属であり、ドレイン層41は第2層目の遮光性金属である。なお、ドレイン層41は、オプティカルブラック部のセル遮光膜をも兼ねるようにするのがよい。ただし、図15の構成は、読み出しとリセットを兼ねたゲート線を有しない固体撮像装置にも適用可能である。
図16は、図3の構成の変形例を示している。図2によれば、垂直シフトレジスタ12を駆動するための入力タイミングパルスT1又はT2が、シフトレジスタ各段の出力Sig(N)となることが分かる(N=1,2,3,…)。図16によれば、垂直シフトレジスタ12のN段目出力SigNが、VDD横配線電源回路25(図3参照)を介さずにドレイン線7を直接駆動する。つまり、図16の例によれば、VDD横配線電源回路25を構成するドライバを省略でき、半導体基板のサイズ縮小と低消費電力化とを実現できる。読み出しとリセットを兼ねたゲート線16を垂直シフトレジスタ12の各段の出力で駆動するようにしてもよい。
なお、上記実施形態はトランジスタがN型MOSの場合を示したが、トランジスタがP型MOSの場合や、CMOSの場合も同様な原理で動作させることで、同様な効果を実現できる。また、本発明は上記実施形態に限定されるものではなく、単位画素、垂直シフトレジスタとその駆動回路、配線や遮光膜の構造など、様々な組み合わせを実施形態として採り得る。また、上記実施形態ではN型フォトダイオードの場合について示したが、P型フォトダイオードの場合は各電圧及び電位の関係が逆になることは言うまでもない。
1 フォトダイオード(PD)[光電変換領域]
2 読み出しトランジスタ
3 リセットトランジスタ
4 検出トランジスタ
6 信号線
7 ドレイン線(VDD)
11 タイミング発生回路
12 垂直シフトレジスタ
13 水平シフトレジスタ
14 感光領域
15 増幅型単位画素
16 読み出しとリセットを兼ねたゲート線
17 フローティングディフュージョン(FD)と検出トランジスタとを結ぶ配線
18 キャパシタ
20 シフトレジスタN段目
21 シフトレジスタ(N+1)段目
22 電荷読み出しパルス発生回路
23 リセットパルス発生回路
24 OR回路
25 VDD横配線電源回路
30 第1の電源パルス発生回路
31 第2の電源パルス発生回路
32 VDD横配線電源OR回路
40 ポリシリコン/アルミ配線
41 VDD共通配線[単一のドレイン層]
C1,C2 キャパシタ
FD フローティングディフュージョン[蓄積領域]
SW1,SW2 スイッチ
Tr1,Tr2 逆流防止用トランジスタ
2 読み出しトランジスタ
3 リセットトランジスタ
4 検出トランジスタ
6 信号線
7 ドレイン線(VDD)
11 タイミング発生回路
12 垂直シフトレジスタ
13 水平シフトレジスタ
14 感光領域
15 増幅型単位画素
16 読み出しとリセットを兼ねたゲート線
17 フローティングディフュージョン(FD)と検出トランジスタとを結ぶ配線
18 キャパシタ
20 シフトレジスタN段目
21 シフトレジスタ(N+1)段目
22 電荷読み出しパルス発生回路
23 リセットパルス発生回路
24 OR回路
25 VDD横配線電源回路
30 第1の電源パルス発生回路
31 第2の電源パルス発生回路
32 VDD横配線電源OR回路
40 ポリシリコン/アルミ配線
41 VDD共通配線[単一のドレイン層]
C1,C2 キャパシタ
FD フローティングディフュージョン[蓄積領域]
SW1,SW2 スイッチ
Tr1,Tr2 逆流防止用トランジスタ
Claims (14)
- 半導体基板上に、各々入射光を光電変換するための光電変換領域と、前記光電変換で得られた信号電荷を読み出すための読み出しトランジスタと、前記読み出された信号電荷を蓄えるための蓄積領域と、前記蓄積領域の電位がゲートに加わることで前記読み出された信号電荷を検出するための検出トランジスタと、前記蓄積領域の信号電荷をリセットするためのリセットトランジスタと、前記リセットトランジスタを介して前記蓄積領域へパルス電圧を供給するためのドレイン領域とを有する複数の増幅型単位画素を二次元状に配列した固体撮像装置において、
前記複数の増幅型単位画素のうちの第1の画素の読み出しトランジスタへの読み出しパルスと、前記第1の画素に対して列方向に隣接する第2の画素のリセットトランジスタへのリセットパルスとを共通のゲート線で供給するように構成され、
前記第2の画素のリセット時の前記第1の画素のドレイン領域のLOWレベル電位は、前記第1の画素の光電変換領域の電位深さよりも高い電位に設定されたことを特徴とする固体撮像装置。 - 半導体基板上に、各々入射光を光電変換するための光電変換領域と、前記光電変換で得られた信号電荷を読み出すための読み出しトランジスタと、前記読み出された信号電荷を蓄えるための蓄積領域と、前記蓄積領域の電位がゲートに加わることで前記読み出された信号電荷を検出するための検出トランジスタと、前記蓄積領域の信号電荷をリセットするためのリセットトランジスタと、前記リセットトランジスタを介して前記蓄積領域へパルス電圧を供給するためのドレイン領域とを有する複数の増幅型単位画素を二次元状に配列した固体撮像装置において、
前記複数の増幅型単位画素のうちの第1の画素の読み出しトランジスタへの読み出しパルスと、前記第1の画素に対して列方向に隣接する第2の画素のリセットトランジスタへのリセットパルスとを共通のゲート線で供給するように構成され、
前記第2の画素のリセット時の前記第1の画素のドレイン領域のLOWレベル電位は、前記第1の画素の光電変換領域の電位深さよりも低い電位に設定されたことを特徴とする固体撮像装置。 - 請求項1又は2に記載の固体撮像装置において、
前記第1の画素のリセットトランジスタのゲートにLOWレベル電圧が与えられた場合の当該ゲート下のポテンシャルは、前記第1の画素のドレイン領域のLOWレベル電位よりも高い電位に設定されたことを特徴とする固体撮像装置。 - 半導体基板上に、各々入射光を光電変換するための光電変換領域と、前記光電変換で得られた信号電荷を読み出すための読み出しトランジスタと、前記読み出された信号電荷を蓄えるための蓄積領域と、前記蓄積領域の電位がゲートに加わることで前記読み出された信号電荷を検出するための検出トランジスタと、前記蓄積領域の信号電荷をリセットするためのリセットトランジスタと、前記リセットトランジスタを介して前記蓄積領域へパルス電圧を供給するためのドレイン領域とを有する複数の増幅型単位画素を二次元状に配列した固体撮像装置において、
前記複数の増幅型単位画素のうちの第1の画素の読み出しトランジスタへの読み出しパルスと、前記第1の画素に対して列方向に隣接する第2の画素のリセットトランジスタへのリセットパルスとを共通のゲート線で供給するように構成され、かつ、
前記各画素の読み出しトランジスタのゲートに与えられるLOWレベル電圧は、当該画素のリセットトランジスタのゲートに与えられるLOWレベル電圧よりも低い電圧となるように設定されたことを特徴とする固体撮像装置。 - 請求項1〜4のいずれか1項に記載の固体撮像装置において、
前記複数の増幅型単位画素のうちのある行を選択するための垂直シフトレジスタと、
前記垂直シフトレジスタのある段の出力を用いて前記第1の画素の読み出しパルスを、前記垂直シフトレジスタの次段の出力を用いて前記第2の画素のリセットパルスをそれぞれ生成し、かつ該生成した読み出しパルスとリセットパルスとの論理和を表す信号を前記共通のゲート線に与えるための回路とを更に備えたことを特徴とする固体撮像装置。 - 請求項5記載の固体撮像装置において、
前記回路は、2つのAND回路と、該両AND回路の出力のワイヤードOR接続とにより構成され、
前記2つのAND回路の各々は、
キャパシタと、
前記キャパシタを充電するように前記キャパシタの一端に第1の信号を印加するためのスイッチと、
前記キャパシタの他端に第2の信号を印加するための手段と、
ゲートが前記キャパシタの一端に、ドレインが前記キャパシタの他端に、ソースが前記ワイヤードORの接続点にそれぞれ結合された逆流防止用トランジスタとを有することを特徴とする固体撮像装置。 - 請求項1〜4のいずれか1項に記載の固体撮像装置において、
前記複数の増幅型単位画素のドレイン領域は1行毎に異なるドレイン線に、前記複数の増幅型単位画素の検出トランジスタは1列毎に異なる信号線にそれぞれ接続され、かつ、
前記ドレイン線と前記信号線とは、互いに異なる層でかつ交差するように配線されたことを特徴とする固体撮像装置。 - 請求項7記載の固体撮像装置において、
前記複数の増幅型単位画素のうちのある行を選択するための垂直シフトレジスタと、
前記垂直シフトレジスタのある段の出力を用いて前記第1の画素の読み出しパルスを、前記垂直シフトレジスタの次段の出力を用いて前記第2の画素のリセットパルスをそれぞれ生成し、かつ該生成した読み出しパルスとリセットパルスとの論理和を表す信号を、対応する行の共通ゲート線に与えるための第1の回路と、
前記垂直シフトレジスタの出力のうち前記読み出しパルスと同じ段の出力を用いて生成した電源パルスを、対応する行のドレイン線に与えるための第2の回路とを更に備えたことを特徴とする固体撮像装置。 - 請求項7又は8に記載の固体撮像装置において、
前記ゲート線と前記ドレイン線とは、同一の配線層で形成されていることを特徴とする固体撮像装置。 - 請求項7〜9のいずれか1項に記載の固体撮像装置において、
前記蓄積領域と前記検出トランジスタのゲートとを結ぶ配線は、第1層目の遮光性金属からなることを特徴とする固体撮像装置。 - 請求項7〜10のいずれか1項に記載の固体撮像装置において、
前記蓄積領域と前記検出トランジスタのゲートとを結ぶ配線と、前記ドレイン線とは、前記ゲート線より上層の第1層目金属からなり、かつ、
前記信号線は、前記第1層目金属より上層の第2層目金属からなることを特徴とする固体撮像装置。 - 請求項7〜10のいずれか1項に記載の固体撮像装置において、
前記蓄積領域と前記検出トランジスタのゲートとを結ぶ配線と、前記信号線とは、前記ゲート線より上層の第1層目金属からなり、かつ、
前記ドレイン線は、前記第1層目金属より上層の第2層目金属からなることを特徴とする固体撮像装置。 - 半導体基板上に、各々入射光を光電変換するための光電変換領域と、前記光電変換で得られた信号電荷を読み出すための読み出しトランジスタと、前記読み出された信号電荷を蓄えるための蓄積領域と、前記蓄積領域の電位がゲートに加わることで前記読み出された信号電荷を検出するための検出トランジスタと、前記蓄積領域の信号電荷をリセットするためのリセットトランジスタと、前記リセットトランジスタを介して前記蓄積領域へパルス電圧を供給するためのドレイン領域とを有する複数の増幅型単位画素を二次元状に配列した固体撮像装置において、
前記複数の増幅型単位画素のうちの第1の画素の読み出しトランジスタへの読み出しパルスと、前記第1の画素に対して列方向に隣接する第2の画素のリセットトランジスタへのリセットパルスとを共通のゲート線で供給するように構成され、
前記第2の画素のリセット時の前記第1の画素のドレイン領域の電位はHIGHレベル電位に、前記第2の画素において前記光電変換で得られた信号電荷が前記読み出しトランジスタにより前記蓄積領域に読み出されて前記検出トランジスタが動作する時の前記第1の画素のドレイン領域の電位はLOWレベル電位にそれぞれ設定され、かつ、
前記第1の画素のリセットトランジスタのゲートにLOWレベル電圧が与えられた場合の当該ゲート下のポテンシャルは、前記第1の画素の光電変換領域の電位深さよりも高い電位に設定されたことを特徴とする固体撮像装置。 - 請求項13記載の固体撮像装置において、
前記ドレイン領域のLOWレベル電位がゼロであることを特徴とする固体撮像装置。
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JP2007243093A (ja) * | 2006-03-13 | 2007-09-20 | Matsushita Electric Ind Co Ltd | 固体撮像装置、撮像装置および信号処理方法 |
WO2021002071A1 (ja) * | 2019-07-03 | 2021-01-07 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 |
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2005
- 2005-03-22 JP JP2005081542A patent/JP2005260982A/ja active Pending
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US11678079B2 (en) | 2019-07-03 | 2023-06-13 | Sony Semiconductor Solutions Corporation | Solid-state imaging element, imaging apparatus, and method of controlling solid-state imaging element |
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