JP2002354343A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JP2002354343A JP2002354343A JP2002055204A JP2002055204A JP2002354343A JP 2002354343 A JP2002354343 A JP 2002354343A JP 2002055204 A JP2002055204 A JP 2002055204A JP 2002055204 A JP2002055204 A JP 2002055204A JP 2002354343 A JP2002354343 A JP 2002354343A
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Abstract
(57)【要約】
【課題】 画素にフローティングディフュージョン（Ｆ
Ｄ）型アンプを内蔵したＭＯＳ型センサにおいて、パル
ス配線数を削減し、以て開口率を向上させる。 【解決手段】 第１の画素の読み出しトランジスタ２へ
の読み出しパルスと、これに対して列方向に隣接する第
２の画素のリセットトランジスタ３へのリセットパルス
とを共通のゲート線１６で供給するように構成し、第２
の画素のリセット時の第１の画素のドレイン領域（リセ
ットトランジスタ３を介してＦＤ部へパルス電圧を供給
するための領域）に接続されたドレイン線７のＬＯＷレ
ベル電位を、第１の画素のフォトダイオード１の電位深
さよりも高い電位に設定し、かつ、第１の画素のリセッ
トトランジスタ３のゲートにＬＯＷレベル電圧が与えら
れた場合の当該ゲート下のポテンシャルを、前記ドレイ
ン線７のＬＯＷレベル電位よりも高い電位に設定する。
Ｄ）型アンプを内蔵したＭＯＳ型センサにおいて、パル
ス配線数を削減し、以て開口率を向上させる。 【解決手段】 第１の画素の読み出しトランジスタ２へ
の読み出しパルスと、これに対して列方向に隣接する第
２の画素のリセットトランジスタ３へのリセットパルス
とを共通のゲート線１６で供給するように構成し、第２
の画素のリセット時の第１の画素のドレイン領域（リセ
ットトランジスタ３を介してＦＤ部へパルス電圧を供給
するための領域）に接続されたドレイン線７のＬＯＷレ
ベル電位を、第１の画素のフォトダイオード１の電位深
さよりも高い電位に設定し、かつ、第１の画素のリセッ
トトランジスタ３のゲートにＬＯＷレベル電圧が与えら
れた場合の当該ゲート下のポテンシャルを、前記ドレイ
ン線７のＬＯＷレベル電位よりも高い電位に設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタルカメラ等
に使用されるＭＯＳ型の固体撮像装置に関するものであ
る。
に使用されるＭＯＳ型の固体撮像装置に関するものであ
る。
【０００２】
【従来の技術】図１７は、ＭＯＳトランジスタで構成さ
れた従来の固体撮像装置の一例を示している。この固体
撮像装置は、半導体基板上に、各々フォトダイオード
（ＰＤ）１と、読み出しトランジスタ２と、フローティ
ングディフュージョン（ＦＤ）部と、リセットトランジ
スタ３と、検出トランジスタ４と、アドレストランジス
タ５とを有する複数の増幅型単位画素を二次元状に配列
した感光領域１４を備えた固体撮像装置であって、更に
信号線６、ドレイン線７、読み出しゲート線８、リセッ
トゲート線９、アドレスゲート線１０、画素行を選択す
る垂直シフトレジスタ１２、画素列を選択する水平シフ
トレジスタ１３、両シフトレジスタ１２，１３に必要な
パルスを供給するタイミング発生回路１１などにより構
成されている。
れた従来の固体撮像装置の一例を示している。この固体
撮像装置は、半導体基板上に、各々フォトダイオード
（ＰＤ）１と、読み出しトランジスタ２と、フローティ
ングディフュージョン（ＦＤ）部と、リセットトランジ
スタ３と、検出トランジスタ４と、アドレストランジス
タ５とを有する複数の増幅型単位画素を二次元状に配列
した感光領域１４を備えた固体撮像装置であって、更に
信号線６、ドレイン線７、読み出しゲート線８、リセッ
トゲート線９、アドレスゲート線１０、画素行を選択す
る垂直シフトレジスタ１２、画素列を選択する水平シフ
トレジスタ１３、両シフトレジスタ１２，１３に必要な
パルスを供給するタイミング発生回路１１などにより構
成されている。
【０００３】ＰＤ１で光電変換された信号電荷は、読み
出しトランジスタ２により、信号電荷を蓄えるための蓄
積領域であるＦＤ部に読み出される。このＦＤ部に読み
出された電荷の量によりＦＤ部の電位が決定され、検出
トランジスタ４のゲート電圧が変化し、アドレストラン
ジスタ５が選択されたことを条件として、信号線６に信
号電圧が取り出される。
出しトランジスタ２により、信号電荷を蓄えるための蓄
積領域であるＦＤ部に読み出される。このＦＤ部に読み
出された電荷の量によりＦＤ部の電位が決定され、検出
トランジスタ４のゲート電圧が変化し、アドレストラン
ジスタ５が選択されたことを条件として、信号線６に信
号電圧が取り出される。
【０００４】
【発明が解決しようとする課題】図１７の従来技術によ
れば、各単位画素が、縦方向の２配線（信号線６及びド
レイン線７）と、横方向の３配線（読み出しゲート線
８、リセットゲート線９及びアドレスゲート線１０）
と、４トランジスタ（読み出しトランジスタ２、リセッ
トトランジスタ３、検出トランジスタ４及びアドレスト
ランジスタ５）を有していた。しかしながら、画素の微
細化が進んだ場合、各画素の開口率向上のためには配線
数の削減が必須である。
れば、各単位画素が、縦方向の２配線（信号線６及びド
レイン線７）と、横方向の３配線（読み出しゲート線
８、リセットゲート線９及びアドレスゲート線１０）
と、４トランジスタ（読み出しトランジスタ２、リセッ
トトランジスタ３、検出トランジスタ４及びアドレスト
ランジスタ５）を有していた。しかしながら、画素の微
細化が進んだ場合、各画素の開口率向上のためには配線
数の削減が必須である。
【０００５】特開平１０−９３０７０号公報に開示され
た技術によれば、読み出しとリセットを兼ねたゲート線
が採用される。そして、ある画素（第１の画素）の読み
出しパルスと、これに対して列方向に隣接する画素（第
２の画素）のリセットパルスとが共通のゲート線で供給
され、読み出しトランジスタの閾値電圧をリセットトラ
ンジスタの閾値電圧より高くし、読み出しとリセットを
兼ねたゲート線に３値パルスを与えることとしていた。
た技術によれば、読み出しとリセットを兼ねたゲート線
が採用される。そして、ある画素（第１の画素）の読み
出しパルスと、これに対して列方向に隣接する画素（第
２の画素）のリセットパルスとが共通のゲート線で供給
され、読み出しトランジスタの閾値電圧をリセットトラ
ンジスタの閾値電圧より高くし、読み出しとリセットを
兼ねたゲート線に３値パルスを与えることとしていた。
【０００６】本発明の目的は、固体撮像装置においてパ
ルス配線数を削減し、以て開口率を向上させることにあ
る。
ルス配線数を削減し、以て開口率を向上させることにあ
る。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の固体撮像装置は、第１の画素の読み
出しトランジスタへの読み出しパルスと、これに対して
列方向に隣接する第２の画素のリセットトランジスタへ
のリセットパルスとを共通のゲート線で供給するように
構成し、第２の画素のリセット時の第１の画素のドレイ
ン領域（リセットトランジスタを介してＦＤ部へパルス
電圧を供給するための領域）のＬＯＷレベル電位を、第
１の画素のＰＤの電位深さよりも高い電位に設定したも
のである。この構成により、第２の画素のリセットの際
に第１の画素の読み出しトランジスタにパルスが与えら
れても、第１の画素におけるＦＤ部からＰＤへの電荷の
逆流が防止される。
に、本発明の第１の固体撮像装置は、第１の画素の読み
出しトランジスタへの読み出しパルスと、これに対して
列方向に隣接する第２の画素のリセットトランジスタへ
のリセットパルスとを共通のゲート線で供給するように
構成し、第２の画素のリセット時の第１の画素のドレイ
ン領域（リセットトランジスタを介してＦＤ部へパルス
電圧を供給するための領域）のＬＯＷレベル電位を、第
１の画素のＰＤの電位深さよりも高い電位に設定したも
のである。この構成により、第２の画素のリセットの際
に第１の画素の読み出しトランジスタにパルスが与えら
れても、第１の画素におけるＦＤ部からＰＤへの電荷の
逆流が防止される。
【０００８】また、本発明の第２の固体撮像装置は、第
１の画素の読み出しトランジスタへの読み出しパルス
と、これに対して列方向に隣接する第２の画素のリセッ
トトランジスタへのリセットパルスとを共通のゲート線
で供給するように構成し、第２の画素のリセット時の第
１の画素のドレイン領域（リセットトランジスタを介し
てＦＤ部へパルス電圧を供給するための領域）のＬＯＷ
レベル電位を、第１の画素のＰＤの電位深さよりも低い
電位に設定したものである。この構成により、第２の画
素のリセットの際に第１の画素の読み出しトランジスタ
にパルスが与えられると、残像対策のためのいわゆる
「呼び水効果」を発揮することができる。
１の画素の読み出しトランジスタへの読み出しパルス
と、これに対して列方向に隣接する第２の画素のリセッ
トトランジスタへのリセットパルスとを共通のゲート線
で供給するように構成し、第２の画素のリセット時の第
１の画素のドレイン領域（リセットトランジスタを介し
てＦＤ部へパルス電圧を供給するための領域）のＬＯＷ
レベル電位を、第１の画素のＰＤの電位深さよりも低い
電位に設定したものである。この構成により、第２の画
素のリセットの際に第１の画素の読み出しトランジスタ
にパルスが与えられると、残像対策のためのいわゆる
「呼び水効果」を発揮することができる。
【０００９】上記第１又は第２の固体撮像装置におい
て、第１の画素のリセットトランジスタのゲートにＬＯ
Ｗレベル電圧が与えられた場合の当該ゲート下のポテン
シャルを、前記第１の画素のドレイン領域のＬＯＷレベ
ル電位よりも高い電位に設定すれば、各々の効果が確実
になる。
て、第１の画素のリセットトランジスタのゲートにＬＯ
Ｗレベル電圧が与えられた場合の当該ゲート下のポテン
シャルを、前記第１の画素のドレイン領域のＬＯＷレベ
ル電位よりも高い電位に設定すれば、各々の効果が確実
になる。
【００１０】また、本発明の第３の固体撮像装置は、第
１の画素の読み出しトランジスタへの読み出しパルス
と、これに対して列方向に隣接する第２の画素のリセッ
トトランジスタへのリセットパルスとを共通のゲート線
で供給するように構成し、かつ、各画素の読み出しトラ
ンジスタのゲートに与えられるＬＯＷレベル電圧を、当
該画素のリセットトランジスタのゲートに与えられるＬ
ＯＷレベル電圧よりも低い電圧となるように設定したも
のである。この構成により、ＦＤ部で電荷があふれた時
のＰＤへの電荷の逆流が防止される。
１の画素の読み出しトランジスタへの読み出しパルス
と、これに対して列方向に隣接する第２の画素のリセッ
トトランジスタへのリセットパルスとを共通のゲート線
で供給するように構成し、かつ、各画素の読み出しトラ
ンジスタのゲートに与えられるＬＯＷレベル電圧を、当
該画素のリセットトランジスタのゲートに与えられるＬ
ＯＷレベル電圧よりも低い電圧となるように設定したも
のである。この構成により、ＦＤ部で電荷があふれた時
のＰＤへの電荷の逆流が防止される。
【００１１】また、本発明の第４の固体撮像装置は、第
１の画素の読み出しトランジスタへの読み出しパルス
と、これに対して列方向に隣接する第２の画素のリセッ
トトランジスタへのリセットパルスとを共通のゲート線
で供給するように構成し、第２の画素のリセット時の第
１の画素のドレイン領域（リセットトランジスタを介し
てＦＤ部へパルス電圧を供給するための領域）の電位を
ＨＩＧＨレベル電位に、第２の画素において光電変換で
得られた信号電荷が読み出しトランジスタにより蓄積領
域に読み出されて検出トランジスタが動作する時の第１
の画素のドレイン領域の電位をＬＯＷレベル電位にそれ
ぞれ設定し、かつ、第１の画素のリセットトランジスタ
のゲートにＬＯＷレベル電圧が与えられた場合の当該ゲ
ート下のポテンシャルを第１の画素のＰＤの電位深さよ
りも高い電位に設定したものである。この構成により、
第２の画素のリセットの際に第１の画素の読み出しトラ
ンジスタにパルスが与えられても、第１の画素における
ＦＤ部からＰＤへの電荷の逆流が防止される。しかも、
第２の画素の読み出し時の第１の画素のドレイン領域の
電位がＬＯＷレベル電位であるので、第１の画素におけ
る検出トランジスタのオフ状態を確保できる。
１の画素の読み出しトランジスタへの読み出しパルス
と、これに対して列方向に隣接する第２の画素のリセッ
トトランジスタへのリセットパルスとを共通のゲート線
で供給するように構成し、第２の画素のリセット時の第
１の画素のドレイン領域（リセットトランジスタを介し
てＦＤ部へパルス電圧を供給するための領域）の電位を
ＨＩＧＨレベル電位に、第２の画素において光電変換で
得られた信号電荷が読み出しトランジスタにより蓄積領
域に読み出されて検出トランジスタが動作する時の第１
の画素のドレイン領域の電位をＬＯＷレベル電位にそれ
ぞれ設定し、かつ、第１の画素のリセットトランジスタ
のゲートにＬＯＷレベル電圧が与えられた場合の当該ゲ
ート下のポテンシャルを第１の画素のＰＤの電位深さよ
りも高い電位に設定したものである。この構成により、
第２の画素のリセットの際に第１の画素の読み出しトラ
ンジスタにパルスが与えられても、第１の画素における
ＦＤ部からＰＤへの電荷の逆流が防止される。しかも、
第２の画素の読み出し時の第１の画素のドレイン領域の
電位がＬＯＷレベル電位であるので、第１の画素におけ
る検出トランジスタのオフ状態を確保できる。
【００１２】また、本発明の第５の固体撮像装置は、複
数の増幅型単位画素のドレイン領域（リセットトランジ
スタを介してＦＤ部へパルス電圧を供給するための領
域）を、遮光膜を兼ねる単一のドレイン層に接続したも
のである。この構成により、画素毎のドレイン線を削減
できる。
数の増幅型単位画素のドレイン領域（リセットトランジ
スタを介してＦＤ部へパルス電圧を供給するための領
域）を、遮光膜を兼ねる単一のドレイン層に接続したも
のである。この構成により、画素毎のドレイン線を削減
できる。
【００１３】
【発明の実施の形態】以下、本発明の実施形態に係る固
体撮像装置について説明する。
体撮像装置について説明する。
【００１４】図１は、本発明に係る固体撮像装置におけ
る増幅型単位画素の構成例を示している。図１におい
て、１はフォトダイオード（ＰＤ）、２は読み出しトラ
ンジスタ、ＦＤはフローティングディフュージョン部、
３はリセットトランジスタ、４は検出トランジスタ、６
は信号線、７はドレイン線（ＶＤＤ）、１５は増幅型単
位画素、１６は読み出しとリセットを兼ねたゲート線、
１７はＦＤ部と検出トランジスタ４のゲートとを結ぶＦ
Ｄ配線である。読み出しとリセットを兼ねたゲート線１
６は、Ｎを整数とするとき、第Ｎ行の画素の読み出しト
ランジスタ２のゲートと、第（Ｎ＋１）行の画素のリセ
ットトランジスタ３のゲートとに接続されている。検出
トランジスタ４は、１列毎に異なる信号線６に接続され
ている。また、横方向のドレイン線７には１行毎に異な
るＶＤＤ電源パルスが与えられるようになっている。
る増幅型単位画素の構成例を示している。図１におい
て、１はフォトダイオード（ＰＤ）、２は読み出しトラ
ンジスタ、ＦＤはフローティングディフュージョン部、
３はリセットトランジスタ、４は検出トランジスタ、６
は信号線、７はドレイン線（ＶＤＤ）、１５は増幅型単
位画素、１６は読み出しとリセットを兼ねたゲート線、
１７はＦＤ部と検出トランジスタ４のゲートとを結ぶＦ
Ｄ配線である。読み出しとリセットを兼ねたゲート線１
６は、Ｎを整数とするとき、第Ｎ行の画素の読み出しト
ランジスタ２のゲートと、第（Ｎ＋１）行の画素のリセ
ットトランジスタ３のゲートとに接続されている。検出
トランジスタ４は、１列毎に異なる信号線６に接続され
ている。また、横方向のドレイン線７には１行毎に異な
るＶＤＤ電源パルスが与えられるようになっている。
【００１５】図１によれば、各単位画素１５の構成は、
縦方向の１配線（信号線６）と、横方向の２配線（ドレ
イン線７と、読み出しとリセットを兼ねたゲート線１
６）と、３トランジスタ（読み出しトランジスタ２、リ
セットトランジスタ３及び検出トランジスタ４）に削減
される。
縦方向の１配線（信号線６）と、横方向の２配線（ドレ
イン線７と、読み出しとリセットを兼ねたゲート線１
６）と、３トランジスタ（読み出しトランジスタ２、リ
セットトランジスタ３及び検出トランジスタ４）に削減
される。
【００１６】図２は、垂直シフトレジスタ１２の構成例
を示している。Ｖｉｎ、Ｔ１及びＴ２は、タイミング発
生回路１１から与えられるタイミングパルスである。シ
フトレジスタの各段にキャパシタ１８が設けられてお
り、Ｓｉｇ１、Ｓｉｇ２及びＳｉｇ３はシフトレジスタ
各段の出力である。
を示している。Ｖｉｎ、Ｔ１及びＴ２は、タイミング発
生回路１１から与えられるタイミングパルスである。シ
フトレジスタの各段にキャパシタ１８が設けられてお
り、Ｓｉｇ１、Ｓｉｇ２及びＳｉｇ３はシフトレジスタ
各段の出力である。
【００１７】図３は、図１の増幅型単位画素１５を駆動
するための駆動回路の構成例を示している。図３におい
て、２０は垂直シフトレジスタ１２のＮ段目、２１は垂
直シフトレジスタ１２の（Ｎ＋１）段目、２２は電荷読
み出しパルス発生回路、２３はリセットパルス発生回
路、２４はＯＲ回路、２５はＶＤＤ横配線電源回路であ
る。電荷読み出しパルス発生回路２２は、垂直シフトレ
ジスタ１２のＮ段目出力ＳｉｇＮと従来の読み出しパル
スとのＡＮＤ信号を発生するための回路である。リセッ
トパルス発生回路２３は、垂直シフトレジスタ１２の
（Ｎ＋１）段目出力Ｓｉｇ（Ｎ＋１）と従来のリセット
パルスとのＡＮＤ信号を発生するための回路である。Ｏ
Ｒ回路２４は、電荷読み出しパルス発生回路２２の出力
とリセットパルス発生回路２３の出力とのＯＲ信号をゲ
ート線１６へ供給するための回路である。ＶＤＤ横配線
電源回路２５は、垂直シフトレジスタ１２のＮ段目出力
ＳｉｇＮと従来の電源パルスとのＡＮＤ信号をドレイン
線７へ供給するための回路である。
するための駆動回路の構成例を示している。図３におい
て、２０は垂直シフトレジスタ１２のＮ段目、２１は垂
直シフトレジスタ１２の（Ｎ＋１）段目、２２は電荷読
み出しパルス発生回路、２３はリセットパルス発生回
路、２４はＯＲ回路、２５はＶＤＤ横配線電源回路であ
る。電荷読み出しパルス発生回路２２は、垂直シフトレ
ジスタ１２のＮ段目出力ＳｉｇＮと従来の読み出しパル
スとのＡＮＤ信号を発生するための回路である。リセッ
トパルス発生回路２３は、垂直シフトレジスタ１２の
（Ｎ＋１）段目出力Ｓｉｇ（Ｎ＋１）と従来のリセット
パルスとのＡＮＤ信号を発生するための回路である。Ｏ
Ｒ回路２４は、電荷読み出しパルス発生回路２２の出力
とリセットパルス発生回路２３の出力とのＯＲ信号をゲ
ート線１６へ供給するための回路である。ＶＤＤ横配線
電源回路２５は、垂直シフトレジスタ１２のＮ段目出力
ＳｉｇＮと従来の電源パルスとのＡＮＤ信号をドレイン
線７へ供給するための回路である。
【００１８】図４は、図３の駆動回路の動作を説明する
ためのタイミングチャート図である。図４中の「ＦＤ２
の電位」は図１の増幅型単位画素（第１の画素）１５に
おけるＦＤ部の電位を示す。また、図５（ａ）は第１の
画素における各ポテンシャルの相対位置を示す図であ
り、図５（ｂ）〜図５（ｇ）は図３の駆動回路の動作に
伴う同画素のポテンシャル図である。図５（ｂ）〜図５
（ｇ）中のタイミングｔ１〜ｔ６は、図４中のタイミン
グｔ１〜ｔ６にそれぞれ対応している。ここで、第１の
画素に隣接する第２の画素のリセット時の第１の画素の
ドレイン線７のＬＯＷレベル電位は、第１の画素のＰＤ
１の電位深さよりも高い電位に設定される。また、第１
の画素のリセットトランジスタ３のゲートにＬＯＷレベ
ル電圧が与えられた場合の当該ゲート下のポテンシャル
は、ドレイン線７のＬＯＷレベル電位よりも高い電位に
設定される。したがって、第２の画素のリセットの際に
第１の画素の読み出しトランジスタ２にパルスが与えら
れても、例えば図５（ｅ）に示すように第１の画素にお
けるＰＤ１の不要電荷が効率良く捨てられる結果、ＦＤ
部からＰＤ１への電荷の逆流が防止される。しかも、図
５（ｃ）以外の状況で第１の画素の検出トランジスタ４
のオフ状態を確保できるように、同画素の読み出しトラ
ンジスタ２のゲートに与えられるＬＯＷレベル電圧は、
同画素のリセットトランジスタ３のゲートに与えられる
ＬＯＷレベル電圧よりも低い電圧となるように設定され
ている。
ためのタイミングチャート図である。図４中の「ＦＤ２
の電位」は図１の増幅型単位画素（第１の画素）１５に
おけるＦＤ部の電位を示す。また、図５（ａ）は第１の
画素における各ポテンシャルの相対位置を示す図であ
り、図５（ｂ）〜図５（ｇ）は図３の駆動回路の動作に
伴う同画素のポテンシャル図である。図５（ｂ）〜図５
（ｇ）中のタイミングｔ１〜ｔ６は、図４中のタイミン
グｔ１〜ｔ６にそれぞれ対応している。ここで、第１の
画素に隣接する第２の画素のリセット時の第１の画素の
ドレイン線７のＬＯＷレベル電位は、第１の画素のＰＤ
１の電位深さよりも高い電位に設定される。また、第１
の画素のリセットトランジスタ３のゲートにＬＯＷレベ
ル電圧が与えられた場合の当該ゲート下のポテンシャル
は、ドレイン線７のＬＯＷレベル電位よりも高い電位に
設定される。したがって、第２の画素のリセットの際に
第１の画素の読み出しトランジスタ２にパルスが与えら
れても、例えば図５（ｅ）に示すように第１の画素にお
けるＰＤ１の不要電荷が効率良く捨てられる結果、ＦＤ
部からＰＤ１への電荷の逆流が防止される。しかも、図
５（ｃ）以外の状況で第１の画素の検出トランジスタ４
のオフ状態を確保できるように、同画素の読み出しトラ
ンジスタ２のゲートに与えられるＬＯＷレベル電圧は、
同画素のリセットトランジスタ３のゲートに与えられる
ＬＯＷレベル電圧よりも低い電圧となるように設定され
ている。
【００１９】この場合、ＰＤ１から読み出された信号電
荷がＦＤ部に蓄えられている期間と、このＦＤ部の信号
電荷をリセットする期間のうち少なくとも１回とは、ド
レイン線７の電位をＨＩＧＨレベル電位に設定する必要
がある。電子シャッタ機能の実現のためにＰＤ１で得ら
れた不要電荷を捨てる場合には、ＰＤ１から読み出され
た不要電荷がＦＤ部に蓄えられている期間と、このＦＤ
部の不要電荷をリセットする期間とに、ドレイン線７の
電位をＨＩＧＨレベル電位に設定すればよい。ただし、
ＰＤ１からＦＤ部へ読み出された不要電荷を直ちにリセ
ットする場合には、読み出しトランジスタ２とリセット
トランジスタ３とが同時にオンする期間にドレイン線７
の電位をＨＩＧＨレベル電位に設定すればよい。インタ
ーレース表示を実現するためには、列方向に互いに隣接
する２画素以上の信号電荷を検出すべく、１水平ブラン
キング期間内に２行以上のドレイン線７の電位をＨＩＧ
Ｈレベル電位に設定できるように構成する。
荷がＦＤ部に蓄えられている期間と、このＦＤ部の信号
電荷をリセットする期間のうち少なくとも１回とは、ド
レイン線７の電位をＨＩＧＨレベル電位に設定する必要
がある。電子シャッタ機能の実現のためにＰＤ１で得ら
れた不要電荷を捨てる場合には、ＰＤ１から読み出され
た不要電荷がＦＤ部に蓄えられている期間と、このＦＤ
部の不要電荷をリセットする期間とに、ドレイン線７の
電位をＨＩＧＨレベル電位に設定すればよい。ただし、
ＰＤ１からＦＤ部へ読み出された不要電荷を直ちにリセ
ットする場合には、読み出しトランジスタ２とリセット
トランジスタ３とが同時にオンする期間にドレイン線７
の電位をＨＩＧＨレベル電位に設定すればよい。インタ
ーレース表示を実現するためには、列方向に互いに隣接
する２画素以上の信号電荷を検出すべく、１水平ブラン
キング期間内に２行以上のドレイン線７の電位をＨＩＧ
Ｈレベル電位に設定できるように構成する。
【００２０】なお、第２の画素のリセット時の第１の画
素のドレイン線７のＬＯＷレベル電位を、第１の画素の
ＰＤ１の電位深さよりも低い電位に設定し、かつ、第１
の画素のリセットトランジスタ３のゲートにＬＯＷレベ
ル電圧が与えられた場合の当該ゲート下のポテンシャル
を、ドレイン線７のＬＯＷレベル電位よりも高い電位に
設定するようにしてもよい。これにより、第２の画素の
リセットの際に第１の画素の読み出しトランジスタ２に
パルスが与えられると、残像対策のためにＶＤＤのＬＯ
Ｗレベル電位をＰＤの基準電位とする、いわゆる「呼び
水効果」を発揮することができる。
素のドレイン線７のＬＯＷレベル電位を、第１の画素の
ＰＤ１の電位深さよりも低い電位に設定し、かつ、第１
の画素のリセットトランジスタ３のゲートにＬＯＷレベ
ル電圧が与えられた場合の当該ゲート下のポテンシャル
を、ドレイン線７のＬＯＷレベル電位よりも高い電位に
設定するようにしてもよい。これにより、第２の画素の
リセットの際に第１の画素の読み出しトランジスタ２に
パルスが与えられると、残像対策のためにＶＤＤのＬＯ
Ｗレベル電位をＰＤの基準電位とする、いわゆる「呼び
水効果」を発揮することができる。
【００２１】図６は図４の動作の変形例を、図７（ａ）
〜図７（ｇ）は図６に対応した、図５（ａ）〜図５
（ｇ）の変形例をそれぞれ示している。図６及び図７
（ａ）〜図７（ｇ）に示すように、ＶＤＤのＬＯＷレベ
ル電位とＰＤ１の電位との差を大きくするだけでも、Ｐ
Ｄ１への電荷の逆流を防ぐことができる。この場合に
は、読み出しトランジスタ２とリセットトランジスタ３
との各々のゲートに与えるＬＯＷレベル電圧を同一にで
き、製造プロセスを簡略化することができる。
〜図７（ｇ）は図６に対応した、図５（ａ）〜図５
（ｇ）の変形例をそれぞれ示している。図６及び図７
（ａ）〜図７（ｇ）に示すように、ＶＤＤのＬＯＷレベ
ル電位とＰＤ１の電位との差を大きくするだけでも、Ｐ
Ｄ１への電荷の逆流を防ぐことができる。この場合に
は、読み出しトランジスタ２とリセットトランジスタ３
との各々のゲートに与えるＬＯＷレベル電圧を同一にで
き、製造プロセスを簡略化することができる。
【００２２】図８は、図１の増幅型単位画素を駆動する
ための駆動回路の他の構成例を示している。図８におい
て、３０は第１の電源パルス発生回路、３１は第２の電
源パルス発生回路、３２はＶＤＤ横配線電源ＯＲ回路で
ある。第１の電源パルス発生回路３０は、第１の期間に
おいて垂直シフトレジスタ１２のＮ段目出力ＳｉｇＮと
第１の電源パルスとのＡＮＤ信号を発生するための回路
である。第２の電源パルス発生回路３１は、第１の期間
に続く第２の期間において垂直シフトレジスタ１２の
（Ｎ＋１）段目出力Ｓｉｇ（Ｎ＋１）と第２の電源パル
スとのＡＮＤ信号を発生するための回路である。ＶＤＤ
横配線電源ＯＲ回路３２は、第１の電源パルス発生回路
３０の出力と第２の電源パルス発生回路３１の出力との
ＯＲ信号をドレイン線７へ供給するための回路である。
ゲート線１６を駆動するための回路構成は、図３の場合
と同様である。
ための駆動回路の他の構成例を示している。図８におい
て、３０は第１の電源パルス発生回路、３１は第２の電
源パルス発生回路、３２はＶＤＤ横配線電源ＯＲ回路で
ある。第１の電源パルス発生回路３０は、第１の期間に
おいて垂直シフトレジスタ１２のＮ段目出力ＳｉｇＮと
第１の電源パルスとのＡＮＤ信号を発生するための回路
である。第２の電源パルス発生回路３１は、第１の期間
に続く第２の期間において垂直シフトレジスタ１２の
（Ｎ＋１）段目出力Ｓｉｇ（Ｎ＋１）と第２の電源パル
スとのＡＮＤ信号を発生するための回路である。ＶＤＤ
横配線電源ＯＲ回路３２は、第１の電源パルス発生回路
３０の出力と第２の電源パルス発生回路３１の出力との
ＯＲ信号をドレイン線７へ供給するための回路である。
ゲート線１６を駆動するための回路構成は、図３の場合
と同様である。
【００２３】図９は、図８の駆動回路の動作を説明する
ためのタイミングチャート図である。図９中の「ＦＤ２
の電位」は図１の増幅型単位画素（第１の画素）１５に
おけるＦＤ部の電位を示す。ここで、ドレイン線７のＬ
ＯＷレベル電位がＰＤ１へ逆流しないようにするため
に、図９中のタイミングｔ４〜ｔ６において、電荷読み
出しパルス発生回路２２の出力とリセットパルス発生回
路２３の出力とのＯＲ信号である「ＯＲ回路出力２」が
タイミングｔ４の後にＬＯＷになった後に、ＶＤＤ電源
パルス（ＶＤＤ２）がＬＯＷレベルになるようにしてい
る（ｔ５）。また、図１０（ａ）は第１の画素における
各ポテンシャルの相対位置を示す図であり、図１０
（ｂ）〜図１０（ｇ）は図６の駆動回路の動作に伴う同
画素のポテンシャル図である。図１０（ｂ）〜図１０
（ｇ）中のタイミングｔ１〜ｔ６は、図９中のタイミン
グｔ１〜ｔ６にそれぞれ対応している。ここで、第１の
画素に隣接する第２の画素のリセット時の第１の画素の
ドレイン線７の電位はＨＩＧＨレベル電位に、第２の画
素において光電変換で得られた信号電荷が読み出しトラ
ンジスタ２によりＦＤ部に読み出されて検出トランジス
タ４が動作する時（ｔ５）の第１の画素のドレイン線７
の電位はＬＯＷレベル電位（ここではゼロ）にそれぞれ
設定される。また、第１の画素のリセットトランジスタ
３のゲートにＬＯＷレベル電圧が与えられた場合の当該
ゲート下のポテンシャルは、第１の画素のＰＤ１の電位
深さよりも高い電位に設定される。したがって、第２の
画素のリセットの際に第１の画素の読み出しトランジス
タ２にパルスが与えられても、例えば図１０（ｅ）に示
すように第１の画素におけるＦＤ部からＰＤ１への電荷
の逆流が防止される。しかも、図１０（ｆ）に示すよう
に第２の画素の読み出し時の第１の画素のドレイン線７
の電位がＬＯＷレベル電位であるので、第１の画素にお
ける検出トランジスタ４のオフ状態を確保でき、信号線
６における出力信号の混合を防止できる。なお、リセッ
トトランジスタ３をディプレッション型としてもよい。
また、ドレイン線７のＬＯＷレベル電位をゼロとして
も、検出トランジスタ４のオフ状態を確保できる。
ためのタイミングチャート図である。図９中の「ＦＤ２
の電位」は図１の増幅型単位画素（第１の画素）１５に
おけるＦＤ部の電位を示す。ここで、ドレイン線７のＬ
ＯＷレベル電位がＰＤ１へ逆流しないようにするため
に、図９中のタイミングｔ４〜ｔ６において、電荷読み
出しパルス発生回路２２の出力とリセットパルス発生回
路２３の出力とのＯＲ信号である「ＯＲ回路出力２」が
タイミングｔ４の後にＬＯＷになった後に、ＶＤＤ電源
パルス（ＶＤＤ２）がＬＯＷレベルになるようにしてい
る（ｔ５）。また、図１０（ａ）は第１の画素における
各ポテンシャルの相対位置を示す図であり、図１０
（ｂ）〜図１０（ｇ）は図６の駆動回路の動作に伴う同
画素のポテンシャル図である。図１０（ｂ）〜図１０
（ｇ）中のタイミングｔ１〜ｔ６は、図９中のタイミン
グｔ１〜ｔ６にそれぞれ対応している。ここで、第１の
画素に隣接する第２の画素のリセット時の第１の画素の
ドレイン線７の電位はＨＩＧＨレベル電位に、第２の画
素において光電変換で得られた信号電荷が読み出しトラ
ンジスタ２によりＦＤ部に読み出されて検出トランジス
タ４が動作する時（ｔ５）の第１の画素のドレイン線７
の電位はＬＯＷレベル電位（ここではゼロ）にそれぞれ
設定される。また、第１の画素のリセットトランジスタ
３のゲートにＬＯＷレベル電圧が与えられた場合の当該
ゲート下のポテンシャルは、第１の画素のＰＤ１の電位
深さよりも高い電位に設定される。したがって、第２の
画素のリセットの際に第１の画素の読み出しトランジス
タ２にパルスが与えられても、例えば図１０（ｅ）に示
すように第１の画素におけるＦＤ部からＰＤ１への電荷
の逆流が防止される。しかも、図１０（ｆ）に示すよう
に第２の画素の読み出し時の第１の画素のドレイン線７
の電位がＬＯＷレベル電位であるので、第１の画素にお
ける検出トランジスタ４のオフ状態を確保でき、信号線
６における出力信号の混合を防止できる。なお、リセッ
トトランジスタ３をディプレッション型としてもよい。
また、ドレイン線７のＬＯＷレベル電位をゼロとして
も、検出トランジスタ４のオフ状態を確保できる。
【００２４】図１１は、図３及び図８の駆動回路の具体
的な構成例を示している。図１１において、Ｃ１及びＣ
２はキャパシタ、ＳＷ１及びＳＷ２はスイッチ、Ｔｒ１
及びＴｒ２は逆流防止用トランジスタである。図１１の
構成は、Ｃ１、ＳＷ１及びＴｒ１からなる第１のＡＮＤ
回路と、Ｃ２、ＳＷ２及びＴｒ２からなる第２のＡＮＤ
回路と、該両ＡＮＤ回路の出力のワイヤードＯＲ接続と
により構成されたダイナミック回路である。例えば、第
１のＡＮＤ回路が電荷読み出しパルス発生回路２２に、
第２のＡＮＤ回路がリセットパルス発生回路２３に、ワ
イヤードＯＲ接続がＯＲ回路２４にそれぞれ対応する
（図３参照）。この場合、第１のＡＮＤ回路の２入力φ
Ａ及びφＴがそれぞれ垂直シフトレジスタ１２のＮ段目
出力ＳｉｇＮと従来の読み出しパルスとに相当し、第２
のＡＮＤ回路の２入力φＸ及びφＲがそれぞれ垂直シフ
トレジスタ１２の（Ｎ＋１）段目出力Ｓｉｇ（Ｎ＋１）
と従来のリセットパルスとに相当する。第１のＡＮＤ回
路では、スイッチＳＷ１がキャパシタＣ１の一端（＋
側）に第１のパルス信号φＡを印加する。このキャパシ
タＣ１の他端（−側）には、第２のパルス信号φＴが印
加される。トランジスタＴｒ１のゲートはキャパシタＣ
１の一端（＋側）に、ドレインは当該キャパシタＣ１の
他端（−側）に、ソースはワイヤードＯＲ接続点にそれ
ぞれ結合されている。第２のＡＮＤ回路も同様の構成を
有する。φＢ及びφＹは、それぞれスイッチＳＷ１及び
ＳＷ２の開閉を制御するための信号である。
的な構成例を示している。図１１において、Ｃ１及びＣ
２はキャパシタ、ＳＷ１及びＳＷ２はスイッチ、Ｔｒ１
及びＴｒ２は逆流防止用トランジスタである。図１１の
構成は、Ｃ１、ＳＷ１及びＴｒ１からなる第１のＡＮＤ
回路と、Ｃ２、ＳＷ２及びＴｒ２からなる第２のＡＮＤ
回路と、該両ＡＮＤ回路の出力のワイヤードＯＲ接続と
により構成されたダイナミック回路である。例えば、第
１のＡＮＤ回路が電荷読み出しパルス発生回路２２に、
第２のＡＮＤ回路がリセットパルス発生回路２３に、ワ
イヤードＯＲ接続がＯＲ回路２４にそれぞれ対応する
（図３参照）。この場合、第１のＡＮＤ回路の２入力φ
Ａ及びφＴがそれぞれ垂直シフトレジスタ１２のＮ段目
出力ＳｉｇＮと従来の読み出しパルスとに相当し、第２
のＡＮＤ回路の２入力φＸ及びφＲがそれぞれ垂直シフ
トレジスタ１２の（Ｎ＋１）段目出力Ｓｉｇ（Ｎ＋１）
と従来のリセットパルスとに相当する。第１のＡＮＤ回
路では、スイッチＳＷ１がキャパシタＣ１の一端（＋
側）に第１のパルス信号φＡを印加する。このキャパシ
タＣ１の他端（−側）には、第２のパルス信号φＴが印
加される。トランジスタＴｒ１のゲートはキャパシタＣ
１の一端（＋側）に、ドレインは当該キャパシタＣ１の
他端（−側）に、ソースはワイヤードＯＲ接続点にそれ
ぞれ結合されている。第２のＡＮＤ回路も同様の構成を
有する。φＢ及びφＹは、それぞれスイッチＳＷ１及び
ＳＷ２の開閉を制御するための信号である。
【００２５】図１２は、図１１の回路中の第１のＡＮＤ
回路の動作を説明するためのタイミングチャート図であ
る。図１２によれば、制御信号φＢによりスイッチＳＷ
１が閉じられた状態で、第１のパルス信号φＡの立ち上
がりエッジが到来する。これによりキャパシタＣ１が充
電され、スイッチＳＷ１が開いた後もキャパシタＣ１は
充電電圧（図１１に示した極性を有するＨＩＧＨレベル
電圧）を保持する。この状態で第２のパルス信号φＴが
到来すると、この信号のＨＩＧＨレベル電圧がキャパシ
タＣ１の充電電圧に重畳される結果、トランジスタＴｒ
１がオンし、当該パルス信号φＴがワイヤードＯＲ接続
点へ抜けていく。この後、第１のパルス信号φＡの立ち
下がり後にスイッチＳＷ１が再び閉じられる結果、キャ
パシタＣ１が放電されて、元の状態に戻る。
回路の動作を説明するためのタイミングチャート図であ
る。図１２によれば、制御信号φＢによりスイッチＳＷ
１が閉じられた状態で、第１のパルス信号φＡの立ち上
がりエッジが到来する。これによりキャパシタＣ１が充
電され、スイッチＳＷ１が開いた後もキャパシタＣ１は
充電電圧（図１１に示した極性を有するＨＩＧＨレベル
電圧）を保持する。この状態で第２のパルス信号φＴが
到来すると、この信号のＨＩＧＨレベル電圧がキャパシ
タＣ１の充電電圧に重畳される結果、トランジスタＴｒ
１がオンし、当該パルス信号φＴがワイヤードＯＲ接続
点へ抜けていく。この後、第１のパルス信号φＡの立ち
下がり後にスイッチＳＷ１が再び閉じられる結果、キャ
パシタＣ１が放電されて、元の状態に戻る。
【００２６】図１１中の各ＡＮＤ回路によれば、出力側
から入力側への電荷の逆流が防止される。したがって、
図２に示した垂直シフトレジスタ１２中のキャパシタ１
８が充電された状態でも、当該垂直シフトレジスタ１２
の動作に支障が生じることはない。ただし、図１１の逆
流防止機能を有するダイナミック回路は、本実施形態に
係る固体撮像装置に限らず広い応用範囲を有するもので
ある。
から入力側への電荷の逆流が防止される。したがって、
図２に示した垂直シフトレジスタ１２中のキャパシタ１
８が充電された状態でも、当該垂直シフトレジスタ１２
の動作に支障が生じることはない。ただし、図１１の逆
流防止機能を有するダイナミック回路は、本実施形態に
係る固体撮像装置に限らず広い応用範囲を有するもので
ある。
【００２７】図１３は、図１の増幅型単位画素１５にお
ける配線レイアウト例を示している。信号線６とドレイ
ン線７とは、光の洩れ込みを防止すべく、互いに異なる
層で交差するように配線されている。具体的には、ドレ
イン線７とＦＤ配線１７とはゲート線１６（不図示）よ
り上層の第１層目金属からなり、信号線６はこれより上
層の第２層目金属からなる。ここに、ＦＤ配線１７は第
１層目の遮光性金属であり、信号線６は第２層目の遮光
性金属である。信号線６の上に更に遮光膜を設けてもよ
い。なお、ドレイン線７とゲート線１６とを同一の配線
層、例えばポリシリコン、ポリサイド、シリサイド等で
構成すれば、半導体基板上に積み上げる層を薄くするこ
とができるので、ＰＤ１の開口における集光率が改善さ
れる。
ける配線レイアウト例を示している。信号線６とドレイ
ン線７とは、光の洩れ込みを防止すべく、互いに異なる
層で交差するように配線されている。具体的には、ドレ
イン線７とＦＤ配線１７とはゲート線１６（不図示）よ
り上層の第１層目金属からなり、信号線６はこれより上
層の第２層目金属からなる。ここに、ＦＤ配線１７は第
１層目の遮光性金属であり、信号線６は第２層目の遮光
性金属である。信号線６の上に更に遮光膜を設けてもよ
い。なお、ドレイン線７とゲート線１６とを同一の配線
層、例えばポリシリコン、ポリサイド、シリサイド等で
構成すれば、半導体基板上に積み上げる層を薄くするこ
とができるので、ＰＤ１の開口における集光率が改善さ
れる。
【００２８】図１４は、図１の増幅型単位画素１５にお
ける他の配線レイアウト例を示している。この例でも、
光の洩れ込みを防止すべく、信号線６とドレイン線７と
は互いに異なる層で交差するように配線されている。具
体的には、信号線６とＦＤ配線１７とはゲート線１６
（不図示）より上層の第１層目金属からなり、ドレイン
線７はこれより上層の第２層目金属からなる。ここに、
ＦＤ配線１７は第１層目の遮光性金属であり、ドレイン
線７は第２層目の遮光性金属である。ドレイン線７の上
に更に遮光膜を設けてもよい。
ける他の配線レイアウト例を示している。この例でも、
光の洩れ込みを防止すべく、信号線６とドレイン線７と
は互いに異なる層で交差するように配線されている。具
体的には、信号線６とＦＤ配線１７とはゲート線１６
（不図示）より上層の第１層目金属からなり、ドレイン
線７はこれより上層の第２層目金属からなる。ここに、
ＦＤ配線１７は第１層目の遮光性金属であり、ドレイン
線７は第２層目の遮光性金属である。ドレイン線７の上
に更に遮光膜を設けてもよい。
【００２９】図１５は、本発明に係る他の固体撮像装置
の構成例を示している。図１５の例では、ポリシリコン
／アルミ配線４０の上に、ＶＤＤ共通配線（単一のドレ
イン層）４１が形成される。つまり、図１中の横方向の
ドレイン線７が更に削減されて、各単位画素のドレイン
領域が、遮光膜を兼ねる単一のドレイン層４１に接続さ
れる。具体的に説明すると、信号線とＦＤ配線とはゲー
ト線（不図示）より上層のポリシリコン／アルミ配線４
０からなり、ドレイン層４１はこれより上層の第２層目
金属からなる。ここに、ＦＤ配線は第１層目の遮光性金
属であり、ドレイン層４１は第２層目の遮光性金属であ
る。なお、ドレイン層４１は、オプティカルブラック部
のセル遮光膜をも兼ねるようにするのがよい。ただし、
図１５の構成は、読み出しとリセットを兼ねたゲート線
を有しない固体撮像装置にも適用可能である。
の構成例を示している。図１５の例では、ポリシリコン
／アルミ配線４０の上に、ＶＤＤ共通配線（単一のドレ
イン層）４１が形成される。つまり、図１中の横方向の
ドレイン線７が更に削減されて、各単位画素のドレイン
領域が、遮光膜を兼ねる単一のドレイン層４１に接続さ
れる。具体的に説明すると、信号線とＦＤ配線とはゲー
ト線（不図示）より上層のポリシリコン／アルミ配線４
０からなり、ドレイン層４１はこれより上層の第２層目
金属からなる。ここに、ＦＤ配線は第１層目の遮光性金
属であり、ドレイン層４１は第２層目の遮光性金属であ
る。なお、ドレイン層４１は、オプティカルブラック部
のセル遮光膜をも兼ねるようにするのがよい。ただし、
図１５の構成は、読み出しとリセットを兼ねたゲート線
を有しない固体撮像装置にも適用可能である。
【００３０】図１６は、図３の構成の変形例を示してい
る。図２によれば、垂直シフトレジスタ１２を駆動する
ための入力タイミングパルスＴ１又はＴ２が、シフトレ
ジスタ各段の出力Ｓｉｇ（Ｎ）となることが分かる（Ｎ
＝１，２，３，…）。図１６によれば、垂直シフトレジ
スタ１２のＮ段目出力ＳｉｇＮが、ＶＤＤ横配線電源回
路２５（図３参照）を介さずにドレイン線７を直接駆動
する。つまり、図１６の例によれば、ＶＤＤ横配線電源
回路２５を構成するドライバを省略でき、半導体基板の
サイズ縮小と低消費電力化とを実現できる。読み出しと
リセットを兼ねたゲート線１６を垂直シフトレジスタ１
２の各段の出力で駆動するようにしてもよい。
る。図２によれば、垂直シフトレジスタ１２を駆動する
ための入力タイミングパルスＴ１又はＴ２が、シフトレ
ジスタ各段の出力Ｓｉｇ（Ｎ）となることが分かる（Ｎ
＝１，２，３，…）。図１６によれば、垂直シフトレジ
スタ１２のＮ段目出力ＳｉｇＮが、ＶＤＤ横配線電源回
路２５（図３参照）を介さずにドレイン線７を直接駆動
する。つまり、図１６の例によれば、ＶＤＤ横配線電源
回路２５を構成するドライバを省略でき、半導体基板の
サイズ縮小と低消費電力化とを実現できる。読み出しと
リセットを兼ねたゲート線１６を垂直シフトレジスタ１
２の各段の出力で駆動するようにしてもよい。
【００３１】なお、上記実施形態はトランジスタがＮ型
ＭＯＳの場合を示したが、トランジスタがＰ型ＭＯＳの
場合や、ＣＭＯＳの場合も同様な原理で動作させること
で、同様な効果を実現できる。また、本発明は上記実施
形態に限定されるものではなく、単位画素、垂直シフト
レジスタとその駆動回路、配線や遮光膜の構造など、様
々な組み合わせを実施形態として採り得る。また、上記
実施形態ではＮ型フォトダイオードの場合について示し
たが、Ｐ型フォトダイオードの場合は各電圧及び電位の
関係が逆になることは言うまでもない。
ＭＯＳの場合を示したが、トランジスタがＰ型ＭＯＳの
場合や、ＣＭＯＳの場合も同様な原理で動作させること
で、同様な効果を実現できる。また、本発明は上記実施
形態に限定されるものではなく、単位画素、垂直シフト
レジスタとその駆動回路、配線や遮光膜の構造など、様
々な組み合わせを実施形態として採り得る。また、上記
実施形態ではＮ型フォトダイオードの場合について示し
たが、Ｐ型フォトダイオードの場合は各電圧及び電位の
関係が逆になることは言うまでもない。
【００３２】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、固体撮像装置においてパルス配線数を削減し、以て
開口率を向上させることができる。
ば、固体撮像装置においてパルス配線数を削減し、以て
開口率を向上させることができる。
【図１】本発明に係る固体撮像装置における増幅型単位
画素の構成例を示す回路図である。
画素の構成例を示す回路図である。
【図２】垂直シフトレジスタの構成例を示す回路図であ
る。
る。
【図３】図１の増幅型単位画素を駆動するための駆動回
路の構成例を示すブロック図である。
路の構成例を示すブロック図である。
【図４】図３の駆動回路の動作を説明するためのタイミ
ングチャート図である。
ングチャート図である。
【図５】（ａ）は図１の増幅型単位画素における各ポテ
ンシャルの相対位置を示す図であり、（ｂ）〜（ｇ）は
図３の駆動回路の動作に伴う同画素のポテンシャル図で
ある。
ンシャルの相対位置を示す図であり、（ｂ）〜（ｇ）は
図３の駆動回路の動作に伴う同画素のポテンシャル図で
ある。
【図６】図４の動作の変形例を示すタイミングチャート
図である。
図である。
【図７】（ａ）〜（ｇ）は図６に対応した、図５（ａ）
〜図５（ｇ）の変形例を示す図である。
〜図５（ｇ）の変形例を示す図である。
【図８】図１の増幅型単位画素を駆動するための駆動回
路の他の構成例を示すブロック図である。
路の他の構成例を示すブロック図である。
【図９】図８の駆動回路の動作を説明するためのタイミ
ングチャート図である。
ングチャート図である。
【図１０】（ａ）は図１の増幅型単位画素における各ポ
テンシャルの相対位置を示す図であり、（ｂ）〜（ｇ）
は図８の駆動回路の動作に伴う同画素のポテンシャル図
である。
テンシャルの相対位置を示す図であり、（ｂ）〜（ｇ）
は図８の駆動回路の動作に伴う同画素のポテンシャル図
である。
【図１１】図３及び図８の駆動回路の具体的な構成例を
示す回路図である。
示す回路図である。
【図１２】図１１の回路の動作を説明するためのタイミ
ングチャート図である。
ングチャート図である。
【図１３】図１の増幅型単位画素における配線レイアウ
ト例を示す平面図である。
ト例を示す平面図である。
【図１４】図１の増幅型単位画素における他の配線レイ
アウト例を示す平面図である。
アウト例を示す平面図である。
【図１５】本発明に係る他の固体撮像装置の構成例を示
す断面図である。
す断面図である。
【図１６】図３の構成の変形例を示すブロック図であ
る。
る。
【図１７】従来の固体撮像装置の一例を示すブロック図
である。
である。
１ フォトダイオード（ＰＤ）［光電変換領域］ ２ 読み出しトランジスタ ３ リセットトランジスタ ４ 検出トランジスタ ６ 信号線 ７ ドレイン線（ＶＤＤ） １１ タイミング発生回路 １２ 垂直シフトレジスタ １３ 水平シフトレジスタ １４ 感光領域 １５ 増幅型単位画素 １６ 読み出しとリセットを兼ねたゲート線 １７ フローティングディフュージョン（ＦＤ）と検出
トランジスタとを結ぶ配線 １８ キャパシタ ２０ シフトレジスタＮ段目 ２１ シフトレジスタ（Ｎ＋１）段目 ２２ 電荷読み出しパルス発生回路 ２３ リセットパルス発生回路 ２４ ＯＲ回路 ２５ ＶＤＤ横配線電源回路 ３０ 第１の電源パルス発生回路 ３１ 第２の電源パルス発生回路 ３２ ＶＤＤ横配線電源ＯＲ回路 ４０ ポリシリコン／アルミ配線 ４１ ＶＤＤ共通配線［単一のドレイン層］ Ｃ１，Ｃ２ キャパシタ ＦＤ フローティングディフュージョン［蓄積領域］ ＳＷ１，ＳＷ２ スイッチ Ｔｒ１，Ｔｒ２ 逆流防止用トランジスタ
トランジスタとを結ぶ配線 １８ キャパシタ ２０ シフトレジスタＮ段目 ２１ シフトレジスタ（Ｎ＋１）段目 ２２ 電荷読み出しパルス発生回路 ２３ リセットパルス発生回路 ２４ ＯＲ回路 ２５ ＶＤＤ横配線電源回路 ３０ 第１の電源パルス発生回路 ３１ 第２の電源パルス発生回路 ３２ ＶＤＤ横配線電源ＯＲ回路 ４０ ポリシリコン／アルミ配線 ４１ ＶＤＤ共通配線［単一のドレイン層］ Ｃ１，Ｃ２ キャパシタ ＦＤ フローティングディフュージョン［蓄積領域］ ＳＷ１，ＳＷ２ スイッチ Ｔｒ１，Ｔｒ２ 逆流防止用トランジスタ
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Claims (15)
- 【請求項１】 半導体基板上に、各々入射光を光電変換
するための光電変換領域と、前記光電変換で得られた信
号電荷を読み出すための読み出しトランジスタと、前記
読み出された信号電荷を蓄えるための蓄積領域と、前記
蓄積領域の電位がゲートに加わることで前記読み出され
た信号電荷を検出するための検出トランジスタと、前記
蓄積領域の信号電荷をリセットするためのリセットトラ
ンジスタと、前記リセットトランジスタを介して前記蓄
積領域へパルス電圧を供給するためのドレイン領域とを
有する複数の増幅型単位画素を二次元状に配列した固体
撮像装置において、 前記複数の増幅型単位画素のうちの第１の画素の読み出
しトランジスタへの読み出しパルスと、前記第１の画素
に対して列方向に隣接する第２の画素のリセットトラン
ジスタへのリセットパルスとを共通のゲート線で供給す
るように構成され、 前記第２の画素のリセット時の前記第１の画素のドレイ
ン領域のＬＯＷレベル電位は、前記第１の画素の光電変
換領域の電位深さよりも高い電位に設定されたことを特
徴とする固体撮像装置。 - 【請求項２】 半導体基板上に、各々入射光を光電変換
するための光電変換領域と、前記光電変換で得られた信
号電荷を読み出すための読み出しトランジスタと、前記
読み出された信号電荷を蓄えるための蓄積領域と、前記
蓄積領域の電位がゲートに加わることで前記読み出され
た信号電荷を検出するための検出トランジスタと、前記
蓄積領域の信号電荷をリセットするためのリセットトラ
ンジスタと、前記リセットトランジスタを介して前記蓄
積領域へパルス電圧を供給するためのドレイン領域とを
有する複数の増幅型単位画素を二次元状に配列した固体
撮像装置において、 前記複数の増幅型単位画素のうちの第１の画素の読み出
しトランジスタへの読み出しパルスと、前記第１の画素
に対して列方向に隣接する第２の画素のリセットトラン
ジスタへのリセットパルスとを共通のゲート線で供給す
るように構成され、 前記第２の画素のリセット時の前記第１の画素のドレイ
ン領域のＬＯＷレベル電位は、前記第１の画素の光電変
換領域の電位深さよりも低い電位に設定されたことを特
徴とする固体撮像装置。 - 【請求項３】 請求項１又は２に記載の固体撮像装置に
おいて、 前記第１の画素のリセットトランジスタのゲートにＬＯ
Ｗレベル電圧が与えられた場合の当該ゲート下のポテン
シャルは、前記第１の画素のドレイン領域のＬＯＷレベ
ル電位よりも高い電位に設定されたことを特徴とする固
体撮像装置。 - 【請求項４】 半導体基板上に、各々入射光を光電変換
するための光電変換領域と、前記光電変換で得られた信
号電荷を読み出すための読み出しトランジスタと、前記
読み出された信号電荷を蓄えるための蓄積領域と、前記
蓄積領域の電位がゲートに加わることで前記読み出され
た信号電荷を検出するための検出トランジスタと、前記
蓄積領域の信号電荷をリセットするためのリセットトラ
ンジスタと、前記リセットトランジスタを介して前記蓄
積領域へパルス電圧を供給するためのドレイン領域とを
有する複数の増幅型単位画素を二次元状に配列した固体
撮像装置において、 前記複数の増幅型単位画素のうちの第１の画素の読み出
しトランジスタへの読み出しパルスと、前記第１の画素
に対して列方向に隣接する第２の画素のリセットトラン
ジスタへのリセットパルスとを共通のゲート線で供給す
るように構成され、かつ、 前記各画素の読み出しトランジスタのゲートに与えられ
るＬＯＷレベル電圧は、当該画素のリセットトランジス
タのゲートに与えられるＬＯＷレベル電圧よりも低い電
圧となるように設定されたことを特徴とする固体撮像装
置。 - 【請求項５】 請求項１〜４のいずれか１項に記載の固
体撮像装置において、 前記複数の増幅型単位画素のうちのある行を選択するた
めの垂直シフトレジスタと、 前記垂直シフトレジスタのある段の出力を用いて前記第
１の画素の読み出しパルスを、前記垂直シフトレジスタ
の次段の出力を用いて前記第２の画素のリセットパルス
をそれぞれ生成し、かつ該生成した読み出しパルスとリ
セットパルスとの論理和を表す信号を前記共通のゲート
線に与えるための回路とを更に備えたことを特徴とする
固体撮像装置。 - 【請求項６】 請求項５記載の固体撮像装置において、 前記回路は、２つのＡＮＤ回路と、該両ＡＮＤ回路の出
力のワイヤードＯＲ接続とにより構成され、 前記２つのＡＮＤ回路の各々は、 キャパシタと、 前記キャパシタを充電するように前記キャパシタの一端
に第１の信号を印加するためのスイッチと、 前記キャパシタの他端に第２の信号を印加するための手
段と、 ゲートが前記キャパシタの一端に、ドレインが前記キャ
パシタの他端に、ソースが前記ワイヤードＯＲの接続点
にそれぞれ結合された逆流防止用トランジスタとを有す
ることを特徴とする固体撮像装置。 - 【請求項７】 請求項１〜４のいずれか１項に記載の固
体撮像装置において、 前記複数の増幅型単位画素のドレイン領域は１行毎に異
なるドレイン線に、前記複数の増幅型単位画素の検出ト
ランジスタは１列毎に異なる信号線にそれぞれ接続さ
れ、かつ、 前記ドレイン線と前記信号線とは、互いに異なる層でか
つ交差するように配線されたことを特徴とする固体撮像
装置。 - 【請求項８】 請求項７記載の固体撮像装置において、 前記複数の増幅型単位画素のうちのある行を選択するた
めの垂直シフトレジスタと、 前記垂直シフトレジスタのある段の出力を用いて前記第
１の画素の読み出しパルスを、前記垂直シフトレジスタ
の次段の出力を用いて前記第２の画素のリセットパルス
をそれぞれ生成し、かつ該生成した読み出しパルスとリ
セットパルスとの論理和を表す信号を、対応する行の共
通ゲート線に与えるための第１の回路と、 前記垂直シフトレジスタの出力のうち前記読み出しパル
スと同じ段の出力を用いて生成した電源パルスを、対応
する行のドレイン線に与えるための第２の回路とを更に
備えたことを特徴とする固体撮像装置。 - 【請求項９】 請求項７又は８に記載の固体撮像装置に
おいて、 前記ゲート線と前記ドレイン線とは、同一の配線層で形
成されていることを特徴とする固体撮像装置。 - 【請求項１０】 請求項７〜９のいずれか１項に記載の
固体撮像装置において、 前記蓄積領域と前記検出トランジスタのゲートとを結ぶ
配線は、第１層目の遮光性金属からなることを特徴とす
る固体撮像装置。 - 【請求項１１】 請求項７〜１０のいずれか１項に記載
の固体撮像装置において、 前記蓄積領域と前記検出トランジスタのゲートとを結ぶ
配線と、前記ドレイン線とは、前記ゲート線より上層の
第１層目金属からなり、かつ、 前記信号線は、前記第１層目金属より上層の第２層目金
属からなることを特徴とする固体撮像装置。 - 【請求項１２】 請求項７〜１０のいずれか１項に記載
の固体撮像装置において、 前記蓄積領域と前記検出トランジスタのゲートとを結ぶ
配線と、前記信号線とは、前記ゲート線より上層の第１
層目金属からなり、かつ、 前記ドレイン線は、前記第１層目金属より上層の第２層
目金属からなることを特徴とする固体撮像装置。 - 【請求項１３】 半導体基板上に、各々入射光を光電変
換するための光電変換領域と、前記光電変換で得られた
信号電荷を読み出すための読み出しトランジスタと、前
記読み出された信号電荷を蓄えるための蓄積領域と、前
記蓄積領域の電位がゲートに加わることで前記読み出さ
れた信号電荷を検出するための検出トランジスタと、前
記蓄積領域の信号電荷をリセットするためのリセットト
ランジスタと、前記リセットトランジスタを介して前記
蓄積領域へパルス電圧を供給するためのドレイン領域と
を有する複数の増幅型単位画素を二次元状に配列した固
体撮像装置において、 前記複数の増幅型単位画素のうちの第１の画素の読み出
しトランジスタへの読み出しパルスと、前記第１の画素
に対して列方向に隣接する第２の画素のリセットトラン
ジスタへのリセットパルスとを共通のゲート線で供給す
るように構成され、 前記第２の画素のリセット時の前記第１の画素のドレイ
ン領域の電位はＨＩＧＨレベル電位に、前記第２の画素
において前記光電変換で得られた信号電荷が前記読み出
しトランジスタにより前記蓄積領域に読み出されて前記
検出トランジスタが動作する時の前記第１の画素のドレ
イン領域の電位はＬＯＷレベル電位にそれぞれ設定さ
れ、かつ、 前記第１の画素のリセットトランジスタのゲートにＬＯ
Ｗレベル電圧が与えられた場合の当該ゲート下のポテン
シャルは、前記第１の画素の光電変換領域の電位深さよ
りも高い電位に設定されたことを特徴とする固体撮像装
置。 - 【請求項１４】 請求項１３記載の固体撮像装置におい
て、 前記ドレイン領域のＬＯＷレベル電位がゼロであること
を特徴とする固体撮像装置。 - 【請求項１５】 半導体基板上に、各々入射光を光電変
換するための光電変換領域と、前記光電変換で得られた
信号電荷を読み出すための読み出しトランジスタと、前
記読み出された信号電荷を蓄えるための蓄積領域と、前
記蓄積領域の電位がゲートに加わることで前記読み出さ
れた信号電荷を検出するための検出トランジスタと、前
記蓄積領域の信号電荷をリセットするためのリセットト
ランジスタと、前記リセットトランジスタを介して前記
蓄積領域の信号電荷をリセットする電圧を供給するため
のドレイン領域とを有する複数の増幅型単位画素を二次
元状に配列した固体撮像装置において、 前記複数の増幅型単位画素のドレイン領域は、遮光膜を
兼ねる単一のドレイン層に接続されたことを特徴とする
固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002055204A JP2002354343A (ja) | 2001-03-05 | 2002-03-01 | 固体撮像装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-60016 | 2001-03-05 | ||
| JP2001060016 | 2001-03-05 | ||
| JP2002055204A JP2002354343A (ja) | 2001-03-05 | 2002-03-01 | 固体撮像装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005081542A Division JP2005260982A (ja) | 2001-03-05 | 2005-03-22 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002354343A true JP2002354343A (ja) | 2002-12-06 |
| JP2002354343A5 JP2002354343A5 (ja) | 2005-09-22 |
Family
ID=26610622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002055204A Pending JP2002354343A (ja) | 2001-03-05 | 2002-03-01 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002354343A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007060070A (ja) * | 2005-08-23 | 2007-03-08 | Casio Comput Co Ltd | 画像読取装置及びその駆動制御方法 |
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| US7394492B2 (en) | 2003-12-05 | 2008-07-01 | Canon Kabushiki Kaisha | Solid state image pickup device, method of driving solid state image pickup device, and camera using the solid state image pickup device |
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| KR100947539B1 (ko) | 2003-12-01 | 2010-03-12 | 삼성전자주식회사 | 패턴 인식 패널 |
| JP2011015442A (ja) * | 2010-10-04 | 2011-01-20 | Sony Corp | 固体撮像装置 |
-
2002
- 2002-03-01 JP JP2002055204A patent/JP2002354343A/ja active Pending
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| KR101442526B1 (ko) * | 2006-05-15 | 2014-09-23 | 재팬 디스프레이 웨스트 인코포레이트 | 촬상장치 및 그 구동방법, 표시장치와, 전자기기 |
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