JP2005253069A - 差動発振回路 - Google Patents

Abstract

【課題】従来ランダム的な雑音に依存していた差動発振器の起動を、高速でしかも、安定した動作振幅を得られるよう改善する。
【解決手段】差動発振回路は、第１の端子及び第２の端子を有する発振器と、発振器の第１及び第２の端子にバイアス電圧を印加するバイアス回路とを備え、バイアス回路は、起動時に、発振器の第１の端子にバイアス電圧を印加した後、遅延時間が経過するまで発振器の第２の端子にバイアス電圧を印加しない。このように電源投入時に発振器の両端に非対称の大きなバイアスを印加することにより、発振器を故意に不平衡にすることで、高速でしかも安定した起動を得ることができる。なお、発振器としては水晶、ＬＣタンク回路などあらゆる種類に対応できる。
【選択図】図２

Description

本発明は、差動発振回路（Differential oscillator circuit）及びこの差動発振回路を起動する起動方法に関する。

携帯電話機等の機器機器において提案されている従来の差動発振回路の構成を図１に示す。

この差動発振回路は、発振器２の両側にバイアス電圧をかけることができるように、発振器２に対して左右対称の構成を有している。バイアス制御線４に印加する電圧によって、差動発振回路をオン又はオフにすることができる。特に、バイアス回路の半分の回路（half）の両方が共通線６によって接続されており、共通線６は、発振器２の両側に対してバイアスをオンにするように動作する。

発振器２にバイアスが一旦印可された後、回路内に何らかの雑音により、発振器２が発振を開始し、その後、発振は、要求された定常状態になる。

米国特許第５，９８２，２４６号には、高速起動発振器（fast start-up oscillator）が開示されている。しかし、この発振器は、差動発振器の利点を有しておらず、更に、直流バイアス電圧によって、圧電共振器に予め負荷をかける（pre-stressing）必要がある。

本発明の目的は、高速に起動することができる差動発振回路を提供することである。

本発明に係る差動発振回路の起動方法は、発振器の第１及び第２の端子にバイアス電圧を印加するバイアス回路を備える差動発振回路を起動させる差動発振回路の起動方法において、発振器の第１の端子にバイアス電圧を印加した後、遅延時間が経過してから発振器の第２の端子へのバイアス電圧を印加する。

また、本発明に係る差動発振回路は、第１の端子及び第２の端子を有する発振器と、発振器の第１及び第２の端子にバイアス電圧を印加するバイアス回路とを備え、バイアス回路は、起動時に、発振器の第１の端子にバイアス電圧を印加した後、遅延時間が経過するまで発振器の第２の端子にバイアス電圧を印加しない。

このように、本発明では、電力投入時に、発振器を故意に不平衡とする。発振器の両端に非対称の大きなバイアスを印加することにより、発振器を加速、すなわちランダム的な回路雑音に依存していたときよりも速く、安定した動作振幅が得られる。

バイアス回路は、一般的に、左右対称形を有している。一方、本発明では、この対称性を制御して、発振器の半分の回路（half）に対して、他の半分の回路によりも先にバイアス電圧を印加する。これにより、発振器に予め大きな負荷（pre-stressing）をかけることなく、発振器をできるだけ速く起動させる自然で非対称的な外乱を生じさせることができる。

例えば、時分割多元接続（time division multiple access：以下、ＴＤＭＡという。）回路等における多くの発振器回路の用途においては、発振回路をオンとオフに非常に速く切り換えできることが望ましい。例えば、携帯電話機においては、バッテリ電力の消費を抑えるために、ＴＤＭＡの有効タイムスロット（active time slot）以外では、発振回路をオフに維持することが望ましい。タイムスロットの期間は、比較的短いので、発振回路を可能な限り素早く安定動作振幅に至らせることが重要である。本発明により、これが可能となる。

バイアス回路は、好ましくは、発振器の第１の端子にバイアス電圧を印加する第１の半分の回路と、発振器の第２の端子にバイアス電圧を印加する第２の半分の回路の２つの半分の回路に分割されている。

これは、両方の半分の回路が発振器の両側に同時にバイアス電圧を印加する一般的な差動発振回路の形式と対称的である。本発明では、起動時に、２つの半分の回路が、時間差をもって順次動作する。

差動発振回路は、好ましくは、第１の半分の回路が発振器の第１の端子にバイアス電圧を印加した後、遅延時間が経過してから、第２の半分の回路を制御して、発振器の第２の端子にバイアス電圧を印加させる制御回路を更に備える。

これにより、起動時に、非対称のバイアスがかかり、発振器がより素早く安定した動作振幅に達することを促進する。

バイアス回路は、好ましくは、第１の半分の回路と第２の半分の回路とを選択的に接続するスイッチ回路を備え、第１の半分の回路が発振器の第１の端子にバイアス電圧を印加すると、スイッチ回路は、第１の半分の回路を第２の半分の回路に接続し、第２の半分の回路を制御して、発振器の第２の端子にバイアス電圧を印加させる。

通常の差動発振回路の場合、差動発振回路の２つの半分の回路は、第１の半分の回路が発振器にバイアス電圧を印加すると、第２の半分の回路も第１の半分の回路に従うように、互いに接続されている。

第２の半分の回路を第１の半分の回路から選択的に絶縁するスイッチ回路を設けることによって、第１の半分の回路を制御して、発振器にバイアス電圧を印加させるとともに、第２の半分の回路を切り離して、第２の半分の回路が発振器にバイアス電圧を印加することを止めることができる。これにより、第１の半分の回路が発振器にバイアス電圧を印加してから、所定の遅延時間経過後に、第２の半分の回路を制御して、発振器へのバイアス電圧の印加を開始させることができる。

更に、差動発振回路は、好ましくは、第１の半分の回路が発振器の第１の端子にバイアス電圧を印加し、遅延時間が経過した後、スイッチ回路を制御し、第１の半分の回路を第２の半分の回路に接続する遅延回路を備える。

これにより、遅延回路を用いて、スイッチ回路を制御することができる。

この構成においては、第１の半分の回路に接続され、制御信号を伝えるバイアス制御線を設けてもよく、この場合、第１及び第２の半分の回路は、制御信号に応答して、発振器の第１及び第２の端子にそれぞれバイアス電圧を印加し、スイッチ回路は、バイアス制御線から第２の半分の回路を選択的に切り離す。

これにより、バイアス回路には、発振器をオンにするための１つの制御信号を供給すればよく、本発明に必要な遅延は、スイッチ回路によって得られる。

勿論、バイアス回路を制御し、発振器の第１の端子にバイアス電圧を印加した後、遅延時間が経過するまで、発振器の第２の端子へのバイアス電圧の印加を遅延させるための他の如何なる遅延回路を設けてもよい。

遅延回路は、第１の半分の回路と第２の半分の回路を直接接続するために用いてもよい。これに代えて、制御回路の一部を構成する遅延回路によって第１の半分の回路と第２の半分の回路を別々に制御してもよい。

本発明は、差動発振回路内の様々な種類の発振器に適用することができ、例えばタンク回路又は水晶発振器に適用することができる。

非常に高速の起動を実現するためには、遅延時間は、余り長くするべきではない。遅延時間は、発振回路の半分の回路のバイアスレベルが変動しない直流レベル（quiescent DC level）に達するために十分な時間である必要がある。この遅延は、採用される特定の回路トポロジ及び使用される電気部品の値に依存する。事実上、遅延時間が短かすぎると、両方の半分の回路が同時にバイアスされてしまう。

なお、この遅延時間は、回路によって故意に生成された意図された遅延であり、単に回路内の様々な部品の公差及び切換速度によって生じるものではない。遅延時間は、期待される効果を実現するとともに、できるだけ短く設定した方がよい。

遅延時間は、好ましくは、１ｎｓと１μs間の値に設定し、更に好ましくは、略５００ｎｓに設定する。この値は、特に、３８ｎｓの発振周期を有する発振器に適している。

遅延時間は、発振周期より長いことが好ましい。特に、遅延時間は、発振周期の１０倍のオーダに設定することがより好ましい。

上述したように、本発明に基づく非対称的なバイアスでは、起動時に、発振器に予め大きな負荷をかける（significant pre-stressing）必要がない。したがって、ある用途では、発振器の第１及び第２の端子を、それぞれ、発振器に直流電圧がかかる（DC stressing）ことを防止する第１及び第２のコンデンサを介して第１のバイアス回路に接続することが望ましい場合もある。

更に、本発明は、上述した差動発振回路を備える集積回路を提供する。集積回路は、例えば送信機及び／又は受信機の集積回路等、携帯電話のチップセットの１つとして用いられる集積回路であってもよい。

更に、本発明は、上述した差動発振回路又は上述した集積回路を備える携帯電話機を提供する。

本発明の実施形態として図２に示す差動発振回路を用いて、本発明を説明する。

この差動発振回路は、図２示すように、発振器１２の両側に適切なバイアス電圧を印加するバイアス回路１０を備える。差動発振回路の回路設計においては、発振器１２を必要に応じて発振させるためには、バイアス回路１０は、一般的に、発振器１２の両側において対称である。したがって、バイアス回路１０は、発振器１２の一方の側の第１の半分の回路（half）１０ａと、発振器１２の他方の側の第２の半分の回路１０ｂとから構成されると考えることができる。すなわち、第１の半分の回路１０ａは、発振器１２の第１の端子１２ａに接続され、第２の半分の回路１０ｂは、発振器１２の第２の端子１２ｂに接続されている。

発振器１２は、図２に示すように、タンク回路として実現されている。しかしながら、発振器１２としでは、例えば水晶発振器等のあらゆる種類の発振器を用いることができる。

この実施の形態では、図１に示す構成と同様に、バイアス制御線１４は、バイアス回路１０に接続されている。バイアス制御線１４は、差動発振回路を制御するための信号を供給するために用いられる。具体的には、バイアス回路１０は、バイアス制御線１４から供給される信号に応じて、発振器１２に適切なバイアスを印加する。図２に示すバイアス回路１０の個々の部品は、既知の手法で配置することができ、この手法は当業者にとって周知である。

図１に示す構成と同様に、線１６は、バイアス回路１０の第１の半分の回路１０ａをバイアス回路１０の第２の半分の回路１０ｂに接続している。しかしながら、図２に示す実施形態は、図１の構成とは異なり、線１６を選択的に切断し、第２の半分の回路１０ｂを第１の半分の回路１０ａから切り離すように制御できるスイッチング回路１８を備えている。

スイッチング回路１８は、バイアス回路１０の全体的な回路設計に基づいて、適切なあらゆる手法で実現することができる。なお、図２に示すスイッチング回路１８は、２個のトランジスタ、すなわち主スイッチングトランジスタ１８ａと、副接地トランジスタ１８ｂとを備える。主スイッチングトランジスタ１８ａによって、線１６を接続又は切断する制御を行うことができる。そして、副接地トランジスタ１８ｂによって、主スイッチングトランジスタ１８ａにより線１６を切断したときに、第２の半分の回路１０ｂの側の線１６を接地、すなわちアースに接続し、これにより、第１の半分の回路１０ａと第２の半分の回路１０ｂとを切り離すことができる。

図２に示すように、主スイッチングトランジスタ１８ａと、副接地トランジスタ１８ｂとをそれぞれ制御するために、一対の制御線２０ａ、２０ｂを設けている。図２に示す実施形態では、これらの制御線２０ａ、２０ｂは、それぞれ逆のレベルの制御信号を伝える。

以下、差動発振回路の全体的な動作について説明する。スイッチング回路１８を用いて、バイアス回路１０の第２の半分の回路１０ｂを第１の半分の回路１０ａから切り離すととともに、線１６を接地することができる。したがって、バイアス制御線１４を用いて、差動発振回路をオンにするときに、第１の半分の回路１０ａだけが起動され、バイアスを発振器１２に印加する。このように、発振器１２の第１の端子１２ａには、バイアス電圧が印加され、発振器１２の第２の端子１２ｂは、接地電位に保たれる。バイアス制御線１４によって差動発振回路をオンに切り換えた後、スイッチング回路１８を動作させることによって、バイアス回路１０の第１の半分の回路１０ａの側の線１６は、バイアス回路１０の第２の半分の回路１０ｂを制御し、発振器１２の第２の端子１２ｂにバイアス電圧を印加する。

スイッチング回路１８の切換は、バイアス制御線１４がバイアス回路１０の第１の半分の回路１０ａを起動した後に、特に遅延時間経過後に行われる。

これにより、起動時には、バイアス回路１０は、発振器の両側に、非対称の大きなバイアスを印加する。換言すれば、電力投入時に、ランダムな回路雑音に依存していたときよりも速く安定した動作振幅とするために、バイアス回路１０を意図的に不平衡として、発振器１２の両端により高いバイアス電圧を印加する。

図２に示す実施形態においては、スイッチング回路１８は、制御線２０ａ、２０ｂに接続された遅延回路２２によって制御される。

遅延回路２２には、バイアス制御線１４の信号又はこれに対応した同等の信号が供給されている。したがって、バイアス制御線１４に差動発振回路を起動する信号が供給されると、遅延回路２２にも、対応する信号が供給される。なお、遅延回路２２は、遅延時間経過後に、スイッチング回路１８を制御する。

好ましい実施形態において、遅延回路２２は、容量性素子を備えていてもよく、差動発振回路を起動する信号が供給された後、この容量性素子の両端の電圧が上昇する。抵抗／コンデンサ回路の時定数に基づいて、容量性素子の両端にかかる電圧は、所定の期間経過後に、閾値に達する。この遅延時間の後に、遅延回路２２は、閾値に達した電圧によってトリガされ、スイッチング回路１８を動作させる。

上述のように、本発明は、あらゆる差動発振回路にも適用することができる。

図３に示す差動発振回路は、バイアス回路１０の第１の半分の回路１０ａに接続された第１の端子１２ａと、バイアス回路１０の第２の半分の回路１０ｂに接続された第２の端子１２ｂとを有する発振器１２を備える。線１６は、第１の半分の回路１０ａを第２の半分の回路１０ｂに接続し、これにより、バイアス回路１０の２つの半分の回路１０ａ、１０ｂは、同時に動作する。

図４は、図２を用いて説明した差動発振回路に対応する構成を図式的に示している。

バイアス制御線１４は、バイアス回路１０の第１の半分の回路１０ａと遅延回路２２とを起動するために用いられる。遅延回路２２は、遅延時間の後に、スイッチング回路１８を動作させ、線１６によって、第１の半分の回路１０ａを第２の半分の回路１０ｂに接続する。

他の類似したの構成によっても、同じ効果を得ることができる。

図５は、スイッチ回路と遅延回路を含む制御回路３０を備える実施形態を示している。制御回路３０は、第１の半分の回路１０ａの側の線１６ａの電位の変化に応答し、遅延時間の後に、第２の半分の回路１０ｂの側の線１６ｂの電位を同じレベルに高めるよう動作する。

図６に示す差動発振回路では、バイアス回路１０の第１の半分の回路１０ａは、事実上、バイアス回路１０の第２の半分の回路１０ｂから独立して制御される。詳しくは、制御回路４０は、第１の半分の回路１０ａ用のバイアス制御線１４ａを動作させ、第２の半分の回路１０ｂ用のバイアス制御線１４ｂを動作させる。なお、制御回路４０は、第１のバイアス制御線１４ａに信号を供給してから、遅延時間経過後に、第２のバイアス制御線１４ｂに必要な信号を供給する。

幾つかの用途では、発振器１２を直流電圧の影響から分離することが望ましいことがある。

図７は、図２及び図４に等価な実施形態を示しているが、ここでは、第１の半分の回路１０ａを発振器１２の第１の端子１２ａに接続する第１の容量性素子５０ａと、第２の半分の回路１０ｂを発振器１２の第２の端子１２ｂに接続する第２の容量性素子５０ｂとを設けている。

容量性素子５０ａ、５０ｂは、発振器１２に、如何なる直流バイアス電圧がかからないようにしている。容量性素子５０ａ、５０ｂは、発振器１２に予め負荷をかける（pre-stressing）ことを実質的に防止するとともに、起動時において、非対称バイアスの印加をできるようにしている。

遅延時間を正確にどのような長さに設定するかは、本発明の本質ではない。すなわち、何らかの遅延があれば、発振を開始するための非対称バイアス及び不平衡が得られる。なお、遅延時間が長すぎると、発振器の起動時間が不必要に長くなってしまう。この遅延と、「補助なしの」発振器が完全な発振振幅に到達するまでに必要とする時間とが等しくなれば、何の利益もないことは明らかである。（最大）遅延値は、用いられる実際の回路に強く依存するため、定量化することは困難である。

例えば、３８ｎｓの発振周期（oscillator period）を有する具体例では、遅延時間は、略５００ｎｓであることが好ましいが、１ｎｓ〜１μsの範囲内に設定してもよい。遅延時間は、好ましくは発振周期より長く、より好ましくは発振周期の１０倍のオーダに設定することがより好ましい。

なお、差動発振回路は、図８に示すような集積回路として実現することができる。更に、差動発振回路又は集積回路は、例えば、図９に示す携帯電話内に組み込むことができる。

差動発振回路の回路図である。 本発明に基づく差動発振回路の回路図である。 差動発振回路のブロック図である。 図２に示す差動発振回路のブロック図である。 本発明の変形例を示すブロック図である。 本発明の変形例を示すブロック図である。 コンデンサによる発振器の直流絶縁を示す図である。 本発明を実現する集積回路を示す図である。 本発明を実現する携帯電話機を示す図である。

Claims (19)

1. 第１の端子及び第２の端子を有する発振器と、
   上記発振器の第１及び第２の端子にバイアス電圧を印加するバイアス回路とを備え、
   上記バイアス回路は、起動時に、上記発振器の第１の端子にバイアス電圧を印加した後、遅延時間が経過するまで該発振器の第２の端子にバイアス電圧を印加しないことを特徴とする差動発振回路。
2. 上記バイアス回路は、上記発振器の第１の端子にバイアス電圧を印加する第１の半分の回路と、該発振器の第２の端子にバイアス電圧を印加する第２の半分の回路の２つの半分の回路に分割されていることを特徴とする請求項１記載の差動発振回路。
3. 上記第１の半分の回路が上記発振器の第１の端子にバイアス電圧を印加した後、遅延時間が経過してから、上記第２の半分の回路を制御して、該発振器の第２の端子にバイアス電圧を印加させる制御回路を更に備える請求項２記載の差動発振回路。
4. 上記バイアス回路は、上記第１の半分の回路と上記第２の半分の回路とを選択的に接続するスイッチ回路を備え、該第１の半分の回路が上記発振器の第１の端子にバイアス電圧を印加すると、該スイッチ回路は、該第１の半分の回路を該第２の半分の回路に接続し、該第２の半分の回路を制御して、該発振器の第２の端子にバイアス電圧を印加させることを特徴とする請求項２又は３記載の差動発振回路。
5. 上記第１の半分の回路が上記発振器の第１の端子にバイアス電圧を印加し、遅延時間が経過した後、上記スイッチ回路を制御し、該第１の半分の回路を該第２の半分の回路に接続する遅延回路を更に備える請求項４記載の差動発振回路。
6. 上記第１の半分の回路に接続され、制御信号を伝えるバイアス制御線を備え、上記第１及び第２の半分の回路は、該制御信号に応答して、上記発振器の第１及び第２の端子にそれぞれバイアス電圧を印加し、上記スイッチ回路は、該バイアス制御線から該第２の半分の回路を選択的に絶縁することを特徴とする請求項４又は５記載の差動発振回路。
7. 上記バイアス回路を制御し、上記発振器の第１の端子にバイアス電圧を印加した後、遅延時間が経過するまで、該発振器の第２の端子へのバイアス電圧の印加を遅延させる遅延回路を更に備える請求項１乃至４いずれか１項記載の差動発振回路。
8. 上記遅延時間は、１ｎｓと１μs間の値であることを特徴とする請求項１乃至７いずれか１項記載の差動発振回路。
9. 上記遅延時間は、略５００ｎｓであることを特徴とする請求項８記載の差動発振回路。
10. 上記発振器の発振周期は、略３８ｎｓであることを特徴とする請求項１乃至９いずれか１項記載の差動発振回路。
11. 上記発振器は、タンク回路と水晶発振器のいずれかを含むことを特徴とする請求項１乃至１０いずれか１項記載の差動発振回路。
12. 上記発振器の第１及び第２の端子は、それぞれ、該発振器に直流電圧がかかることを防止する第１及び第２のコンデンサを介して、上記バイアス回路に接続されていることを特徴とする請求項１乃至１１いずれか１項記載の差動発振回路。
13. 請求項１乃至１２いずれか１項記載の差動発振回路を備えた集積回路。
14. 請求項１乃至請求項１２いずれか１項記載の差動発振回路又は請求項１３記載の集積回路を備えた携帯電話機。
15. 発振器の第１及び第２の端子にバイアス電圧を印加するバイアス回路を備える差動発振回路を起動させる差動発振回路の起動方法において、
    上記発振器の第１の端子にバイアス電圧を印加した後、遅延時間が経過してから該発振器の第２の端子にバイアス電圧を印加する起動方法。
16. 図２及び図４乃至図７を用いて実質的に明細書に説明する差動発振回路。
17. 図２及び図４乃至図８を用いて実質的に明細書に説明する集積回路。
18. 図２及び図４乃至図７及び図９を用いて実質的に明細書に説明する携帯電話機。
19. 図２及び図４乃至図７を用いて実質的に明細書に説明する差動発振回路の起動方法。

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