JP4217773B2 - ジッタの削減された集積発振器 - Google Patents
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Description
このような発振器は一般的な従来技術から公知である。このような発振器において、移相素子は、発振器内の他の電子部品と共に、上記第1の信号ピンと上記第2の信号ピンとの間に接続された外部コンデンサを有する発振器の一般的に知られた位相条件を与える。集積回路は、発振器の他にデジタル回路を含む。論理ローレベルから論理ハイレベルへの切換或いは論理ハイレベルから論理ローレベルへの切換中に、デジタル回路は基板に疑似(スプリアス)電圧を発生する。一般的に、比較器の第2の電源端子は、ラッチアップ問題を回避するため、基板接点を用いて基板に接続される。これにより生ずる悪影響は、発振器信号がジッタによって妨害されることである。
本発明の目的はジッタの少ない発振器を提供することである。
このため、本発明によれば、冒頭に説明したタイプの発振器は、移相素子が、比較器の入力に接続された第1の電極及び基板に接続された第2の電極を有する集積コンデンサを具備することを特徴とする。これにより、疑似電圧は比較器の入力と比較器の第2の電源端子の両方に発生する。比較器の決定レベルは疑似電圧による影響を受けなくなるので、発振器のジッタは著しく除去される。
また、発振器は、比較器がシュミットトリガを具備することを特徴とする。シュミットトリガのヒステリシスの結果として、ジッタは更に削減される。
以下、添付図面を参照して本発明をより詳細に説明する。図面には、本発明を実施する発振器の電気回路図が示されている。
図面中、本発明による発振器の一実施例が実現されている集積回路ICの部品は、破線の枠内に描かれている。発振器に必要な外部部品は破線の枠の外側に描かれている。
集積回路ICは、電源電圧を得るため電源電圧源SVに接続された第1の電源ピンVDDと第2の電源ピンVSSとを有する。集積回路ICは、第1の信号ピン1と第2の信号ピン2とを有する。一例としてインバータによって実現される増幅器Gは、第1の信号ピン1に接続された入力と、第2の信号ピン2に接続された出力とを有する。抵抗素子Rは増幅器Gの入力と出力との間に配置される。好ましくは、シュミットトリガによって実現される比較器CMPは、集積回路ICの第1の電源ピンVDD及び基板SBSTRに接続された第1の電源端子及び第2の電源端子を有する。比較器CMPの入力は第1の信号ピン1に接続される。比較器CMPは、発振器信号を供給する出力OUTを更に有する。発振器に必要とされる移相回路網は、比較器CMPの入力と基板SBSTRとの間に接続された集積コンデンサC1と、第2の信号ピン2と第2の電源ピンVSSとの間に配置された外部コンデンサC2EXTと、一般的にクォーツクリスタルを用いて実現される共振器Qとを有する。
集積回路ICは、電源電圧を得るため第1の電源ピンVDD及び第2の電源ピンVSSに接続されたデジタル回路DLを更に有する。論理ローレベルから論理ハイレベルへの切換、或いは、その逆に論理ハイレベルから論理ローレベルへの切換中に、デジタル回路DLは基板SBSTR上に疑似電圧を生成する。デカップリングコンデンサCdcpiは、疑似電圧を最小限に抑えるため、第1の電源ピンVDDと基板SBSTRとの間に接続される。
同図には、基板SBSTR及び第2の電源ピンVSSと直列に配置された寄生コイルLが示される。寄生コイルLは、基板SBSTRと、第2の電源ピンVSSに属する接合パッドとの間に接合ワイヤで表される。寄生コイルLは、基板SBSTRに疑似電圧が出現する主因である。これは、論理ハイレベルから論理ローレベルへの切換、或いは、逆に論理ローレベルから論理ハイレベルへの切換中に、デジタル回路DLの電流消費の変化の結果として、電圧が寄生コイルLの両端に誘導されることによって生じる。
発振器は以下の通り動作する。移相回路網と共に、増幅器Gは閉ループを形成する。第1の発振条件は、ループ利得が1よりも高くなることである。クリスタルは比較的高い等価抵抗を有し得るので、増幅器Gによって生成されことが要求される利得は比較的高くする必要がある。しかし、発振器の始動時に、クリスタルの等価抵抗は非常に高いので、帰還路は充分ではない。これにより、発振器の始動が阻止される。この問題を解決するため、抵抗素子Rがクリスタルと並列に配置される。この抵抗素子は、例えば、抵抗若しくはダイオードを用いて実現され得る。第2の発振条件は、閉ループの全移相が零度(若しくは360度の倍数)になることである。この目的のため、集積コンデンサC1及び外部コンデンサC2EXTが設けられる。発振器の周波数はクォーツクリスタルを用いて決定される。
本発明の本質は集積コンデンサCである。この集積コンデンサCは、一般的な従来技術において使用され図に破線で示された外部コンデンサC1EXTを置き換える。従来技術によれば、発振器において、第1の信号ピン1上の電圧は高周波の第2の電源ピンVSS上の電圧と実質的に一致する。このため、外部コンデンサC1EXTは高周波に対し実質的に短絡を形成する。比較器CMPの入力は第1の信号ピン1に内部接続されるので、比較器CMPの入力上の電圧は、第2の電源ピンVSS上の電圧と実質的に一致し、その結果として疑似電圧によって損なわれない。これは、疑似電圧が基板SBSTR上に存在し、第2の電源ピンVSSには存在しないからである。したがって、従来技術において、比較器CMPの入力は疑似電圧を伝達伝達しないが、比較器の第2の電源端子は疑似電圧を伝達する。比較器CMPの決定レベルは、比較器CMPの入力と比較器CMPの第2の電源端子との間の電圧差により決められるので、基板SBSTR上の疑似電圧は発振器信号に望ましくないジッタを生じさせる。
本発明による発振器において、集積コンデンサC1は、高周波に対し実質的に短絡を形成し、その結果として、比較器CMPの第2の電源端子と同じ疑似電圧が比較器CMPの入力に現れる。比較器CMPの入力と比較器CMPの第2の電源端子との間の電圧差は、実質的に零であり、発振器のジッタが著しく低減される好ましい結果が得られる。
第1の信号ピン1と第2の電源端子VSSとの間で実現可能な外部寄生容量は局所最小であることが重要である。その理由は、そうでなければ、比較器CMPの入力上の疑似電圧は、容量性電圧分割の結果として比較器CMPの第2の端子上の疑似電圧よりも小さくなるからである。このため、ジッタ除去が非常に小さくなる場合がある。
また、外部コンデンサC2EXTは、集積コンデンサで置換してもよく、その場合、集積コンデンサは増幅器Gの出力と基板SBSTRとの間に接続すべきことに注意する必要がある。
Claims (2)
- 電源電圧が与えられる第1の電源ピン及び第2の電源ピンと、第1の信号ピンと、第2の信号ピンと、上記第1の信号ピンに接続された入力及び上記第2の信号ピンに接続された出力を有する増幅器と、上記第1の電源ピンに接続された第1の電源端子、基板に接続された第2の電源端子、上記第1の信号ピンに接続された入力及び出力信号を供給する出力を有する比較器と、移相素子とを含む集積回路内の発振器において、
上記移相素子は、上記比較器の上記入力に接続された第1の電極と、上記基板に接続された第2の電極とを有する集積コンデンサを含むことを特徴とする発振器。 - 上記比較器はシュミットトリガを含むことを特徴とする請求項1記載の発振器。
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