JP2005244132A5 - - Google Patents

Claims (15)

1. ４０ｎｍ〜１７０ｎｍの膜厚を有する半導体膜を含む薄膜トランジスタを有し、
   前記半導体膜はソース領域、ドレイン領域及びチャネル形成領域を有し、該ソース領域、ドレイン領域及びチャネル形成領域は、実装物品を曲げる方向に対して垂直となるように設けられ、
   前記薄膜トランジスタの作製過程において、該薄膜トランジスタが有する薄膜パターンのいずれか一を用いて文字、図形、記号もしくは数字又はこれらの結合が形成され、
   前記文字、図形、記号もしくは数字又はこれらの結合により、識別を行うことを可能としたことを特徴とする薄膜集積回路。
2. 請求項１において、前記薄膜パターンは、半導体膜、ゲート電極、配線、ゲート絶縁膜、及び層間絶縁膜のいずれかであることを特徴とする薄膜集積回路。
3. ４０ｎｍ〜１７０ｎｍの膜厚を有する半導体膜を含む薄膜トランジスタを有し、
   前記半導体膜はソース領域、ドレイン領域及びチャネル形成領域を有し、該ソース領域、ドレイン領域及びチャネル形成領域は、実装物品を曲げる方向に対して垂直となるように設けられ、
   前記薄膜トランジスタの作製過程において、レーザマーカにより前記半導体膜又は基板に文字、図形、記号もしくは数字又はこれらの結合が形成され、
   前記文字、図形、記号もしくは数字又はこれらの結合により、識別を行うことを可能としたことを特徴とする薄膜集積回路。
4. 請求項１乃至３のいずれか一において、前記薄膜集積回路は５ｍｍ四方以下であることを特徴とする薄膜集積回路。
5. 請求項１乃至４のいずれか一において、前記半導体膜は、水素濃度又はハロゲンの濃度が１×１０^１９〜５×１０^２０／ｃｍ^３であることを特徴とする薄膜集積回路。
6. 請求項１乃至５のいずれか一において、前記薄膜集積回路は同一基板上に形成されたアンテナを有することを特徴とする薄膜集積回路。
7. ４０ｎｍ〜１７０ｎｍの膜厚を有する半導体膜を有し、
   前記半導体膜はソース領域、ドレイン領域及びチャネル形成領域を有し、前記ソース領域、ドレイン領域及びチャネル形成領域は、実装物品を曲げる方向に対して垂直となるように設けられ、
   前記半導体膜を用いて文字、図形、記号もしくは数字又はこれらの結合が形成され、前記文字、図形、記号もしくは数字又はこれらの結合により、識別を行うことを可能とした薄膜集積回路と、
   前記薄膜集積回路に接続された表示手段とを有することを特徴とする薄型半導体装置。
8. ４０ｎｍ〜１７０ｎｍの膜厚を有する半導体膜、及び導電膜を有し、
   前記半導体膜はソース領域、ドレイン領域及びチャネル形成領域を有し、前記ソース領域、ドレイン領域及びチャネル形成領域は、実装物品を曲げる方向に対して垂直となるように設けられ、
   前記導電膜を用いて文字、図形、記号もしくは数字又はこれらの結合が形成され、前記文字、図形、記号もしくは数字又はこれらの結合により、識別を行うことを可能とした薄膜集積回路と、
   前記薄膜集積回路に接続された表示手段とを有することを特徴とする薄型半導体装置。
9. ４０ｎｍ〜１７０ｎｍの膜厚を有する半導体膜、及び絶縁膜を有し、
   前記半導体膜はソース領域、ドレイン領域及びチャネル形成領域を有し、前記ソース領域、ドレイン領域及びチャネル形成領域は、実装物品を曲げる方向に対して垂直となるように設けられ、
   前記絶縁膜を用いて文字、図形、記号もしくは数字又はこれらの結合が形成され、前記文字、図形、記号もしくは数字又はこれらの結合により、識別を行うことを可能とした薄膜集積回路と、
   前記薄膜集積回路に接続された表示手段とを有することを特徴とする薄型半導体装置。
10. ４０ｎｍ〜１７０ｎｍの膜厚を有する半導体膜を含む薄膜トランジスタを有し、
    前記半導体膜はソース領域、ドレイン領域及びチャネル形成領域を有し、前記ソース領域、ドレイン領域及びチャネル形成領域は、実装物品を曲げる方向に対して垂直となるように設けられ、
    前記薄膜トランジスタの作製過程において、該薄膜トランジスタが有する薄膜パターンのいずれか一を用いて文字、図形、記号もしくは数字又はこれらの結合が形成され、前記文字、図形、記号もしくは数字又はこれらの結合により、識別を行うことを可能とした薄膜集積回路と、
    前記薄膜集積回路に接続された表示手段とを有することを特徴とする薄型半導体装置。
11. 請求項１０において、前記薄膜パターンは、半導体膜、ゲート電極、配線、ゲート絶縁膜、及び層間絶縁膜のいずれかであることを特徴とする薄型半導体装置。
12. ４０ｎｍ〜１７０ｎｍの膜厚を有する半導体膜を含む薄膜トランジスタを有し、
    前記半導体膜はソース領域、ドレイン領域及びチャネル形成領域を有し、前記ソース領域、ドレイン領域及びチャネル形成領域は、実装物品を曲げる方向に対して垂直となるように設けられ、
    前記薄膜トランジスタの作製過程において、レーザマーカにより半導体膜又は基板に文字、図形、記号もしくは数字又はこれらの結合が形成され、
    前記文字、図形、記号もしくは数字又はこれらの結合により、識別を行うことを可能とした薄膜集積回路と、
    前記薄膜集積回路に接続された表示手段とを有することを特徴とする薄型半導体装置。
13. 請求項７乃至１２のいずれか一において、
    前記表示手段は、エレクトロクロミック材又は強誘電性液晶材を有することを特徴とする薄型半導体装置。
14. ４０ｎｍ〜１７０ｎｍの膜厚を有する第１の半導体膜及び、文字、図形、記号もしくは数字又はこれらの結合でなる第２の半導体膜を形成し、
    前記第１の半導体膜はソース領域、ドレイン領域及びチャネル形成領域を有し、該ソース領域、ドレイン領域及びチャネル形成領域は、実装物品を曲げる方向に対して垂直となるように設けられ、
    前記第２の半導体膜により、識別を行うことを可能としたことを特徴とする薄膜集積回路の作製方法。
15. ４０ｎｍ〜１７０ｎｍの膜厚を有する半導体膜を形成し、
    前記半導体膜はソース領域、ドレイン領域及びチャネル形成領域を有し、該ソース領域、ドレイン領域及びチャネル形成領域は、実装物品を曲げる方向に対して垂直となるように設けられ、
    前記半導体膜上に絶縁膜を介して第１の導電膜を形成するとともに、文字、図形、記号もしくは数字又はこれらの結合でなる第２の導電膜を形成し、
    前記第２の導電膜により、識別を行うことを可能としたことを特徴とする薄膜集積回路の作製方法。