JPS62298105A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関するものであり、特
に、半導体集積回路装置の不純物による汚染を防止少く
とも低減する技術に適用して有効な技術に関するもので
ある。

〔従来の技術〕

マスクＲＯＭ等の半導体集積回路装置では、その半導体
チップを他の半導体集積回路装置例えばＲＡＭと識別す
るために半導体チップの周辺部に表示記号（以下、ネー
ムという）を設けている。

また、マスクＲＯＭでは、記憶している情報が異るマス
クＲＯＭ同志を識別するために、書込みに用いたマスク
の番号も表示している。これらのネームの書込みは、デ
ータ線と同層のアルミニウム膜を用いて行っていた。

しかし、前記マスクＲＯＭは、情報の書込みから製品の
完成までの時間を短縮するために、情報の書込みをデー
タ線形成後に行うようになってきている。このため、前
記マスク番号を識別するためのネームは、ワード線を覆
う絶縁膜にエツチングによって書込むようになってきて
いる。

なお、半導体基板に表示記号を書込む技術については、
例えば、特開昭５９−１４７４４６号公報に記載されて
いる。

〔発明が解決しようとする問題点〕

本発明者は前記技術を検討した結果、次の問題点を見出
した。

前記ネームを書込むためのエツチングは、そのネームを
児や易すくするため、層間絶縁膜を充分な深さにエツチ
ングしなければならない、このとき、層間絶ａ膜とフィ
ールド絶ａ膜のエツチング選択性がないため、フィール
ド絶縁膜の一部もエツチングされてしまうことがある。

このため、レジスト膜中または、その他工程作業中のＮ
　ａ　”、Ｃｒ、Ｆｅ等の不純物によって半導体基板が
汚染される。

本発明の目的は、ネームの書込みによる半導体集積回路
装置の汚染を防止して、半導体集積回路装置の信頼性を
向上することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、ネームが書込まれる絶縁膜の所定領域を他の
領域から離隔するものである。

〔作用〕

上記した手段によれば、絶縁膜のネームが書込まれた部
分からＮａ”、Ｃｒ、Ｆａ等の汚染物質が侵入すること
がなくなるので、半導体集積回路装置の信頼性を向上す
ることができる。

〔実施例！〕

第１図はマスクＲＯＭを構成している半導体基板（チッ
プ）の平面図、第２図はメモリセルアレイの一部の平面
図、第３図は第２図のＡ−Ａ切断線における断面図であ
る。

第１図において、１はｐ−型単結晶シリコンからなる半
導体基板（チップ）であり、マスクＲＯＭを構成してい
る。２はアルミニウム膜からなるポンディングパッドで
あり、半導体基板１の周辺部に複数配置しである。３は
タイミング回路等の周辺回路、４はアドレスバッファ、
Ｘデコーダ等の周辺回路、５はＸデコーダ等の周辺回路
、６はメモリセルアレイ領域である。

第２図及び第３図において、１０は半導体基板１を酸化
した酸化シリコン膜からなるフィールド絶縁膜であり、
下部にはｐ型チャネルストッパ領域１１を設けている。

メモリセルはＮチャネルＭＩＳＦＥＴからなり、ソース
、ドレイン領域であるｎ゛型半導体領域１２及びｎ−型
半導体領域１３、酸化シリコン膜からなるゲート絶縁膜
１４１例えは多結晶シリコン膜からなり、ワード線ＷＬ
と一体に形成されたゲート電極１５とで構成されている
。なお、ゲート電極１５及びワード線ＷＬは、Ｍｏ、Ｗ
、Ｔａ、Ｔｉ等の高融点金属膜又はその高融点金属のシ
リサイド膜によって構成してもよく、また多結晶シリコ
ン膜の上に前記高融点金属又はシリサイド膜を積層して
構成してもよい、ゲート電極１５及びワード線ＷＬの側
部には酸化シリコン膜からなるサイドウオールスペーサ
１６が設けである。ゲート電極１５及びワード線ＷＬを
下から順にＣＶＤによる酸化シリコン膜からなる絶縁Ｗ
４１８、例えばＣＶＤによるリンシリケートガラス（Ｐ
ＳＧ）膜からなる絶縁膜１９、スピンオンガラス（ＳＯ
Ｇ）膜からなる絶縁膜２０が覆っている。

ソース、ドレイン領域の一部であるｎ°型半導体領域１
２の上の部分の絶縁膜１Ｂ、１９．２０を選択的に除去
してなる接続孔２１を通してアルミニウム膜からなるデ
ータ線ＤＬが延在している。

メモリセルの情報の書込みは、第３図に示すように、メ
モリセルであるＮチャネルＭ　Ｉ　Ｓ　ＦＥＴのチャネ
ル領域にＰ型不純物例えばボロン（Ｂ）　１７を導入す
ることによってなされる。なお、第２図には、Ｐ型不純
物１７を図示していない。

次に、第１図及び第４図を用いて、半導体基板（チップ
）１の周辺に設けであるネームについて説明する。

第４図は第１図のマスクＲＯＭの断面図であり。

領域Ａは第１図のネーム領域ＩＶＡのＡ−Ａ切断線にお
ける断面図、領域Ｂは第１図のセルアレイの周辺部の領
域ＩＶ　Ｂの断面図である。

第１図に示すように、半導体基板ｌの周辺にネーム領域
ＩＶ　Ａを設けている。ネーム領域ＩＶＡ中の６桁のア
ラビア数字６１３２５６は、この半導体基板すなわちチ
ップ１が２５６にビットのマスクＲＯＭであることを示
している。アラビア数字６１３２５６は、第４図の領域
Ａに示すように、データ線ＤＬと同居のアルミニウム膜
２４によって型造られている。なお、第１図の−（ハイ
フン）も同層のアルミニウム膜からなっているが、第４
図には示していない。第４図の領域Ａにはアルミニウム
膜２４の断面が６個示されている。１つのアルミニウム
膜２４の断面が１つのアラビア数字例えば６に対応して
いる。

一方、ネーム領域ＩＶＡ中のＡ１２は、書込みに用いた
マスクを識別するためのネームであり、アルファベット
１文字と任意のアラビア数字２文字からなっている。こ
の説明では便宜的に前記マスクを識別するためのアラビ
ア数字を１２と表している。Ａ１２は、第４図の領域Ａ
に示すように、絶ｍ１ｉ１８．１９．２０をエツチング
して溝２５を形成することによって書込まれる。第４図
の領域Ａには、３つの溝２５が示されている。１つの溝
２５が例えばアルファベットのＡに対応し、他の２つが
それぞれ１と２（任意のアラビア数字）に対応する。Ｒ
２５は、ネームＡ１２を見易くするためのエツチングの
際、エツチングレートのバラツキによりフィールド絶縁
膜１０に達するまで深く形成されることがある。このた
め、ネーム領域ＡＩ２を形造っているそれぞれの溝２５
からフィールド絶縁膜１０が露出している。

第１図及び第４図領域Ａに示すように、ネームＡ１２の
近傍にフィールド絶縁膜１０を形成しない領域８を設け
ている。領域８は、ネームＡ１２の周囲を取り囲んでい
る。

領域８において汚染物質の拡散通路となるフィールド絶
縁膜１０が断れているため、溝２５から侵入した汚染物
質はこれより先に拡散することがでない、このため、汚
染物質による半導体基板（チップ）１の汚染が領域８に
よって防止少くとも低減される。なお、フィールド絶縁
膜ｌＯが形成されていない領域８を以後ガードリング８
と言う。ガードリング８の表面には、ゲート絶ａ膜１４
の形成時に形成された酸化シリコン膜１４があるが、そ
の膜厚がフィールド絶縁膜１０に較べて極めて薄いため
、これによる汚染物質の拡散は小さい。

半導体基板ｌのガードリング８の表面には、ｎ゛型半導
体領域９が形成しである。ｒｌ”型半導体領域９は、Ｍ
　Ｉ　Ｓ　Ｆ　Ｅ　Ｔのソース、ドレイン領域であるｒ
ｌ”型半導体領域１２及びメモリセルアレイ６の周囲を
取り囲んでいるｎ１型半導体領域７と同時に形成された
ものである。半導体領域９は、回路の接地電位例えばＯ
Ｖの端子に接続される。こうして、前記溝２５から侵入
した汚染物質による電荷をｎ°型半導体領域９で吸収ま
たは遮断するようにしている。なお、第４図の領域Ｂに
示したように、メモリセルアレイ６の周囲の前記ｎ°型
半導体領域７には、接続孔２１を通してアルミニウム膜
からなる導電層２３が接続している。ｎ８型半導体領域
７には、導電ＦｆＪ２３を通して回路の接地電位ＶｓＳ
例えばＯＶが印加される。

２２は例えばＣＶＤによって半導体基板１上に積層され
たＰＳＧ膜と窒化シリコン膜とからなる保護膜である。

以上、説明したように、ネームＡ１２の周囲にフィール
ド絶縁膜１０を形成しないガードリング８を設けたこと
により、汚染物質の拡散がガードリング８によって抑制
されるので、半導体集積回路装置の信頼性が向上する。

また、ガードリング８における半導体基板１の表面にｎ
０型半導体領域９を形成し、これを回路の接地電位Ｖ　
ｓ　ｓに接続することにより、汚染物質による電荷を吸
収または遮断することができるので、半導体集積回路装
置の信頼性をさらに向上することができる。

次に、本実施例におけるマスクＲＯＭの製造方法を説明
する。

第５図乃至第１０図は、製造工程における半導体基板１
の断面図であり、領域Ａは第４図の領域Ａと同一部分の
断面図であり、領域Ｂは第４図の領域Ｂと同一部分の断
面図である。

第５図に示すように、フィールド絶ＭｒＩＡＩＯを形成
する以前に、ｐ型チャネルストッパ領域１１を形成する
ためのｐ型不純物例えばボロン（Ｂ）をイオン打込みに
よって半導体基板１の表面部に導入しておく。このイオ
ン打込みにおけるマスクは、フィールド絶縁膜１０を形
成するためのマスクを用いる。この後、半導体基板１を
選択的に酸化してフィールド絶縁膜１０を形成する。ガ
ートリング８にはフィールド絶縁膜１０を形成しないよ
うにする。この後、周知の技術によって、酸化シリコン
膜からなるゲート絶縁膜１４、例えば多結晶シリコン膜
からなるゲート電極１５、ソース、トレイン領域の一部
であるｎ−型半導体領域１３、例えばＣＶＤによる酸化
シリコン膜からなるサイドウオールスペーサ１６、ソー
ス、ドレイン領域の一部であるｎ”型半導体領域１２を
形成する。ｒｌ’型半導体領域１２の形成に伴って、領
域Ａのガードリング８の表面にｎ゛型半導体領域９が形
成される。また、領域Ｂのメモリセルアレイ領域６（第
１図参照）の周辺にｒｌ”型半導体領域７が形成される
。

次に、第６図に示すように、例えばＣＶＤによって半導
体基板１上に下から酸化シリコン膜からなる絶縁膜１８
、ＰＳＧ膜からなる絶縁膜１９を形成し、さらに回転塗
布及び半導体基板１をベークすることによってＳＯＧ膜
からなる絶縁膜２０を形成する。

次に、第７図に示すように、領域Ｂのｎ”型半導体領域
７およびＭＩＳＦＥＴのソース、ドレイン領域の一部で
あるｎ°型半導体領域１２の上の絶縁膜１８．１９．２
０及び酸化シリコン膜（ゲート絶縁膜）１４をエツチン
グして接続孔２１を形成する。次に、例えばスパッタに
よって半導体基板１上の全域にアルミニウム膜を形成し
、これをレジスト膜を用いたエツチングによってパター
ニングして領域ＡにＲＯＭネームの一部であるアラビア
数字６１３２５６を形成する。この部分は、マスクＲＯ
Ｍに共通のものであり、書込み前に形成することが可能
である。このため、データ線ＤＬと同層のアルミニウム
膜によって形成される。なお、第７図ではアラビア数字
を型造っているアルミニウム嘆に符号２４を付して示し
た。領域Ｂには前記アルミニウム膜によってテークｆｉ
ＤＬが形成され、またｎ”″型半導体領域７に接続する
導電層２３が形成される。

次に、第８図に示すように、メモリセルであるＭ　Ｉ　
Ｓ　ＦＥＴに情報を書込むイオン打込みに用いるレジス
ト膜からなるマスク２６を半導体基板１上に形成する。

マスク２６は、書込みがなされるメモリセルの上では開
口２７している。イオン打込みによってＰ型不純物例え
ばボロン（Ｂ）１７を開口２７を通してメモリセルのチ
ャネル領域に導入して書込みがなされる。情報の書込み
の後にレジスト膜からなるマスク２６を除去する。

次に、第９図に示すように、ネームの残りの部分（第１
図のＡ１２）を書込むためのレジスト膜からなるマスク
２８を半導体基板１上に形成する。

マスク２８は、領域Ａにおける絶縁′ｙＩＡ１Ｂ、１９
．２０にネームＡ１２を書込めるようなパターンに開口
している。この開口から売出している絶縁膜１８．１９
．２０をエツチングして溝２５を形成することにより前
記ネームを書込む。

このネームは情報の書込みに用いたマスクを識別するた
めのものであり、情報の書込み以後でなければ形成する
ことができない、なお、第９図では、１つの溝２５が例
えばアルファベットＡを意味している。

なお、ＲＯＭネーム形成のためのマスク２６．２８の役
割分担については他の方法もある。オなわち、マスク２
６は、書込みがなされるメモリセル上のみならず、ＲＯ
Ｍネームそのものも開口しており、そのレジストを除去
することなく引続いて形成されるマスク２８にはＲＯＭ
ネームを囲む部分のみ開口している。この方法は、ＲＯ
Ｍ不一ム情報を書込みメモリ情報を含んだマスク２６の
みに入れ、マスク２８には入れないので、マスク製作の
工程期間が短縮できるメリットがある。

次に、マスク２８を除去し、この後、例えばＣＶＤによ
って半導体基板１上にＰＳＧ膜、窒化ソリコン膜を積層
して保護膜２２を形成する。

以上の説明のように、製造工程を増加することなく、Ｒ
ＯＭネームＡ１２の周囲にガードリング８を形成するこ
とができ、またガードリング８の表面部にｎ゛型半導体
領域９を形成することができる。

〔実施例■〕

第１０図は、実施例１１の半導体基板１のネーム領域Ｉ
ＶＡにおける断面図である。

実施例■は、ガードリング８におけるｎ°型を導体領域
９の全上面にアルミニウム膜からなる導電層２８を接続
するようにして、汚染物質の拡散通路となる酸化シリコ
ン膜からなる絶縁膜１８を断つようにしたものである。

したがって、４重層２８はネームＡ１２の周囲を囲みか
つｎ゛型半導体領域９の表面に被着している。また、導
電層２８は、その任意の部分が回路の接地電位Ｖ　ｓ　
ｓ端子例えばＯｖに接続されている。

以上の説明のように、ネームＡ１２の周囲をガードリン
グ８及び導電層２８によって囲んだことにより、溝２Ｓ
から入り込む汚染物質の拡散通路が断れるので、半導体
集積回路装置の（ｉ頼性の向上を図ることができる。

なお、第１０図において、リング状のアルミ（ＡＩ）電
極を設けない場合は、領域９を０電位にすることはでき
ないが、リンを含まない酸化膜１４、ＨＬＤｖ、１Ｂを
切断することにより、フィールド絶ａｕｔｏからの汚染
物質の移動を阻止することができる。

〔実施例ｍ〕

第１１図は、実施例■の半導体基板１のネーム領域■に
おける断面図である。

実施例ｍは、ネームの一部を形遺っている溝２５の下部
に多結晶シリコン瞑からなるエッチングスットパ２９を
設けることにより、溝２５を形成するエツチング時にフ
ィールド絶ｍ１１１０がエツチングされないようにした
ものである。

エツチングストッパ２９は、ネームＡ１２の文字の大き
さよりも大きな平面形状を有し、またフィールド絶縁膜
１０に被着して設けられている。

エツチングストッパ２９は、メモリセルのゲート電極１
５と同層の多結晶シリコン膜からなる。

溝２５の下部のフィールド絶縁膜、１０が露出すること
がないので、汚染物質がフィールド絶縁膜１０を通って
半導体基板１内に侵入することがない。

本実施例では、ネームＡ１２が書込まれる領域の周囲に
ガードリング８及びｒｌ”型半導体領域９を設けている
が、前記のようにフィールド絶縁膜１０が溝２５の形成
時にエツチングされることがないので、ガードリング８
及びｎ゛型半導体領域９は必ずしも形成する必要はない
。

以上の説明のように、ネームＡ１２の下部にエッチング
スットパ２９を設けることにより、フィールド絶諏膜１
０がエツチングされることがないので、そこから汚染物
質が侵入することがなく、したがって半導体集積回路装
置の信頼性を向上することができる。

以上、本発明を実施例にもとすき具体的に説明したが、
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明す九ば、次のとおりである
。

絶縁膜１８．１９．２０のネームが書き込まれた部分あ
るいはそれから露出するフィールド絶縁膜１０から汚染
物質が侵入することがないので、半導体集積回路装置の
信頼性を向上することができる。

【図面の簡単な説明】

第１図は半導体チップの平面図、 第２回はメモ１１セルアし・２イの一部の平面図、第３
図は第２のＡ　−Ａ切断線における断面図、第４図は半
導体チップの断面図であり、それの領域Ａはネーム領域
の断面図、領域Ｂはメモリセルの断面図である。 第５図乃至第９図は製造工程における半導体チップの断
面図である。 第１０図は実施例Ｈの半導体チップの断面図、第１１図
は実施例■の半導体チップの断面図である。 １・・・半導体基板、２・・・ホンディングパッド、３
．４．５・・・周辺回路、６・・・メモリセルアレイ、
７・・・ｎ゛型半導体領域（メモリセルアレイのガート
リング）、８・・・ガードリング（ネーム領域のフィー
ルド絶縁膜１０を形成しないのようにしてなる）、９・
・・ｎ゛型半導体領域、１０・・ｎ゛型半導体領域、１
１・・・チャネルストッパ領域、１２．１３・・・半導
体領域（ソース、ドレイン領域を構成する）、１４・・
・ゲート絶縁膜、１５・・・ゲート重視、１６・・・サ
イドウオールスペーサ、１７・・・ｐ型不純物、１８・
・・絶縁膜（酸化シリコン膜）、１９・・・絶縁膜（Ｐ
ＳＧ）、２０・・絶縁膜（ＳＯＧ）＋　２１・・・接続
孔、２２・・・保護膜、２３・・・導電層（アルミニウ
ム膜）、ＷＬ・・・ワード線、ＤＬ・・・データ線。 ＼、−′、・

Claims (1)

1. 【特許請求の範囲】 １、半導体集積回路装置の表示記号が書込まれる絶縁膜
   の所定部分の下に前記絶縁膜とエッチングレートが異る
   膜を設けるか又は前記絶縁膜の所定部分を載置している
   フィールド絶縁膜を他の領域のフィールド絶縁膜から分
   離したことを特徴とする半導体集積回路装置。 ２、前記半導体集積回路装置の表示記号は、半導体基板
   の所定部分の上の絶縁膜にエッチングによって書込むこ
   とを特徴とする特許請求の範囲第１項記載の半導体集積
   回路装置。３、前記半導体集積回路装置は、メモリセル
   であるＭＩＳＦＥＴのチャネル領域に、不純物をゲート
   電極上の絶縁膜を通して導入することにより情報を記憶
   する半導体記憶装置であることを特徴とする特許請求の
   範囲第１項記載の半導体集積回路装置。