JP2005243976A - 半導体結晶 - Google Patents
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Abstract
【課題】スライスされた個々のウェハにおけるオリエンテーションフラットの劈開面の劈開精度を向上させ、製造スループットを向上することのできる半導体結晶を得ること。
【解決手段】インゴット10の状態で、劈開面4を形成する位置に劈開方向と平行に最終劈開面長さ未満の切り込み11を入れ、その後スライスしてウェハ1とする。
【選択図】 図1
【解決手段】インゴット10の状態で、劈開面4を形成する位置に劈開方向と平行に最終劈開面長さ未満の切り込み11を入れ、その後スライスしてウェハ1とする。
【選択図】 図1
Description
本発明は、劈開面を有する半導体結晶(インゴット及びウェハ)に関するものである。
化合物半導体ウェハは、半導体レーザなどに利用される場合、その共振面が良好な平坦度を有する必要があることや、結晶方位の判別や位置合わせ、焦点合わせ等の理由から、その基準面として劈開面を有する場合がある。特に、レーザ用途の製品はオリエンテーションフラット(OF部)またはアイデンティフィケーションフラット(IF部)が劈開仕様となる。これは、レーザ等を製作する場合、ウェハ上にエピタキシャル層等を形成した後、正確に劈開面に沿ってチップに切り出す必要があり、劈開面で形成されたオリエンテーションフラット、またはアイデンティフィケーションフラットを基準とし、角度合わせを行うためである。
このOF部の劈開面の形成は、単結晶インゴットをスライスして、図3(A2)のようにOF部1a、IF部1bを有するウェハ1を得た後、ダイヤモンドペンを用いて図3(B2)のようにウェハ1の表面または裏面に傷(切り込み)2をつけ、そこに応力を加え点線3の位置でスクライブ(図3(C))することにより形成している。その後、劈開面(OF部)4が残り、且つスクライブ傷による劈開面の段差を除去するように面取りすることにより良好な劈開面4を形成する。
なお、本発明と直接には関係がないが、円柱形のインゴットの側面の劈開面にOFとIFの平坦面を軸方向に研削し、インゴットを軸に垂直な方向に切断してウェハを製作することが知られている(例えば、特許文献1参照)。
特開平9−278595号公報(図3、図6)
しかしながら、ここでの問題点は、スライスしてウェハにした後、個々のウェハの表面または裏面にスクライブするための傷をつけるため、その傷の深さ等の状態により、ウェハ間の劈開精度がばらつくことである。また、ウェハごとにスクライブするための傷をつけるため、製造スループットも低下する。
そこで、本発明の目的は、上記課題を解決し、スライスされた個々のウェハにおけるオリエンテーションフラットの劈開面の劈開精度を向上させ、製造スループットを向上することのできる半導体結晶を提供することにある。
上記目的を達成するため、本発明は、次のように構成したものである。
請求項1の発明に係る半導体結晶は、インゴットの状態で、劈開面を形成する位置に劈開方向と平行に最終劈開面長さ未満の切り込みを入れたことを特徴とする。この請求項1はインゴットの状態の半導体結晶を特定したものである。
請求項2の発明に係る半導体結晶は、インゴットの状態で、劈開面を形成する位置に劈開方向と平行に最終劈開面長さ未満の切り込みを入れ、その後スライスして半導体ウェハとしたことを特徴とする。この請求項2はウェハの状態の半導体結晶を特定したものである。
<発明の要点>
上記した高精度の劈開面を形成するための手段として、本発明では、インゴットの状態で、劈開面を形成する位置に劈開方向と平行に最終劈開面長さ未満の切り込みを入れる。この切り込みを入れたインゴットによれば、スライスしてウェハにしたとき、ウェハの厚さ全体に切り込みができるため、従来生じていたスクライブ傷の状態によるばらつきがなくなり、精度のよいスクライブが可能となる。上記請求項1はこの切り込みを有するインゴットの状態の半導体結晶を特定したものであり、また請求項2はそれによってスクライブするための傷が付加されたウェハの状態の半導体結晶を特定したものである。
上記した高精度の劈開面を形成するための手段として、本発明では、インゴットの状態で、劈開面を形成する位置に劈開方向と平行に最終劈開面長さ未満の切り込みを入れる。この切り込みを入れたインゴットによれば、スライスしてウェハにしたとき、ウェハの厚さ全体に切り込みができるため、従来生じていたスクライブ傷の状態によるばらつきがなくなり、精度のよいスクライブが可能となる。上記請求項1はこの切り込みを有するインゴットの状態の半導体結晶を特定したものであり、また請求項2はそれによってスクライブするための傷が付加されたウェハの状態の半導体結晶を特定したものである。
本発明は、IV族半導体、III−V族化合物半導体又はII−VI族化合物半導体のいずれの半導体にも適用可能である。本発明が適用可能なIII−V族化合物半導体の代表的なものとしては、GaAs又はInPがある。
なお、特許文献1はインゴットに機械研削でOF、IFを付けてからウェハに切り出すもので、インゴットにスクライブするための傷を付けてからウェハに切り出す技術とは無関係のものである。
本発明によれば、次のような優れた効果が得られる。
(1)本発明の半導体結晶を用いることにより、ウェハの劈開面の精度が向上する。すなわち、本発明の半導体結晶によれば、インゴットの状態で、劈開面を形成する位置に劈開方向と平行に最終劈開面長さ未満の切り込みを入れてあるため、その後スライスして半導体ウェハとしたとき、個々のウェハにおける傷の深さ等が同じになり、ばらつきのない劈開精度のよいスクライブが可能となる。
(2)スクライブ作業が一括でできるため、従来のウェハごとにスクライブ傷をつける場合に較べて、製造スループットが向上する。
(3)本発明の劈開精度のよい劈開面(OF部)を有する半導体結晶を用いることにより、高精度の結晶方位の判別や位置合わせ、焦点合わせが可能となり、素子製造の歩留りを上げることができる。
以下、本発明を図示の実施の形態に基づいて説明する。
図1において、10は単結晶引き上げ法(LEC法)や垂直ブリッジマン法(VB法)等によって製造され、且つ外周研削を行なった単結晶インゴットであり、このインゴット10の劈開面を形成する位置には、劈開方向と平行に、最終劈開面長さ未満の長さで切り込み11が入れられている。13はこの切り込み11を入れるダイヤモンド砥粒が塗布された極薄のブレードを示している。
この半導体結晶(インゴット10)によれば、劈開面を形成する位置に劈開方向と平行に最終劈開面長さ未満の切り込みを入れてあるため、その後スライスして半導体ウェハとしたとき、個々のウェハにおける傷の深さ等にばらつきがなくなり、劈開精度のよいスクライブが可能となる。また、ウェハごとにスクライブするための傷をつけるため、製造スループットも低下する。
すなわち、スクライブするための傷をつける行程をインゴット単位で一括に行うことにより、ウェハ状態の半導体結晶のオリエンテーションフラットの劈開面の劈開精度を向上すること及び製造スループットを向上することができる。
<実施例>
図2は、本発明の半導体ウェハの製造方法を示す。
図2は、本発明の半導体ウェハの製造方法を示す。
導電性単結晶インゴット10の円筒研削を行うと共に、直径方向二箇所に長手方向の機械研削を行なってOF、IFとなるべき平坦部10a、10bを形成する。その後、このインゴット10の劈開面を形成する位置に、劈開方向と平行に、最終劈開面長さ未満の切り込み11を、ダイヤモンド砥粒が塗布された極薄のブレード13を用いて入れる(切り込み工程A1)。
この後、内周刃ソーあるいはワイヤソーにてスライシングを行い、スクライブするための傷2の付いたウェハ1を得る(スライス工程B1)。この場合、各ウェハ1の傷2は互いに同じものとなる。またウェハ1には、上記平坦部10a、10bに対応したOF部1a、IF部1bができる。
その後、ウェハ1の切り込み部に点線3の位置で応力を加え、スクライブすることにより結晶を劈開し、その劈開面4を真のOF部とする(スクライブ工程C)。
このウェハの劈開面4を除いたウェハ外周部を円形に研削加工し、この円形外周部に対しベベリングによる面取りを行なう(面取り工程D)。
比較例として、従来通りウェハ毎にスクライブするための傷を付けスクライブしたウェハを作成した。この従来例のウェハと本実施例のウェハの劈開面の曲がりを各々200枚調べたところ、比較例のウェハ単位でスクライブ傷を付け劈開したウェハに比べ、本実施例によるウェハの劈開精度は1.3倍向上した。また、比較例のウェハ単位でスクライブするための傷を付け劈開したウェハの場合は、1分(’)以上のウェハが3枚/200枚見られたが、本実施例によるウェハの場合は全て1分(’)未満であった。
1 ウェハ
2 傷
3 点線
4 劈開面(OF部)
10 インゴット
11 切り込み
2 傷
3 点線
4 劈開面(OF部)
10 インゴット
11 切り込み
Claims (2)
- インゴットの状態で、劈開面を形成する位置に劈開方向と平行に最終劈開面長さ未満の切り込みを入れたことを特徴とする半導体結晶。
- インゴットの状態で、劈開面を形成する位置に劈開方向と平行に最終劈開面長さ未満の切り込みを入れ、その後スライスして半導体ウェハとしたことを特徴とする半導体結晶。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004052624A JP2005243976A (ja) | 2004-02-27 | 2004-02-27 | 半導体結晶 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004052624A JP2005243976A (ja) | 2004-02-27 | 2004-02-27 | 半導体結晶 |
Publications (1)
Publication Number | Publication Date |
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JP2005243976A true JP2005243976A (ja) | 2005-09-08 |
Family
ID=35025378
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004052624A Pending JP2005243976A (ja) | 2004-02-27 | 2004-02-27 | 半導体結晶 |
Country Status (1)
Country | Link |
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JP (1) | JP2005243976A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008091598A (ja) * | 2006-10-02 | 2008-04-17 | Furukawa Co Ltd | Iii族窒化物半導体基板及びその製造方法 |
KR20170096031A (ko) | 2014-12-18 | 2017-08-23 | 도와 일렉트로닉스 가부시키가이샤 | 웨이퍼 그룹, 웨이퍼의 제조 장치 및 웨이퍼의 제조 방법 |
-
2004
- 2004-02-27 JP JP2004052624A patent/JP2005243976A/ja active Pending
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KR20170096031A (ko) | 2014-12-18 | 2017-08-23 | 도와 일렉트로닉스 가부시키가이샤 | 웨이퍼 그룹, 웨이퍼의 제조 장치 및 웨이퍼의 제조 방법 |
US10319807B2 (en) | 2014-12-18 | 2019-06-11 | Dowa Electronics Materials Co., Ltd. | Wafer group, wafer manufacturing device, and wafer manufacturing method |
DE112015005680B4 (de) | 2014-12-18 | 2022-12-29 | Dowa Electronics Materials Co., Ltd. | Wafergruppe, Waferherstellungsvorrichtung und Waferherstellungsverfahren |
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