JP2005227935A

JP2005227935A - 乱数発生回路

Info

Publication number: JP2005227935A
Application number: JP2004034551A
Authority: JP
Inventors: Mikio Yamagishi; 幹夫山岸
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2004-02-12
Filing date: 2004-02-12
Publication date: 2005-08-25

Abstract

【課題】熱雑音を用いた乱数発生回路において、電源電圧を大きくすることなく熱雑音のレベルを上げて熱雑音の取り出しを容易とする。
【解決手段】入力側電流路のトランジスタＱ１及び出力側電流路のトランジスタＱ２の互いのベースを接続してカレントミラー回路を構成し、Ｑ２のコレクタからカレントミラー回路に配した抵抗の雑音電圧を出力する。Ｑ１のコレクタと電源との間に接続される抵抗Ｒ１に加え、Ｑ１のエミッタとグランドとの間に抵抗Ｒ２を接続する。これらで発生する熱雑音はＱ２で増幅され出力される。さらに、Ｑ２のエミッタとグランドとの間にも抵抗Ｒ３を配する。この抵抗Ｒ３で発生する熱雑音も出力端に重畳される。
【選択図】図１

Description

本発明は、抵抗の熱雑音を利用する乱数発生回路に関する。

従来より、各種の分野で乱数発生器が利用されている。従来の乱数発生器には、所定演算に基づいて繰り返し周期が非常に長い数列を発生させ、これを擬似的に乱数として利用するものがある。この方式は発生パターンを予想し得るという欠点があり、これを解決する方式として、下記特許文献１に記載されるように、各種のノイズに基づいて乱数を発生する回路の提案がある。その１つとして、電気回路の抵抗の熱雑音を用いるものがあり、図４は、その従来の乱数発生回路の構成図である。この回路はＮＰＮトランジスタＱ１，Ｑ２を含むカレントミラー回路の構造を有している。トランジスタＱ１のコレクタと電源ＶＢとの間には抵抗Ｒｓが接続され、エミッタはグランドに接続され、このトランジスタＱ１を含み電源ＶＢとグランドとの間を結ぶ経路がカレントミラー回路の入力側電流路を構成する。トランジスタＱ１のベースはコレクタと短絡されると共に、トランジスタＱ２のベースに接続される。一方、トランジスタＱ２のコレクタと電源ＶＢとの間には抵抗ＲＬが接続され、エミッタはグランドに接続され、このトランジスタＱ２を含み電源ＶＢとグランドとの間を結ぶ経路がカレントミラー回路の出力側電流路を構成する。

抵抗Ｒｓによる熱雑音の電圧は、トランジスタＱ１のショット雑音に比較し十分大きく、この抵抗Ｒｓの熱雑音がトランジスタＱ２によって増幅される。これにトランジスタＱ２及び抵抗ＲＬの雑音が重畳されて、トランジスタＱ２のコレクタに設けられた出力端から出力される。この出力をオペアンプで増幅し、コンパレータで二値化して、フリップフロップにて所定クロックでサンプリングすることにより、乱数データが得られる。

ちなみに、抵抗の熱雑音は小さく、その熱雑音が重畳された信号を直接、コンパレータなどで二値化しようとしても、ＤＣオフセットの影響でうまく二値化できない。そこで、上述の回路では、トランジスタＱ２で増幅を行っている。
特開平１１−８５４７２号公報

抵抗値が大きいほど熱雑音は大きくなり、その取り出しが容易となる。その一方で、カレントミラー回路の入力側電流路及び出力側電流路に或る程度の電流を流すためには、抵抗値を大きくすると共に、電源ＶＢの電圧も大きくしなければならないという問題があった。

本発明はこの問題点を解決するためになされたものであり、熱雑音を用いた乱数発生回路において、電源電圧を大きくすることなく熱雑音のレベルを上げて熱雑音の取り出しを容易とする。

本発明に係る乱数発生回路は、入力側電流路上に配置された入力側トランジスタと出力側電流路上に配置された出力側トランジスタとが互いの制御端子を接続されたカレントミラー回路と、前記入力側電流路に配置された入力側抵抗と、前記出力側トランジスタの第１電流端子側の前記出力側電流路に配置された出力側抵抗と、を有し、抵抗の熱雑音を含む出力を前記出力側トランジスタの第２電流端子に得て、この出力に基づいて乱数を発生する。

他の本発明に係る乱数発生回路においては、前記入力側抵抗が、前記入力側トランジスタの第１電流端子側の前記入力側電流路と第２電流端子側の前記入力側電流路とにそれぞれ配置される。

さらに他の本発明に係る乱数発生回路においては、前記出力側抵抗が、前記出力側トランジスタの前記制御端子と前記第１電流端子との間を構成するダイオードの抵抗に略等しい。

別の本発明に係る乱数発生回路は、入力側電流路上に配置された入力側トランジスタと出力側電流路上に配置された出力側トランジスタとが互いの制御端子を前記入力側トランジスタの第２電流端子に接続されたカレントミラー回路と、前記入力側トランジスタの第１電流端子と第１電源との間の前記入力側電流路に配置された入力側第１抵抗と、前記入力側トランジスタの第２電流端子と第２電源との間の前記入力側電流路に配置された入力側第２抵抗と、前記出力側トランジスタの第１電流端子と前記第１電源との間の前記出力側電流路に配置された出力側第１抵抗と、前記出力側トランジスタの第２電流端子と前記第２電源との間の前記出力側電流路に配置された出力側第２抵抗と、を有し、抵抗の熱雑音を含む出力を前記出力側トランジスタの第２電流端子に得て、この出力に基づいて乱数を発生する。

さらに別の本発明の乱数発生回路は、前記入力側第１抵抗が、前記入力側トランジスタの制御端子と第１電流端子との間を構成するダイオードの抵抗に略等しく、前記出力側第１抵抗が、前記出力側トランジスタの制御端子と第１電流端子との間を構成するダイオードの抵抗に略等しい。

また別の本発明の乱数発生回路は、前記出力側トランジスタの第２電流端子の出力を増幅するオペアンプと、前記オペアンプの出力について二値化するコンパレータと、をさらに有する。

出力側トランジスタの第１電流端子に接続される出力側抵抗を設けたことにより、出力端に得られる熱雑音のレベルが増加する。また、入力側電流路において、入力側トランジスタの第１電流端子と第２電流端子とのそれぞれに入力側抵抗を配置することにより、熱雑音のレベルが増加する。さらに、出力側抵抗を、出力側トランジスタの制御端子と第１電流端子との間を構成するダイオードの抵抗に略等しくすることで、熱雑音が好適に増大する。

以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。図１は、本発明の実施形態に係る乱数発生回路の主要部の構成図である。それぞれＮＰＮトランジスタＱ１，Ｑ２を含み電源ＶＢとグランドとの間を結ぶ２つの電流路はカレントミラー回路を構成する。トランジスタＱ１のコレクタと電源ＶＢとの間には抵抗Ｒ１が接続され、エミッタとグランドとの間には抵抗Ｒ２が接続される。トランジスタＱ１は、ベースとコレクタとが短絡され、ダイオードとして機能する。その結果、電源ＶＢからの電流が、抵抗Ｒ１、トランジスタＱ１及び抵抗Ｒ２（これらがカレントミラー回路の入力側電流路を構成する）を介してグランドに向かって流れる。トランジスタＱ１のベースはトランジスタＱ２のベース（制御端子）に接続され、抵抗Ｒ１、トランジスタＱ１及び抵抗Ｒ２で発生する雑音信号が、トランジスタＱ２の制御信号として印加される。

一方、トランジスタＱ２の２つの電流端子であるコレクタ及びエミッタには、それぞれ抵抗Ｒ４、Ｒ３が接続される。抵抗Ｒ４はトランジスタＱ２のコレクタと電源ＶＢとの間に配され、一方、抵抗Ｒ３はトランジスタＱ２のエミッタとグランドとの間に配される。これら抵抗Ｒ４、トランジスタＱ２及び抵抗Ｒ３がカレントミラー回路の出力側電流路を構成し、トランジスタＱ２と抵抗Ｒ４との接続点が出力端として、後段に接続される。

実際の乱数発生回路は、図２に示されるように、カレントミラー回路の出力端には、オペアンプＯＰ１が接続され、ここで所定の増幅がなされる。

このオペアンプＯＰ１の出力は、直流カットコンデンサＣを介し、コンパレータＣＭＰに入力され、ここで基準電圧（この場合はグランド電圧）と比較され、二値化出力が得られる。なお、コンパレータＣＭＰの出力は、プルアップ抵抗によってプルアップされている。

コンパレータＣＭＰの出力は、フリップフロップＦＦのデータ入力端に入力されており、このフリップフロップＦＦのクロック入力端に所望のクロックＣＬＫが入力されている。そこで、フリップフロップＦＦには、クロックＣＬＫの立ち上がりのタイミングでそのデータ入力端の信号がサンプリングされ、これがフリップフロップＦＦの出力に得られることになる。そして、カレントミラー回路での主として熱雑音に起因する雑音をフリップフロップＦＦにおいてサンプリングすることになり、周期性のない乱数であって、クロックＣＬＫをデータクロックとしたものがフリップフロップＦＦの出力に得られる。

図３は、図１に示す構成の等価回路である。図においてｒｅ１，ｒｅ２はそれぞれトランジスタＱ１，Ｑ２のベース−エミッタ間のダイオードの抵抗、すなわちエミッタ抵抗を表し、またＶｎ１〜Ｖｎ４はそれぞれ抵抗Ｒ１〜Ｒ４での熱雑音に起因する信号電圧を表している。

抵抗Ｒ１〜Ｒ４による熱雑音の電圧Ｖｎ１〜Ｖｎ４は、次式で与えられる。

Ｖｎ１^２＝４ｋＴ・Δｆ・Ｒ１
Ｖｎ２^２＝４ｋＴ・Δｆ・Ｒ２
Ｖｎ３^２＝４ｋＴ・Δｆ・Ｒ３
Ｖｎ４^２＝４ｋＴ・Δｆ・Ｒ４
ここで、ｋはボルツマン定数、Ｔは温度、Δｆは雑音帯域幅である。

Ｖｎ１，Ｖｎ２はＲ１，Ｒ２及びｒｅ１により分圧されてトランジスタＱ２のベースに入力される。Ｖｎ１に起因する分圧Ｖｎ１Ｂ，Ｖｎ２に起因する分圧Ｖｎ２Ｂはそれぞれ次式で表される。

Ｖｎ１Ｂ＝Ｖｎ１（ｒｅ１＋Ｒ２）／（Ｒ１＋Ｒ２＋ｒｅ１）
Ｖｎ２Ｂ＝Ｖｎ２・Ｒ１／（Ｒ１＋Ｒ２＋ｒｅ１）

トランジスタＱ２のベース入力に対する出力端（Ｑ２のコレクタ）までのゲインＧＶは、
ＧＶ＝Ｒ４／（ｒｅ２＋Ｒ３）
である。従って、Ｖｎ１，Ｖｎ２に起因して出力端に現れる雑音電圧成分Ｖｎｏ１，Ｖｎｏ２は、
Ｖｎｏ１＝ＧＶ・Ｖｎ１Ｂ
Ｖｎｏ２＝ＧＶ・Ｖｎ２Ｂ
である。

Ｖｎ３はトランジスタＱ２のベース接地回路の入力となる。そのゲインはＲ４／（ｒｅ２＋Ｒ３）であるので、Ｖｎ３に起因して出力端に現れる雑音電圧成分Ｖｎｏ３は、
Ｖｎｏ３＝Ｖｎ３・Ｒ４／（ｒｅ２＋Ｒ３）
である。Ｖｎ４はそのまま出力端に出力されるので、
Ｖｎｏ４＝Ｖｎ４
である。

出力端での雑音電圧Ｖｎｏｕｔは、これら各成分Ｖｎｏ１〜Ｖｎｏ４を合成したものとなる。合成は次式により行われる。

Ｖｎｏｕｔ＝Ｖｎｏ１＋Ｖｎｏ２＋Ｖｎｏ３＋Ｖｎｏ４
＝｛Ｖｎ１（ｒｅ１＋Ｒ２）＋Ｖｎ２・Ｒ１｝Ｒ４
／｛（ｒｅ２＋Ｒ３）（Ｒ１＋Ｒ２＋ｒｅ１）｝
＋Ｖｎ３・Ｒ４／（ｒｅ２＋Ｒ３）＋Ｖｎ４ …（１）

ここで、カレントミラー回路の入力側電流路を流れる電流ＩＣＱ１、出力側電流路を流れる電流ＩＣＱ２の比（電流反転比）ｍ（≡ＩＣＱ２／ＩＣＱ１）＝Ｒ２／Ｒ３を用いると、（１）式は、次式となる。

Ｖｎｏｕｔ＝Ｖｎ１・ｍ・Ｒ４／（Ｒ１＋Ｒ２＋ｒｅ１）
＋Ｖｎ２・Ｒ１・Ｒ４／｛（ｒｅ２＋Ｒ３）（Ｒ１+Ｒ２+ｒｅ１）｝
＋Ｖｎ３・Ｒ４／（ｒｅ２＋Ｒ３）＋Ｖｎ４ …（２）

ここで、図４に示した従来の回路では、Ｒ２，Ｒ３に相当する抵抗が存在しないことから、（２）式においてＲ２＝Ｒ３＝Ｖｎ２＝Ｖｎ３＝０と置いたＶｎｏｕｔ’が出力端に得られる。このＶｎｏｕｔ’は次式で表される。この式において、Ｒ１はＲｓ，Ｒ４はＲＬ，Ｖ１はＲｓに起因する熱雑音電圧、Ｖ４はＲＬに起因する熱雑音電圧を意味する。

Ｖｎｏｕｔ’＝Ｖｎ１・ｍ・Ｒ４／（Ｒ１＋ｒｅ１）＋Ｖｎ４ …（３）

（２）式と（３）式とを対比すると、本発明の回路では、（２）式右辺第１項で表されるＶｎ１成分による出力は、Ｒ２を付加したことにより低下するが、第２項、第３項の成分が増加する。ここでＲ１≫Ｒ２、Ｒ１≫ｒｅ１であることを用いて（２）式、（３）式を近似により簡略化すると、以下のようになる。

Ｖｎｏｕｔ ≒Ｖｎ１・ｍ・Ｒ４／Ｒ１＋（Ｖｎ２＋Ｖｎ３）Ｒ４／（ｒｅ２＋Ｒ３）
＋Ｖｎ４
Ｖｎｏｕｔ’≒Ｖｎ１・ｍ・Ｒ４／Ｒ１＋Ｖｎ４

よって、本回路のカレントミラー回路の出力端での雑音出力は、およそ（Ｖｎ２＋Ｖｎ３）Ｒ４／（ｒｅ２＋Ｒ３）分、従来の回路より増大し得る。

さらに、（２）式をＲ２に関して解くと、Ｒ２≒ｒｅ１としたときにＶｎｏｕｔが最大となる。ここで、トランジスタＱ１，Ｑ２はカレントミラー回路を構成するので、Ｒ２＝ｒｅ１の場合には、Ｒ３＝ｒｅ２となる。よって、トランジスタＱ２のエミッタに接続した抵抗がトランジスタＱ２のエミッタ抵抗にほぼ等しいときに、最大のＶｎｏｕｔを得ることができる。

実施形態の乱数発生回路の主要部の回路構成を示す図である。実施形態の乱数発生回路の全体構成を示す図である。等価回路の構成を示す図である。従来の乱数発生回路の構成を示す図である。

符号の説明

Ｒ１，Ｒ２，Ｒ３，Ｒ４抵抗、Ｑ１，Ｑ２トランジスタ。

Claims

入力側電流路上に配置された入力側トランジスタと出力側電流路上に配置された出力側トランジスタとが互いの制御端子を接続されたカレントミラー回路と、
前記入力側電流路に配置された入力側抵抗と、
前記出力側トランジスタの第１電流端子側の前記出力側電流路に配置された出力側抵抗と、
を有し、抵抗の熱雑音を含む出力を前記出力側トランジスタの第２電流端子に得て、この出力に基づいて乱数を発生する乱数発生回路。
請求項１に記載の乱数発生回路において、
前記入力側抵抗は、前記入力側トランジスタの第１電流端子側の前記入力側電流路と第２電流端子側の前記入力側電流路とにそれぞれ配置されること、
を特徴とする乱数発生回路。
請求項１又は請求項２に記載の乱数発生回路において、
前記出力側抵抗は、前記出力側トランジスタの制御端子と第１電流端子との間を構成するダイオードの抵抗に略等しいこと、
を特徴とする乱数発生回路。
入力側電流路上に配置された入力側トランジスタと出力側電流路上に配置された出力側トランジスタとが互いの制御端子を前記入力側トランジスタの第２電流端子に接続されたカレントミラー回路と、
前記入力側トランジスタの第１電流端子と第１電源との間の前記入力側電流路に配置された入力側第１抵抗と、
前記入力側トランジスタの第２電流端子と第２電源との間の前記入力側電流路に配置された入力側第２抵抗と、
前記出力側トランジスタの第１電流端子と前記第１電源との間の前記出力側電流路に配置された出力側第１抵抗と、
前記出力側トランジスタの第２電流端子と前記第２電源との間の前記出力側電流路に配置された出力側第２抵抗と、
を有し、抵抗の熱雑音を含む出力を前記出力側トランジスタの第２電流端子に得て、この出力に基づいて乱数を発生する乱数発生回路。
請求項４に記載の乱数発生回路において、
前記入力側第１抵抗は、前記入力側トランジスタの制御端子と第１電流端子との間を構成するダイオードの抵抗に略等しく、
前記出力側第１抵抗は、前記出力側トランジスタの制御端子と第１電流端子との間を構成するダイオードの抵抗に略等しいこと、
を特徴とする乱数発生回路。
請求項１から請求項５に記載の乱数発生回路において、
前記出力側トランジスタの第２電流端子の出力を増幅するオペアンプと、
前記オペアンプの出力について二値化するコンパレータと、
をさらに有することを特徴とする乱数発生回路。