JP2005210780A - 昇圧回路、電源回路及び液晶駆動装置 - Google Patents

Abstract

【課題】 チャージポンプ動作を行うためのＭＯＳトランジスタがトリプルウェル構造で実現される場合に、ディスチャージ動作時に過電流の発生を確実に抑える昇圧回路、電源回路及び液晶駆動装置を提供する。
【解決手段】
チャージポンプ回路２００は、ＭＯＳトランジスタＮＳＷ１の一端にシステム接地電源電圧ＧＮＤが供給され直列に接続されるＭＯＳトランジスタＮＳＷ１〜ＮＳＷ５と、一端にシステム接地電源電圧ＧＮＤが供給され他端がＭＯＳトランジスタＮＳＷ１〜ＮＳＷ５に接続される第１〜第５のディスチャージ用トランジスタＤＳＷ１〜ＤＳＷ５とを含む。ＭＯＳトランジスタＮＳＷ１〜ＮＳＷ５は、ｐ型の半導体基板に形成されたトリプルウェル構造により実現される。ディスチャージ動作時は、第１〜第５のディスチャージ用トランジスタＤＳＷ１〜ＤＳＷ５が、別個にオンオフ制御されて、寄生バイポーラトランジスタ素子がダーリントン接続されることによる電流経路の形成を防止する。
【選択図】 図１４

Description

本発明は、昇圧回路、電源回路及び液晶駆動装置に関する。

携帯型の電子機器には、ますます低消費電力化が求められる。このような電子機器に搭載される表示装置として、例えば液晶装置が用いられることが多い。

ところで、液晶装置の駆動には高い電圧が必要とされる。従って、液晶装置を駆動する液晶駆動装置は、高い電圧を生成する電源回路を内蔵することがコストの観点からも望ましい。この場合、電源回路は、昇圧回路を含む。このような昇圧回路として、いわゆるチャージポンプ動作により昇圧した電圧を生成するチャージポンプ回路を用いることで、低消費化を図ることができる。
特開２０００−２６２０４５号公報

チャージポンプ回路（広義には昇圧回路）は、電荷を蓄積したキャパシタの一端を、スイッチ素子（例えば金属酸化膜半導体（Metal Oxide Semiconductor：ＭＯＳ）トランジスタ）により各種電圧に接続していくことで、該キャパシタに蓄積された電荷に対応した電圧を昇圧していく。そのため、チャージポンプ回路の動作を停止した場合でも、動作中にキャパシタに蓄積された電荷が保持された状態となる。

ところで、液晶装置の画素を構成する液晶に直流成分の電圧が印加されると該液晶が劣化する。従って、液晶装置用の電圧を生成するチャージポンプ回路の動作を停止させる場合には、所定のシーケンスに従ってディスチャージ動作を行って液晶に印加される電圧を制御する必要がある。

しかしながら、チャージポンプ回路を構成するＭＯＳトランジスタが、半導体基板に、いわゆるトリプルウェル構造で実現される場合、ディスチャージ動作時に、寄生バイポーラトランジスタ素子がオンして意図しない過電流が発生することがある。

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、チャージポンプ動作を行うためのＭＯＳトランジスタがいわゆるトリプルウェル構造で実現される場合に、ディスチャージ動作時に過電流の発生を確実に抑える昇圧回路、電源回路及び液晶駆動装置を提供することにある。

上記課題を解決するために本発明は、チャージポンプ動作によりキャパシタに蓄積された電荷を用いて昇圧電圧を生成する昇圧回路であって、チャージポンプ動作を行うためのトランジスタであって、第１のトランジスタの一端に第１の電圧が供給され、各トランジスタが直列に接続される第１〜第Ｎ（Ｎは２以上の整数）のトランジスタと、前記第１〜第Ｎのトランジスタに接続されるキャパシタの電荷をディスチャージするためのトランジスタであって、各ディスチャージ用トランジスタの一端にディスチャージ電圧が供給され、各ディスチャージ用トランジスタの他端が第ｋ（１≦ｋ≦Ｎ、ｋは整数）のトランジスタのソース側又はドレイン側に接続された第１〜第Ｎのディスチャージ用トランジスタとを含み、前記第１〜第Ｎのトランジスタが、第１の導電型の半導体基板の第２の導電型のウェル領域に設けられた前記第１の導電型の第１〜第Ｎのウェル領域に形成され、前記第２の導電型のウェル領域には、前記第１〜第Ｎのウェル領域に対する逆バイアス用電圧が印加され、前記第１〜第Ｎのウェル領域の各ウェル領域が、第２の導電型のソース領域及びドレイン領域を有し、前記第１〜第Ｎのトランジスタの各ゲート電極が、前記ソース領域及びドレイン領域の間のチャネル領域上に絶縁膜を介して設けられ、前記第１〜第Ｎのウェル領域では、第１のウェル領域のソース領域又はドレイン領域に前記第１の電圧が供給されると共に、第（ｍ−１）（２≦ｍ≦Ｎ、ｍは整数）のウェル領域のドレイン領域又はソース領域が第ｍのウェル領域のソース領域又はドレイン領域と電気的に接続され、第Ｎのウェル領域のドレイン領域又はソース領域の電圧が前記昇圧電圧として出力され、ディスチャージ動作時には、前記第１〜第Ｎのディスチャージ用トランジスタの各ディスチャージ用トランジスタが別個に導通状態又は非導通状態に設定される昇圧回路に関係する。

また本発明に係る昇圧回路では、前記第１のトランジスタが、その一端に前記第１の電圧が供給されるトランジスタであって、その一端が第１の期間で第２の電圧、第２の期間で前記第１の電圧を有する第１のキャパシタの他端に、前記第１の期間で前記第１の電圧を印加し、第ｉ（２≦ｉ≦Ｎ、Ｎは３以上の整数、ｉは偶数）のトランジスタが、その一端が第（ｉ−１）のトランジスタの他端に接続され、その一端が前記第１の期間で前記第１の電圧、前記第２の期間で前記第２の電圧を有する第ｉのキャパシタの他端を、前記第２の期間で前記第（ｉ−１）のキャパシタの他端に接続し、第ｊ（３≦ｊ≦Ｎ、ｊは奇数）のトランジスタが、その一端が第（ｊ−１）のトランジスタの他端に接続され、その一端が前記第１の期間で前記第２の電圧、前記第２の期間で前記第１の電圧を有する第ｊのキャパシタの他端を、前記第１の期間で前記第（ｊ−１）のキャパシタの他端に接続することができる。

本発明では、いわゆるトリプルウェル構造で実現される第１〜第Ｎのトランジスタと、これらに接続されるキャパシタとを用いたチャージポンプ動作により、例えば第１及び第２の電圧の差の電圧をＮ倍に昇圧した昇圧電圧を出力できる。そして、第Ｎのトランジスタを導通状態にして、該トランジスタを用いたチャージポンプ動作に寄与するキャパシタの接続を省略すると、例えば第１及び第２の電圧の差の電圧を（Ｎ−１）倍に昇圧した昇圧電圧を出力できる。このとき、第１〜第Ｎのトランジスタが形成される領域には寄生バイポーラトランジスタ素子が形成され、第１〜第Ｎのディスチャージ用トランジスタを一斉に導通させてしまうと、第（Ｎ−１）のディスチャージ用トランジスタを介して第（Ｎ−１）のトランジスタに形成される寄生バイポーラトランジスタ素子に第１の電圧が印加されることがある。これにより、寄生バイポーラトランジスタ素子がダーリントン接続されて、その結果として過電流を発生させてしまう場合がある。

そこで本発明によれば、ディスチャージ動作時に第１〜第Ｎのディスチャージ用トランジスタの各ディスチャージ用トランジスタが別個に導通状態又は非導通状態に設定できるようにしたので、上述の過電流の発生を防止できるようになる。

また本発明に係る昇圧回路では、ディスチャージ動作時には、昇圧倍率に応じて、前記第１〜第Ｎのディスチャージ用トランジスタの各ディスチャージ用トランジスタが導通状態又は非導通状態に設定されてもよい。

また本発明に係る昇圧回路では、単純マトリクス型の液晶パネルコモン電極に印加するコモン電圧の振幅とセグメント電極に印加するセグメント電圧の振幅との比に対応したバイアス比を設定するためのバイアス比設定レジスタを含み、ディスチャージ動作時には、前記バイアス比設定レジスタの設定値に基づいて、前記第１〜第Ｎのディスチャージ用トランジスタの各ディスチャージ用トランジスタが導通状態又は非導通状態に設定されてもよい。

本発明によれば、バイアス比に応じて、接続すべきキャパシタが異なるため、種々のバイアス比が設定されたとしても、確実に過電流の発生を抑えることができるようになる。

また本発明に係る昇圧回路では、前記バイアス比設定レジスタの初期化信号がアクティブとなり、かつ前記逆バイアス用電圧が閾値以下になったことを条件に、前記第１〜第Ｎのディスチャージ用トランジスタがすべて導通状態に設定されてもよい。

本発明によれば、昇圧電圧に基づいて逆バイアス用電圧を生成する場合には、逆バイアス用電圧が低下していないときに、バイアス比設定レジスタの設定値が初期化されることなく、初期化信号に関わらずバイアス比設定レジスタの設定値に基づいてディスチャージ動作を行わせることができる。また逆バイアス用電圧が低下したときには、第１〜第Ｎのディスチャージ用トランジスタに対してディスチャージ用動作を行わせることができる。

また本発明に係る昇圧回路では、前記ディスチャージ動作時において、前記第１〜第Ｎのディスチャージ用トランジスタのうち、チャージポンプ動作を行うためのキャパシタに接続されたディスチャージ用トランジスタのみ導通状態に設定されてもよい。

また本発明に係る昇圧回路では、前記ディスチャージ電圧が、前記第１の電圧であってもよい。

また本発明は、上記のいずれか記載の昇圧回路と、前記第１の電圧及び第２の電圧の間の電圧を基準として、前記昇圧電圧の極性を反転させる電圧極性反転回路とを含み、前記第１の電圧、前記第２の電圧、前記昇圧電圧、及び前記昇圧電圧の極性を反転させた電圧を出力する電源回路に関係する。

また本発明に係る電源回路では、前記昇圧電圧の極性を反転させた電圧が、前記逆バイアス用電圧であってもよい。

また本発明に係る電源回路では、前記第１の電圧が、単純マトリクス型の液晶パネルのセグメント電極に印加する電圧の１つであり、前記逆バイアス用電圧が、前記液晶パネルのコモン電極に印加する高電位側電圧及び低電位側電圧の一方であり、前記昇圧電圧が、前記高電位側電圧及び前記低電位側電圧の他方であってもよい。

本発明によれば、チャージポンプ動作を行うためにいわゆるトリプルウェル構造を採用する昇圧回路を含んだとしても、過電流の発生を確実に抑える電源回路を提供できる。

また本発明は、上記のいずれか記載の電源回路と、前記第１の電圧、前記逆バイアス用電圧、及び前記昇圧電圧のうち少なくとも１つを用いて、単純マトリクス型の液晶パネルのセグメント電極又はコモン電極を駆動する駆動回路とを含む液晶駆動装置に関係する。

本発明によれば、過電流を確実に防止して、低コストかつ低消費で液晶駆動電圧を生成する電源回路を内蔵する液晶駆動装置を提供できる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１． 液晶装置
図１に、本実施形態における液晶駆動装置を含む液晶装置の構成例のブロック図を示す。

液晶装置５１０は、液晶パネル５２０と、液晶駆動装置５３０とを含む。

液晶パネル５２０は、複数のＣＯＭ電極（コモン電極）（狭義には走査線）と、複数のＳＥＧ電極（セグメント電極）（狭義にはデータ線）と、ＣＯＭ電極及びＳＥＧ電極により特定される画素を含む。この液晶パネル５２０は、単純マトリクス型の液晶パネルである。

より具体的には、液晶パネル５２０はパネル基板（例えばガラス基板）に形成される。このパネル基板には、図１のＹ方向に複数配列されそれぞれＸ方向に伸びるＣＯＭ電極ＣＯＭ_１〜ＣＯＭ_Ｍ（Ｍは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるＳＥＧ電極ＳＥＧ_１〜ＳＥＧ_Ｎ（Ｎは２以上の自然数）とが配置されている。また、ＣＯＭ電極ＣＯＭ_K（１≦Ｋ≦Ｍ、Ｋは自然数）とＳＥＧ電極ＳＥＧ_L（１≦Ｌ≦Ｎ、Ｌは自然数）との交差点に対応する位置に、画素が設けられる。各画素は、ＣＯＭ電極とＳＥＧ電極との間に液晶が封入されて形成され、ＣＯＭ電極とＳＥＧ電極との間の印加電圧に応じて透過率が変化するようになっている。

なお液晶パネル５２０では、１つのＣＯＭ電極ごとに、互いに対向する該パネルの２つの辺から該パネルの内側に向けて各ＣＯＭ電極が配置される。そして、１つのＣＯＭ電極ごとに、液晶パネル５２０の第１の辺側からと、該第１の辺に対向する第２の辺側から駆動されるようになっている。

液晶駆動装置５３０は、Ｘドライバ部５３２、Ｙドライバ部５３４、電源回路５３６を含む。Ｘドライバ部５３２は、表示データに基づいて液晶パネル５２０のＳＥＧ電極ＳＥＧ_１〜ＳＥＧ_Ｎを駆動する。またＹドライバ部５３４は、液晶パネル５２０のＣＯＭ電極ＣＯＭ_１〜ＣＯＭ_Ｍを順次選択する。電源回路５３６は、ＳＥＧ電極の駆動電圧、ＣＯＭ電極の駆動電圧を生成する。

液晶駆動装置５３０は、図示しない中央処理装置（Central Processing Unit：ＣＰＵ）等のホスト、又は該ホストにより制御されるコントローラにより設定された内容に従って動作する。

より具体的には、ホスト又はコントローラは、液晶駆動装置５３０のＸドライバ部５３２及びＹドライバ部５３４に対して、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、液晶駆動装置５３０の電源回路５３６に対して、昇圧倍率の設定や、ディスチャージ動作の制御を行う。

そして電源回路５３６は、外部から供給されるシステム接地電源電圧ＧＮＤ及び外部から供給されるシステム電源電圧ＶＤＤに基づいて、ＳＥＧ電極の駆動電圧（Ｖ１、ＭＶ１、ＶＣ）、ＣＯＭ電極の駆動電圧（Ｖ２、ＭＶ２、ＶＣ）を生成する。Ｘドライバ部５３２は、電源回路５３６によって生成された駆動電圧Ｖ１、ＭＶ１、ＶＣのいずれかを、表示データに基づいてＳＥＧ電極に印加する。Ｙドライバ部５３４は、電源回路５３６によって生成された駆動電圧Ｖ２、ＭＶ２、ＶＣのいずれかを、ＣＯＭ電極に印加する。

図２に、Ｘドライバ部５３２の構成例のブロック図を示す。

Ｘドライバ部５３２は、表示データＲＡＭ５４０と、パルス幅変調（Pulse Width Modulation：ＰＷＭ）信号生成回路５４２と、ＳＥＧ電極駆動回路５４４（広義には駆動回路）とを含む。表示データＲＡＭ５４０は、例えば１垂直走査期間分の表示データを記憶する。ＰＷＭ信号生成回路５４２は、表示データＲＡＭ５４０から１水平走査期間分の表示データを読み出し、各ＳＥＧ電極に印加するＰＷＭ信号をそれぞれ生成する。ＳＥＧ電極駆動回路５４４は、ＰＷＭ信号生成回路５４２によって生成された各ＰＷＭ信号に対応した駆動電圧Ｖ１、ＭＶ１のいずれかを各ＳＥＧ電極に印加する。なおＳＥＧ電極駆動回路５４４は、非表示領域のＳＥＧ電極に対して、駆動電圧ＶＣを印加できる。駆動電圧ＶＣは、Ｙドライバ部５３４と共通の電圧である。

図３に、Ｙドライバ部５３４の構成例のブロック図を示す。

Ｙドライバ部５３４は、シフトレジスタ５５０、ＣＯＭ電極駆動回路５５２（広義には駆動回路）を含む。シフトレジスタ５５０は、各ＣＯＭ電極に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ５５０は、水平同期信号Ｈｓｙｎｃに同期して、垂直同期信号Ｖｓｙｎｃをフリップフロップに保持すると、順次水平同期信号Ｈｓｙｎｃに同期して隣接するフリップフロップに垂直同期信号Ｖｓｙｎｃをシフトする。

ＣＯＭ電極駆動回路５５２は、シフトレジスタ５５０からの電圧のレベルを駆動電圧Ｖ２、ＭＶ２、ＶＣのいずれかの電圧のレベルに変換する。そして、レベル変換後の電圧をＣＯＭ電極に出力する。シフトレジスタ５５０でシフトされる垂直同期信号Ｖｓｙｎｃを保持するフリップフロップに対応するＣＯＭ電極が選択されると、該ＣＯＭ電極に駆動電圧Ｖ２、ＭＶ２のいずれかが印加される。選択されないＣＯＭ電極には、駆動電圧ＶＣが印加される。

図４に、液晶駆動用の各種電圧の関係を説明するための図を示す。

本実施形態では、駆動電圧ＶＣを、ＳＥＧ電極とＣＯＭ電極とに共通に印加できる電圧としている。そして、駆動電圧ＶＣを基準に、正方向及び負方向に同じ振幅を有するＳＥＧ電極の駆動電圧Ｖ１、ＭＶ１を生成する。即ち、ＳＥＧ電極の駆動電圧Ｖ１、ＭＶ１の間の半分の電圧が、駆動電圧ＶＣとなる。このとき、駆動電圧ＭＶ１をシステム接地電源電圧ＧＮＤとすることができる。駆動電圧Ｖ１と駆動電圧ＭＶ１との間の電圧は、例えば３．３Ｖである。

また、駆動電圧ＶＣを基準に、正方向及び負方向に同じ振幅を有するＣＯＭ電極の駆動電圧Ｖ２、ＭＶ２を生成する。駆動電圧ＶＣと駆動電圧Ｖ２との間の電圧は、例えば２０Ｖであり、駆動電圧ＭＶ２と駆動電圧ＶＣとの間の電圧は、例えば２０Ｖである。

単純マトリクス型の液晶パネル５２０では、次の（１）式のようにバイアス比を定義できる。

１／バイアス比＝（ＶＣＯＭ／ＶＳＥＧ）＋１ ・・・（１）
ここでＶＣＯＭは、図４に示すようにコモン電極に印加される駆動電圧Ｖ２と駆動電圧ＶＣとの差の電圧である。またＶＳＥＧは、図４に示すようにセグメント電極に印加される駆動電圧Ｖ１と駆動電圧ＶＣとの差の電圧である。

図１に示す電源回路５３６は、システム接地電源電圧ＧＮＤ及び駆動電圧Ｖ１の差の電圧を、上述のバイアス比に応じた昇圧倍率で昇圧し、ＳＥＧ電極の駆動電圧（Ｖ１、ＭＶ１、ＶＣ）、ＣＯＭ電極の駆動電圧（Ｖ２、ＭＶ２、ＶＣ）を生成する。

図５に、ＣＯＭ電極、ＳＥＧ電極、オン画素、及びオフ画素の各波形の一例を示す。

図５では、フレームごとに極性反転を行う極性反転駆動を行う場合のＣＯＭ電極ＣＯＭ_１〜ＣＯＭ_３の波形、ＳＥＧ電極ＳＥＧ_１〜ＳＥＧ_３の波形を模式的に示している。

そして、オン画素として、ＣＯＭ電極ＣＯＭ_１とＳＥＧ電極ＳＥＧ_１との交差位置に対応した画素の波形を示す。またオフ画素として、ＣＯＭ電極ＣＯＭ_１とＳＥＧ電極ＳＥＧ_１との交差位置に対応した画素の波形を示す。このように、単純マトリクス型の液晶パネルは、図５に示すオン画素及びオフ画素の斜線部分により定まる実効値に応答する液晶の性質を利用している。

２． 電源回路
図６に、本実施形態における電源回路の構成例のブロック図を示す。本実施形態における電源回路１００は、図１に示す液晶装置の電源回路５３６に適用できる。

電源回路１００は、抵抗分割回路１１０、レギュレータ１２０、電圧分割回路１３０、チャージポンプ回路２００、電圧極性反転回路１４０とを含む。

抵抗分割回路１１０は、電源電圧ＶＤＤ１とシステム接地電源電圧ＧＮＤとの間に設けられる。電源電圧ＶＤＤ１は、例えば外部から供給されたシステム電源電圧ＶＤＤを電源回路１００内で昇圧して生成することができる。そして、電源電圧ＶＤＤ１とシステム接地電源電圧ＧＮＤとの間の電圧を抵抗回路により分割した分割電圧をレギュレータ１２０に供給する。抵抗分割回路１１０は、図示しない設定レジスタの設定値に基づいて電圧分割点を変更でき、電源電圧ＶＤＤ１とシステム接地電源電圧ＧＮＤとの間の所望の電圧をレギュレータ１２０に供給できるようになっている。

レギュレータ１２０は、抵抗分割回路１１０から供給された分割電圧を調整し、調整後の電圧を駆動電圧Ｖ１として出力する。より具体的にはレギュレータ１２０は、ボルテージフォロワ接続された演算増幅器により構成され、分割電圧をインピーダンス変換して駆動電圧Ｖ１として出力する。

電圧分割回路１３０は、レギュレータ１２０の出力と、システム接地電源電圧ＧＮＤとの間に設けられる。そして、レギュレータ１２０の出力電圧（駆動電圧Ｖ１）とシステム接地電源電圧ＧＮＤとの間の電圧の半分の分割電圧を駆動電圧ＶＣとして出力する。

チャージポンプ回路（広義には昇圧回路）２００は、レギュレータ１２０の出力と、システム接地電源電圧ＧＮＤとの間の電圧に基づいて、駆動電圧ＭＶ２を生成する。より具体的にはチャージポンプ回路２００は、レギュレータ１２０の出力である駆動電圧Ｖ１と、システム接地電源電圧ＧＮＤとの間の電圧を、システム接地電源電圧ＧＮＤを基準に負方向に昇圧して、駆動電圧ＭＶ２を生成する。

電圧極性反転回路１４０は、チャージポンプ回路２００によって生成された駆動電圧ＭＶ２を、駆動電圧ＶＣを基準にその極性を反転した駆動電圧Ｖ２を生成する。

このような電源回路１００により、図４に示す関係を有する各種駆動電圧を生成する。

このため電源回路１００は、チャージポンプ回路２００（昇圧回路）と、電源電圧ＶＤＤ１及びシステム接地電源電圧ＧＮＤの間の電圧ＶＣ（第１の電圧及び第２の電圧の間の電圧）を基準として、駆動電圧ＭＶ２の極性を反転させる電圧極性反転回路１４０とを含み、駆動電圧ＭＶ１（第１の電圧）、駆動電圧Ｖ１（第２の電圧）、駆動電圧ＭＶ２（昇圧電圧）、及び駆動電圧Ｖ２（昇圧電圧の極性を反転させた電圧）を出力するということができる。

電源回路１００のうち、レギュレータ１２０及び電圧分割回路１３０は公知の構成で実現できるため、その説明を省略する。

図７（Ａ）、（Ｂ）にチャージポンプ回路２００の構成の概要を示す。

チャージポンプ回路２００は、スイッチ素子部２１０、キャパシタ素子部２２０と、チャージクロック生成部２３０、ディスチャージ制御部２４０を含む。スイッチ素子部２１０は、チャージポンプ動作を行うためのスイッチ素子群と、チャージポンプ動作によって蓄積されたキャパシタの電荷をディスチャージするためのディスチャージ用スイッチ素子群とを含む。本実施形態では、チャージポンプ動作に寄与するキャパシタの両端にディスチャージ用スイッチ素子を設けることができる。キャパシタ素子部２２０は、チャージポンプ動作により電荷を蓄積するキャパシタ素子群を含む。

チャージクロック生成部２３０は、スイッチ素子部２１０の各スイッチ素子のチャージポンプ動作を行うためのチャージクロックを生成する。ディスチャージ制御部２４０は、ディスチャージ用スイッチ素子群を用いたディスチャージを行うための制御信号を生成する。本実施形態では、ディスチャージ制御部２４０が、各ディスチャージ用スイッチ素子を別個にオンオフ制御できるようになっている。

なおスイッチ素子部２１０とキャパシタ素子部２２０とは、図７（Ｂ）に示すように直接接続されてもよいが、図７（Ａ）に示すように外部接続端子部２５０を介して接続されてもよい。この場合、スイッチ素子部２１０の各スイッチ素子は、外部接続端子部２５０の各外部接続端子を介してキャパシタ素子部２２０の各キャパシタ素子に接続されることになる。即ち電源回路１００に含まされるチャージポンプ回路２００は、キャパシタ素子部２２０が省略された構成を有する。本明細書では、このようなチャージポンプ回路２００も、広義のチャージポンプ回路と呼ぶ。以下では、図７（Ａ）に示す構成のチャージポンプ回路を例に説明する。

図８に、チャージポンプ回路２００の詳細な構成例を示す。

図８では、駆動電圧Ｖ１とシステム接地電源電圧ＧＮＤとの間の電圧を、接地電源電圧ＧＮＤを基準として負方向に４倍に昇圧するチャージポンプ回路の構成を示すが、本発明は昇圧倍率に限定されるものではない。

また図８のチャージポンプ回路２００が、チャージポンプ動作を行うためのスイッチ素子群と、外部接続端子ＴＣ１〜ＴＣ７とを有し、チャージポンプ動作を行うためのキャパシタが電源回路１００の外部で（電源回路１００が液晶駆動装置に適用された場合には該液晶駆動装置の外部で）接続されるものとする。以下では、スイッチ素子として、金属酸化膜半導体（Metal Oxide Semiconductor：ＭＯＳ）トランジスタを用いるものとして説明する。

チャージポンプ回路２００は、駆動電圧Ｖ１とシステム接地電源電圧ＧＮＤとの間に直列に接続されたｐ型（例えば第１の導電型）のＭＯＳトランジスタＰＳＷ１、ｎ型（例えば第２の導電型）のＭＯＳトランジスタＰＳＷ２を含む。また、駆動電圧Ｖ１とシステム接地電源電圧ＧＮＤとの間に直列に接続されたｐ型のＭＯＳトランジスタＰＳＷ３、ｎ型のＭＯＳトランジスタＰＳＷ４を含む。ＭＯＳトランジスタＰＳＷ１、ＰＳＷ２の接続ノードは、外部接続端子ＴＣ１に接続されるキャパシタの一端に接続される。ＭＯＳトランジスタＰＳＷ３、ＰＳＷ４の接続ノードは、外部接続端子ＴＣ２に接続されるキャパシタの一端に接続される。

更にチャージポンプ回路２００は、チャージポンプ動作を行うためのトランジスタであって、第１のトランジスタの一端に第１の電圧が供給され、各トランジスタが直列に接続される第１〜第Ｎ（Ｎは２以上の整数）のトランジスタと、前記第１〜第Ｎのトランジスタに接続されるキャパシタの電荷をディスチャージするためのトランジスタであって、各ディスチャージ用トランジスタの一端にディスチャージ電圧が供給され、各ディスチャージ用トランジスタの他端が第ｋ（１≦ｋ≦Ｎ、ｋは整数）のトランジスタのソース側又はドレイン側に接続された第１〜第Ｎのディスチャージ用トランジスタとを含む。図８では、Ｎが５の場合を示している。

即ち、図８のチャージポンプ回路２００は、チャージポンプ動作を行うためのトランジスタであって、ｎ型のＭＯＳトランジスタＮＳＷ１（第１のトランジスタ）の一端にシステム接地電源電圧ＧＮＤ（第１の電圧）が供給され、各トランジスタが直列に接続されるｎ型のＭＯＳトランジスタＮＳＷ１〜ＮＳＷ５（第１〜第５のトランジスタ）を含む。

このようなＭＯＳトランジスタＮＳＷ１〜ＮＳＷ５をｐ型の半導体基板に形成する場合、いわゆるトリプルウェル構造を採用することで実現できる。

そしてチャージポンプ回路２００は、その一端にシステム接地電源電圧ＧＮＤが供給され、その他端がＭＯＳトランジスタＮＳＷ１のソース側（ＭＯＳトランジスタＮＳＷ２のドレイン側）に接続された第１のディスチャージ用トランジスタＤＳＷ１を含む。第１のディスチャージ用トランジスタＤＳＷ１は、ディスチャージ制御信号ＳＬ１がゲート電極に印加されるｎ型のＭＯＳトランジスタにより実現できる。

同様にチャージポンプ回路２００は、その一端にシステム接地電源電圧ＧＮＤが供給され、その他端がＭＯＳトランジスタＮＳＷ２のソース側（ＭＯＳトランジスタＮＳＷ３のドレイン側）に接続された第２のディスチャージ用トランジスタＤＳＷ２を含む。第２のディスチャージ用トランジスタＤＳＷ２は、ディスチャージ制御信号ＳＬ２がゲート電極に印加されるｎ型のＭＯＳトランジスタにより実現できる。同様にチャージポンプ回路２００は、その一端にシステム接地電源電圧ＧＮＤが供給され、その他端がＭＯＳトランジスタＮＳＷ３のソース側（ＭＯＳトランジスタＮＳＷ４のドレイン側）に接続された第３のディスチャージ用トランジスタＤＳＷ３を含む。第３のディスチャージ用トランジスタＤＳＷ３は、ディスチャージ制御信号ＳＬ３がゲート電極に印加されるｎ型のＭＯＳトランジスタにより実現できる。同様にチャージポンプ回路２００は、その一端にシステム接地電源電圧ＧＮＤが供給され、その他端がＭＯＳトランジスタＮＳＷ４のソース側（ＭＯＳトランジスタＮＳＷ５のドレイン側）に接続された第４のディスチャージ用トランジスタＤＳＷ４を含む。第４のディスチャージ用トランジスタＤＳＷ４は、ディスチャージ制御信号ＳＬ４がゲート電極に印加されるｎ型のＭＯＳトランジスタにより実現できる。同様にチャージポンプ回路２００は、その一端にシステム接地電源電圧ＧＮＤが供給され、その他端がＭＯＳトランジスタＮＳＷ５のソース側に接続された第５のディスチャージ用トランジスタＤＳＷ５を含む。第５のディスチャージ用トランジスタＤＳＷ５は、ディスチャージ制御信号ＳＬ５がゲート電極に印加されるｎ型のＭＯＳトランジスタにより実現できる。

またチャージポンプ回路２００は、その一端にシステム接地電源電圧ＧＮＤが供給され、その他端がＭＯＳトランジスタＰＳＷ２のドレイン側に接続された第６のディスチャージ用トランジスタＤＳＷ６を含む。第６のディスチャージ用トランジスタＤＳＷ６は、ディスチャージ制御信号ＳＬ６がゲート電極に印加されるｎ型のＭＯＳトランジスタにより実現できる。更にチャージポンプ回路２００は、その一端にシステム接地電源電圧ＧＮＤが供給され、その他端がＭＯＳトランジスタＰＳＷ４のドレイン側に接続された第７のディスチャージ用トランジスタＤＳＷ７を含む。第７のディスチャージ用トランジスタＤＳＷ７は、ディスチャージ制御信号ＳＬ７がゲート電極に印加されるｎ型のＭＯＳトランジスタにより実現できる。

外部接続端子ＴＣ３は、ＭＯＳトランジスタＮＳＷ１、ＮＳＷ２の接続ノードに接続される。外部接続端子ＴＣ４は、ＭＯＳトランジスタＮＳＷ２、ＮＳＷ３の接続ノードに接続される。外部接続端子ＴＣ５は、ＭＯＳトランジスタＮＳＷ３、ＮＳＷ４の接続ノードに接続される。外部接続端子ＴＣ６は、ＭＯＳトランジスタＮＳＷ４、ＮＳＷ５の接続ノードに接続される。外部接続端子ＴＣ７は、ＭＯＳトランジスタＮＳＷ５のドレインに接続される。

外部接続端子ＴＣ１、ＴＣ３の間に、外部でキャパシタＣ１が接続される。外部接続端子ＴＣ２、ＴＣ４の間に、外部でキャパシタＣ２が接続される。外部接続端子ＴＣ１、ＴＣ５の間に、外部でキャパシタＣ３が接続される。外部接続端子ＴＣ２、ＴＣ６の間に、外部でキャパシタＣ４が接続される。外部接続端子ＴＣ７と、システム接地電源電圧ＧＮＤとの間には、外部で安定化用キャパシタＣｓが接続される。

このような構成のチャージポンプ回路２００は、通常動作時には、第１〜第７のディスチャージ用トランジスタＤＳＷ１〜ＤＳＷ７が非導通状態に設定され、ＭＯＳトランジスタＰＳＷ１〜ＰＳＷ４、ＮＳＷ１〜ＮＳＷ５を用いたチャージポンプ動作により、昇圧電圧として駆動電圧ＭＶ２を出力し、安定化用キャパシタＣｓに保持される。このとき駆動電圧ＭＶ２は、システム接地電源電圧ＧＮＤを基準に負方向に、システム接地電源電圧ＧＮＤと駆動電圧Ｖ１との間の電圧を４倍に昇圧した電圧となる。

チャージポンプ回路２００の通常動作時にチャージポンプ動作を行うため、ＭＯＳトランジスタＰＳＷ１〜ＰＳＷ４、ＮＳＷ１〜ＮＳＷ５の各ゲート電極にはチャージクロックＣＬ１０〜ＣＬ１３、ＣＬ１〜ＣＬ５が供給される。チャージクロックＣＬ１０〜ＣＬ１３、ＣＬ１〜ＣＬ５は、チャージクロック生成部２３０によって生成される。

図９に、チャージクロックの説明図を示す。

図９は、チャージクロックＣＬ１０〜ＣＬ１３、ＣＬ１〜ＣＬ５の基準タイミングとなる２つのクロックＣＬＡ、ＣＬＢを示す。クロックＣＬＡ、ＣＬＢは、互いに位相が反転している。例えば第１の期間Ｔ１でクロックＣＬＡがＨレベルのときクロックＣＬＢがＬレベルとなり、第２の期間Ｔ２でクロックＣＬＡがＬレベルのときクロックＣＬＢがＨレベルとなる。

図１０に、チャージクロック生成部２３０の構成例を示す。

チャージクロックＣＬ１０〜ＣＬ１３、ＣＬ１〜ＣＬ５は、クロックＣＬＡ、ＣＬＢのいずれかを各ＭＯＳトランジスタの電圧レベルに変換したクロックである。例えばチャージクロックＣＬ１は、クロックＣＬＡの振幅を、システム接地電源電圧ＧＮＤ（ＭＶ１）と駆動電圧Ｖ１との間の電圧の振幅に変換したクロックとして生成される。また例えばチャージクロックＣＬ４は、クロックＣＬＢの振幅を、駆動電圧ＭＶ２と駆動電圧Ｖ１との間の電圧の振幅に変換したクロックとして生成される。

図８において、例えば第１の期間Ｔ１では、ＭＯＳトランジスタＰＳＷ１がオン、ＭＯＳトランジスタＰＳＷ２がオフして、キャパシタＣ１の一端が駆動電圧Ｖ１に接続される。このときＭＯＳトランジスタＮＳＷ１がオン、ＭＯＳトランジスタＮＳＷ２がオフであるため、キャパシタＣ１の他端がシステム接地電源電圧ＧＮＤに接続される。

同様に、例えば第２の期間Ｔ２では、ＭＯＳトランジスタＰＳＷ１がオフ、ＭＯＳトランジスタＰＳＷ２がオンして、キャパシタＣ１の一端がシステム接地電源電圧ＧＮＤに接続される。このときＭＯＳトランジスタＮＳＷ１がオフして、ＭＯＳトランジスタＮＳＷ２がオンするので、キャパシタＣ１の他端の電位（−Ｖ１）が、キャパシタＣ２の一端の電位となる。第２の期間Ｔ２において、ＭＯＳトランジスタＰＳＷ３がオン、ＭＯＳトランジスタＰＳＷ４がオフするので、このキャパシタＣ２の他端は、駆動電圧Ｖ１に接続される。この時点で、キャパシタＣ２は、電圧２×Ｖ１に相当する電荷を蓄積していることになる。

即ち、チャージポンプ回路２００は、一端にシステム接地電源電圧ＧＮＤ（第１の電圧）が供給されるトランジスタであって、その一端が第１の期間Ｔ１で駆動電圧Ｖ１（第２の電圧）、第２の期間Ｔ２でシステム接地電源電圧ＧＮＤを有するキャパシタＣ１（第１のキャパシタ）の他端に、第１の期間Ｔ１でシステム接地電源電圧ＧＮＤを印加するためのＭＯＳトランジスタＮＳＷ１（第１のトランジスタ）を含むということができる。更にチャージポンプ回路２００は、以下のようなＭＯＳトランジスタＮＳＷ２〜ＮＳＷＮ（第２〜第Ｎのトランジスタ）を含むということができる。

ＭＯＳトランジスタＮＳＷｉ（第ｉのトランジスタ）（２≦ｉ≦Ｎ、Ｎは３以上の整数、ｉは偶数）は、その一端がＭＯＳトランジスタＮＳＷ（ｉ−１）（第（ｉ−１）のトランジスタ）の他端に接続され、その一端が第１の期間Ｔ１でシステム接地電源電圧ＧＮＤ、第２の期間Ｔ２で駆動電圧Ｖ１を有するキャパシタＣｉ（第ｉのキャパシタ）の他端を、第２の期間Ｔ２でキャパシタＣ（ｉ−１）（第（ｉ−１）のキャパシタ）の他端に接続する。

ＭＯＳトランジスタＮＳＷｊ（第ｊのトランジスタ）（３≦ｊ≦Ｎ、ｊは奇数）は、その一端がＭＯＳトランジスタＮＳＷ（ｊ−１）（第（ｊ−１）のトランジスタ）の他端に接続され、その一端が第１の期間Ｔ１で駆動電圧Ｖ１、第２の期間Ｔ２でシステム接地電源電圧ＧＮＤを有するキャパシタＣｊ（第ｊのキャパシタ）の他端を、第１の期間Ｔ１でキャパシタＣ（ｊ−１）（第（ｊ−１）のキャパシタ）の他端に接続する。

なお図８では、各キャパシタの一端に、第１及び第２の期間Ｔ１、Ｔ２に印加される電圧の一例を示している。

そして、図９及び図１０に示すように生成されたチャージクロックに同期して、上述のようなキャパシタを用いたチャージポンプ動作を繰り返すことで、キャパシタＣ４には、電圧４×Ｖ１に相当する電荷を蓄積する。

チャージポンプ回路２００のディスチャージ動作時にディスチャージ動作時を行うためのディスチャージ制御信号ＳＬ１〜ＳＬ７は、ディスチャージ制御部２４０によって生成される。

図１１に、ディスチャージ制御部２４０の構成例を示す。

ディスチャージ制御部２４０は、第１〜第Ｎのディスチャージ用トランジスタの各ディスチャージ用トランジスタを別個に導通状態又は非導通状態に設定することができる。

即ちＮが５の場合、ディスチャージ制御部２４０は、ディスチャージ動作時には、第１〜第５のディスチャージ用トランジスタＤＳＷ１〜ＤＳＷ５の各ディスチャージ用トランジスタを別個に導通状態又は非導通状態に設定することができる。

より具体的には、ディスチャージ制御部２４０は、ディスチャージ動作時には、昇圧倍率に応じて、第１〜第５のディスチャージ用トランジスタＤＳＷ１〜ＤＳＷ５の各ディスチャージ用トランジスタを導通状態又は非導通状態に設定できる。更に具体的には、ディスチャージ制御部２４０は、単純マトリクス型の液晶パネルのセグメント電極に印加するセグメント電圧の振幅ＶＳＥＧと、コモン電極に印加するコモン電圧の振幅ＶＣＯＭとの比に対応したバイアス比を設定するためのバイアス比設定レジスタ２４２を含み、ディスチャージ動作時には、バイアス比設定レジスタ２４２の設定値に基づいて、第１〜第５のディスチャージ用トランジスタＤＳＷ１〜ＤＳＷ５の各ディスチャージ用トランジスタを導通状態又は非導通状態に設定できる。

そのためディスチャージ制御部２４０は、バイアス比設定レジスタ２４２と、デコーダ２４４とを含む。デコーダ２４４は、バイアス比設定レジスタ２４２の設定値に対応したデコード結果を出力する。ディスチャージ制御部２４０は、デコーダ２４４のデコード結果に基づいてディスチャージ制御信号ＳＬ１〜ＳＬ７を出力する。より具体的にはディスチャージ制御部２４０は、デコーダ２４４のデコード結果を保持するためのフリップフロップＦＦ１〜ＦＦ４と、各フリップフロップの出力の電圧レベルを変換するためのレベルシフタＬ／Ｓ１〜Ｌ／Ｓ４と、レベルシフタＬ／Ｓ１〜Ｌ／Ｓ４の出力をディスチャージ開始信号ＤＩＳでマスクするマスク回路とを含む。

なおフリップフロップＦＦ１〜ＦＦ４に共通に入力されるクロックは、各種制御信号を生成しバイアス比設定レジスタ２４２を含むロジック部の動作クロックＣＬＫである。従ってフリップフロップＦＦ１〜ＦＦ４は、動作クロックＣＬＫに同期してデコーダ２４４のデコード結果を取り込む。

そしてフリップフロップＦＦ１〜ＦＦ４に共通に入力される初期化信号は、上述のロジック部のリセット信号ＲＥＳＥＴ（バイアス比設定レジスタ２４２の初期化信号）と、電圧レベル低下検出回路２４６の検出信号との否定論理積演算結果出力である。

電圧レベル低下検出回路２４６は、外部から入力されるシステム電源電圧ＶＤＤにその一端が接続された抵抗素子２４８と、抵抗素子２４８の他端にそのドレインが接続されたｎ型のＭＯＳトランジスタ２４９とを含む。ＭＯＳトランジスタ２４９のソースは、システム接地電源電圧ＧＮＤに接続される。ＭＯＳトランジスタ２４９のゲート電極には、駆動電圧Ｖ２が印加される。電圧レベル低下検出回路２４６は、駆動電圧Ｖ２がＭＯＳトランジスタ２４９の閾値以下になったとき、Ｈレベルの検出信号を出力し、駆動電圧Ｖ２がＭＯＳトランジスタ２４９の閾値を越えているときにはＬレベルの検出信号を出力する。

こうすることで、駆動電圧Ｖ２がＭＯＳトランジスタ２４９の閾値を越えているときはバイアス比設定レジスタ２４２の初期化信号が、フリップフロップＦＦ１〜ＦＦ４に反映されない。従って、ディスチャージ開始信号ＤＩＳがアクティブになると、バイアス比設定レジスタ２４２で設定したディスチャージ用トランジスタに対してのみディスチャージ動作を行わせる（導通状態に設定する）ことができる。

一方、駆動電圧Ｖ２がＭＯＳトランジスタ２４９の閾値を越えていないときはバイアス比設定レジスタ２４２の初期化信号が、フリップフロップＦＦ１〜ＦＦ４に反映され、フリップフロップＦＦ１〜ＦＦ４に保持された値が初期化される。従って、ディスチャージ開始信号ＤＩＳがアクティブになると、初期状態として設定されたディスチャージ用トランジスタに対してディスチャージ動作を開始させることができる。例えば初期状態として第１〜第５のディスチャージ用トランジスタＤＳＷ１〜ＤＳＷ５のすべてに対してディスチャージ動作を開始させる場合、ディスチャージ開始信号ＤＩＳがアクティブになると、第１〜第５のディスチャージ用トランジスタＤＳＷ１〜ＤＳＷ５のすべてを導通状態に設定できるようになる。

図１２に、デコーダ２４４の動作を説明するための真理値表を示す。

バイアス比設定レジスタ２４２で設定されるバイアス比と、チャージポンプ回路２００の昇圧倍率とは、１対１に対応付けることができる。図１２では、昇圧倍率に応じて、フライングコンデンサとして外部接続端子を介して接続すべきキャパシタの接続の有無と、ディスチャージ動作時の各ディスチャージ用トランジスタの制御状態とを示している。

デコーダ２４４は、バイアス比設定レジスタ２４２の設定値に応じて定まる昇圧倍率に基づいて、ディスチャージ動作時に各ディスチャージ用トランジスタに対応したデコード結果を出力する。例えば３倍昇圧のときに、デコーダ２４４は、ディスチャージ動作時に第１〜第３、第５〜第７のディスチャージ用トランジスタがオンとなり、第４のディスチャージ用トランジスタがオフとなるようにデコード結果を出力する。このデコード結果は、ディスチャージ動作開始時に、ディスチャージ開始信号ＤＩＳに基づいてフリップフロップＦＦ１〜ＦＦ４に取り込まれ、ディスチャージ制御信号ＳＬ１〜ＳＬ７として出力されることになる。

以上のようなディスチャージ動作が可能なチャージポンプ回路２００によって生成された駆動電圧ＭＶ２は、Ｙドライバ部５３４と電圧極性反転回路１４０とに供給される。

図１３に、電圧極性反転回路１４０の構成例を示す。

電圧極性反転回路１４０は、駆動電圧ＶＣ、ＭＶ２の間に直列に接続されたｐ型のＭＯＳトランジスタＰＬ１、ｎ型のＭＯＳトランジスタＰＬ２を有する。また電圧極性反転回路１４０では、ｎ型のＭＯＳトランジスタＰＬ３、ｐ型のＭＯＳトランジスタＰＬ４を含む。またソース側に駆動電圧ＶＣが供給されるｎ型のＭＯＳトランジスタＰＬ３のドレイン側に、ｐ型のＭＯＳトランジスタＰＬ４が接続される。

電圧極性反転回路１４０もまた、外部接続端子ＴＬ１〜ＴＬ３を有する。外部接続端子ＴＬ１は、ＭＯＳトランジスタＰＬ４のソース側に接続される。外部接続端子ＴＬ２は、ＭＯＳトランジスタＰＬ３、ＰＬ４の接続ノードに接続される。外部接続端子ＴＬ３は、ＭＯＳトランジスタＰＬ１、ＰＬ２の接続ノードに接続される。

外部接続端子ＴＬ２、ＴＬ３の間に、外部でキャパシタＣｐ１が接続される。外部接続端子ＴＬ１とシステム接地電源電圧ＧＮＤとの間に、外部でキャパシタＣｐ２が接続される。

ＭＯＳトランジスタＰＬ１〜ＰＬ４の各ゲート電極に印加されるチャージクロックは、図８に示すチャージポンプ回路２００のチャージクロックと同期してもよいし、非同期であってもよい。ＭＯＳトランジスタＰＬ１〜ＰＬ４の各ゲート電極には、例えば第１の期間Ｔ１でキャパシタＣｐ１の両端に駆動電圧ＶＣ、ＭＶ２を印加し、次の第２の期間Ｔ２で駆動電圧ＭＶ２が印加されたキャパシタの一端に、駆動電圧ＶＣを印加するようにチャージクロックを供給する。

以上のように本実施形態における電源回路１００は、図４に示す関係を有する複数の駆動電圧を生成することができる。

３． ディスチャージ動作
図８に示した構成のチャージポンプ回路２００では、通常動作時には、第１〜第７のディスチャージ用トランジスタＤＳＷ１〜ＤＳＷ７が非導通状態に設定され、ＭＯＳトランジスタＰＳＷ１〜ＰＳＷ４、ＮＳＷ１〜ＮＳＷ５を用いたチャージポンプ動作により、４倍の昇圧電圧として駆動電圧ＭＶ２を出力する。

このような構成のチャージポンプ回路２００は、キャパシタの接続を省略することで、３倍昇圧、２倍昇圧等を実現できる。

図１４に、３倍昇圧時の本実施形態におけるチャージポンプ回路のキャパシタ接続例を示す。

図１４では、図８に示すチャージポンプ回路２００と同一部分には同一符号を付し、適宜説明を省略する。３倍昇圧を行う図１４に示すチャージポンプ回路と、４倍昇圧を行う図８に示すチャージポンプ回路とが異なる点は、図１４ではキャパシタＣ４の接続が省略されている点である。そして、ＭＯＳトランジスタＮＳＷ５が通常動作状態において常に導通状態となるようにチャージクロックＣＬ２１が、ＭＯＳトランジスタＮＳＷ５のゲート電極に供給される点も異なる。

図１５に、図１４に示すチャージポンプ回路に接続されるキャパシタの両端の電圧波形の一例を示す。

図１５では、ＭＯＳトランジスタＰＳＷ１〜ＰＳＷ４のいずれかに接続されるキャパシタの一端を正側、ＭＯＳトランジスタＮＳＷ１〜ＮＳＷ５のいずれかに接続されるキャパシタの他端を負側としている。

ＭＯＳトランジスタＮＳＷ５を除いて、３倍昇圧時も４倍昇圧時も同様の動作であるため説明を省略する。

このような構成のチャージポンプ回路２００では、トリプルウェル構造を有し、３倍昇圧、２倍昇圧時に、上述のようなディスチャージ用トランジスタのオンオフ制御しなければ、過電流が発生する。

以下、この点について説明する。

図１６に、ＭＯＳトランジスタＮＳＷ１〜ＮＳＷ５をｐ型の半導体基板に形成した場合の断面図の一例を示す。図１６と図１４の同一部分には同一符号を付している。

図８及び図１４に示すようなチャージポンプ回路２００をｐ型の半導体基板に形成する場合、いわゆるトリプルウェル構造を採用する必要がある。

ＭＯＳトランジスタＮＳＷ１〜ＮＳＷ５がｐ型（例えば第１の導電型）のシリコン基板３００（広義には基板）に形成される場合、ｐ型のシリコン基板３００には、ｎウェル（ｎ型（例えば第２の導電型）のウェル領域）３１０が形成される。そして、ｎウェル３１０には、第１〜第５のｐウェル（ｐ型の第１〜第５のウェル領域）３２０−１〜３２０−５が形成される。第１〜第５のｐウェル３２０−１〜３２０−５に、ＭＯＳトランジスタＮＳＷ１〜ＮＳＷ５が形成される。

ｐ型シリコン基板３００は、ｐ＋領域を介してシステム接地電源電圧ＧＮＤが供給される。ｎウェル３１０には、第１〜第５のｐウェルに対する逆バイアス用に、ｎ＋領域を介して逆バイアス用電圧が供給される。逆バイアス用電圧は、ラッチアップを防止するために電源回路１００内でも用いられる電圧のうち最も高い電圧であることが望ましい。図１６では、図４に示すように駆動電圧Ｖ２を、逆バイアス用電圧としている。従って、逆バイアス用電圧は、液晶パネル５２０の走査電極に印加する高電位側電圧及び低電位側電圧のうち高電位側電圧ということができる。駆動電圧Ｖ２は、駆動電圧ＭＶ２に基づいて生成されるため、逆バイアス用電圧は昇圧電圧に基づいて生成された電圧ということもできる。

図１６では、第１〜第５のｐウェル３２０−１〜３２０−５が、ｎウェル３１０に形成されているが、これに限定されるものではない。第１〜第５のｐウェル３２０−１〜３２０−５が、それぞれ分離されたｎウェルに形成されてもよい。但し分離されたｎウェルは、それぞれ逆バイアス用電圧が印加される。

第１〜第５のｐウェル３２０−１〜３２０−５の各ウェル領域には、ｎ型のドレイン領域３２２−１〜３２２−５及びソース領域３２４−１〜３２４−５が形成される。

ＭＯＳトランジスタＮＳＷ１（第１のトランジスタ）のゲート電極は、ドレイン領域３２２−１及びソース領域３２４−１の間のチャネル領域上に絶縁膜を介して設けられる。ＭＯＳトランジスタＮＳＷ２（第２のトランジスタ）のゲート電極は、ドレイン領域３２２−２及びソース領域３２４−２の間のチャネル領域上に絶縁膜を介して設けられる。ＭＯＳトランジスタＮＳＷ３（第３のトランジスタ）のゲート電極は、ドレイン領域３２２−３及びソース領域３２４−３の間のチャネル領域上に絶縁膜を介して設けられる。ＭＯＳトランジスタＮＳＷ４（第４のトランジスタ）のゲート電極は、ドレイン領域３２２−４及びソース領域３２４−４の間のチャネル領域上に絶縁膜を介して設けられる。ＭＯＳトランジスタＮＳＷ５（第５のトランジスタ）のゲート電極は、ドレイン領域３２２−５及びソース領域３２４−５の間のチャネル領域上に絶縁膜を介して設けられる。

第１のｐウェル３２０−１のドレイン領域３２２−１には、システム接地電源電圧ＧＮＤが供給される。第（ｍ−１）（２≦ｍ≦５、ｍは整数）のｐウェル３２０−（ｍ−１）のソース領域３２４−（ｍ−１）が、第ｍのｐウェル３２０−ｍのドレイン領域３２２−ｍと電気的に接続され、第５のｐウェル３２０−５のソース領域３２４−５の電圧が、駆動電圧ＭＶ２となる。

図１６では、第１のｐウェル３２０−１をベース領域、ｎウェル３１０をコレクタ領域、ドレイン領域３２２−１をエミッタ領域とするｎｐｎ型の第１の寄生バイポーラトランジスタ素子ＰＢＥ−１が形成される。同様に、第２のｐウェル３２０−２をベース領域、ｎウェル３１０をコレクタ領域、ドレイン領域３２２−２をエミッタ領域とするｎｐｎ型の第２の寄生バイポーラトランジスタ素子ＰＢＥ−２が形成される。第３のｐウェル３２０−３をベース領域、ｎウェル３１０をコレクタ領域、ドレイン領域３２２−３をエミッタ領域とするｎｐｎ型の第３の寄生バイポーラトランジスタ素子ＰＢＥ−３が形成される。第４のｐウェル３２０−４をベース領域、ｎウェル３１０をコレクタ領域、ドレイン領域３２２−４をエミッタ領域とするｎｐｎ型の第４の寄生バイポーラトランジスタ素子ＰＢＥ−４が形成される。第５のｐウェル３２０−５をベース領域、ｎウェル３１０をコレクタ領域、ドレイン領域３２２−５をエミッタ領域とするｎｐｎ型の第５の寄生バイポーラトランジスタ素子ＰＢＥ−５が形成される。

ここで、ディスチャージ動作時に、第１〜第５のディスチャージ用トランジスタＤＳＷ１〜ＤＳＷ５を一斉にオンにすると、第４のディスチャージ用トランジスタＤＳＷ４を介して、第４の寄生バイポーラトランジスタ素子ＰＢＥ−４のベース領域に、システム接地電源電圧ＧＮＤが印加される。この結果、図１７に示すように第４の寄生バイポーラトランジスタ素子ＰＢＥ−４がオンとなり、第１〜第４の寄生バイポーラトランジスタ素子ＰＢＥ−１〜ＰＢＥ−４がダーリントン接続された状態となる。即ち、寄生バイポーラトランジスタ素子ＰＢＥ−１〜ＰＢＥ−４がオンすることで、逆バイアス用電圧Ｖ２からシステム接地電源電圧ＧＮＤに向けて電流経路が形成される。

寄生バイポーラトランジスタ素子ＰＢＥ−４がオンになっても電流増幅率は小さい。しかし、製造プロセスの微細化が進み、或いは直列接続されたＭＯＳトランジスタの段数が多くなり、寄生バイポーラトランジスタ素子のダーリントン接続段数が増加すると、それだけ電流増幅率が大きくなるので、結果としてｎウェル３１０から、システム接地電源電圧ＧＮＤへの大きな電流経路が形成されることになる。

そこで図１２に示すように、ディスチャージ動作時には、第４のディスチャージ用トランジスタＤＳＷ４をオフとして、寄生バイポーラトランジスタ素子がダーリントン接続されるときの電流供給源を遮断することで過電流の発生を防止できるようになる。

即ち、ディスチャージ動作時において、第１〜第５のディスチャージ用トランジスタＤＳＷ１〜ＤＳＷ５のうち、チャージポンプ動作を行うためのキャパシタに接続されたディスチャージ用トランジスタのみ導通状態に設定すればよい。

なお、このディスチャージ動作時においてダーリントン接続された寄生バイポーラトランジスタ素子が形成されないためには、ＭＯＳトランジスタＮＳＷ５を導通状態にしておくことが望ましい。キャパシタＣｓに蓄積された駆動電圧ＭＶ２が接続ノードＡ４に印加され、第４の寄生バイポーラトランジスタ素子ＰＢＥ−４がオンしにくくなるからである。

以上説明したようなチャージポンプ回路２００を電源回路１００に適用した場合、システム接地電源電圧ＧＮＤ（＝ＭＶ１）（第１の電圧）を、単純マトリクス型の液晶パネルのセグメント電極に印加する電圧の１つとすることができる。また逆バイアス用電圧を、液晶パネルのコモン電極に印加する高電位側電圧及び低電位側電圧の高電位側電圧とし、昇圧電圧である駆動電圧ＭＶ２を、コモン電極に印加する高電位側電圧及び低電位側電圧の低電位側電極にすることができる。

そして、このような電源回路と、システム接地電源電圧ＧＮＤ（第１の電圧）、駆動電圧Ｖ２（逆バイアス用電圧）、及び駆動電圧ＭＶ２（昇圧電圧）のうち少なくとも１つを用いて、単純マトリクス型の液晶パネルのセグメント電極又はコモン電極を駆動する駆動回路とを含む液晶駆動装置を提供できる。

４． 変形例
以上説明した実施形態では、ｐ型のシリコン基板に形成されるチャージポンプ回路について説明したが、これに限定されるものではない。チャージポンプ回路を、ｎ型のシリコン基板に形成してもよい。このｎ型のシリコン基板に形成されるチャージポンプ回路３５０もまた、図６に示す電源回路、図１に示す液晶駆動装置に適用できる。この場合、チャージポンプ回路３５０は、駆動電圧Ｖ２を生成し、電圧極性反転回路が、駆動電圧ＶＣを基準に極性を反転させた駆動電圧ＭＶ２を生成することになる。

図１８に、ｎ型のシリコン基板に形成されるチャージポンプ回路の回路図の一例を示す。

チャージポンプ回路３５０は、駆動電圧Ｖ１とシステム接地電源電圧ＧＮＤとの間に直列に接続されたｐ型のＭＯＳトランジスタＰＳＷ１、ｎ型のＭＯＳトランジスタＰＳＷ２を含む。また、駆動電圧Ｖ１とシステム接地電源電圧ＧＮＤとの間に直列に接続されたｐ型のＭＯＳトランジスタＰＳＷ３、ｎ型のＭＯＳトランジスタＰＳＷ４を含む。ＭＯＳトランジスタＰＳＷ１、ＰＳＷ２の接続ノードは、外部接続端子ＴＣ１に接続されるキャパシタの一端に接続される。ＭＯＳトランジスタＰＳＷ３、ＰＳＷ４の接続ノードは、外部接続端子ＴＣ２に接続されるキャパシタの一端に接続される。

更にチャージポンプ回路３５０は、チャージポンプ動作を行うためのトランジスタであって、ｐ型のＭＯＳトランジスタＰＳＷ１１の一端に駆動電圧Ｖ１が供給され、各トランジスタが直列に接続されるｐ型のＭＯＳトランジスタＰＳＷ１１〜ＰＳＷ１５（第１〜第Ｎのトランジスタ）を含む。またチャージポンプ回路３５０は、ＭＯＳトランジスタＰＳＷ１１〜ＰＳＷ１５に接続されるキャパシタＣ１〜Ｃ５の電荷をディスチャージするためのトランジスタであって、各ディスチャージ用トランジスタの一端にディスチャージ電圧（システム接地電源電圧ＧＮＤ）が供給され、各ディスチャージ用トランジスタの他端が第ｋ（１≦ｋ≦５、ｋは整数）のトランジスタのソース側又はドレイン側に接続された第１〜第５のディスチャージ用トランジスタＤＳＷ１〜ＤＳＷ５を含む。図１８では、Ｎが５の場合を示している。

このようなＭＯＳトランジスタＰＳＷ１１〜ＰＳＷ１５をｎ型の半導体基板に形成する場合、いわゆるトリプルウェル構造を採用することで実現できる。

そしてチャージポンプ回路３５０は、その一端にシステム接地電源電圧ＧＮＤが供給され、その他端がＭＯＳトランジスタＰＳＷ１１のソース側（ＭＯＳトランジスタＰＳＷ１２のドレイン側）に接続された第１のディスチャージ用トランジスタＤＳＷ１を含む。第１のディスチャージ用トランジスタＤＳＷ１は、ディスチャージ制御信号ＳＬ１がゲート電極に印加されるｎ型のＭＯＳトランジスタにより実現できる。

同様にチャージポンプ回路３５０は、その一端にシステム接地電源電圧ＧＮＤが供給され、その他端がＭＯＳトランジスタＰＳＷ１２のソース側（ＭＯＳトランジスタＰＳＷ１３のドレイン側）に接続された第２のディスチャージ用トランジスタＤＳＷ２を含む。第２のディスチャージ用トランジスタＤＳＷ２は、ディスチャージ制御信号ＳＬ２がゲート電極に印加されるｎ型のＭＯＳトランジスタにより実現できる。同様にチャージポンプ回路３５０は、その一端にシステム接地電源電圧ＧＮＤが供給され、その他端がＭＯＳトランジスタＰＳＷ１３のソース側（ＭＯＳトランジスタＰＳＷ１４のドレイン側）に接続された第３のディスチャージ用トランジスタＤＳＷ３を含む。第３のディスチャージ用トランジスタＤＳＷ３は、ディスチャージ制御信号ＳＬ３がゲート電極に印加されるｎ型のＭＯＳトランジスタにより実現できる。同様にチャージポンプ回路３５０は、その一端にシステム接地電源電圧ＧＮＤが供給され、その他端がＭＯＳトランジスタＰＳＷ１４のソース側（ＭＯＳトランジスタＰＳＷ１５のドレイン側）に接続された第４のディスチャージ用トランジスタＤＳＷ４を含む。第４のディスチャージ用トランジスタＤＳＷ４は、ディスチャージ制御信号ＳＬ４がゲート電極に印加されるｎ型のＭＯＳトランジスタにより実現できる。同様にチャージポンプ回路３５０は、その一端にシステム接地電源電圧ＧＮＤが供給され、その他端がＭＯＳトランジスタＰＳＷ１５のソース側に接続された第５のディスチャージ用トランジスタＤＳＷ５を含む。第５のディスチャージ用トランジスタＤＳＷ５は、ディスチャージ制御信号ＳＬ５がゲート電極に印加されるｎ型のＭＯＳトランジスタにより実現できる。

またチャージポンプ回路３５０は、その一端にシステム接地電源電圧ＧＮＤが供給され、その他端がＭＯＳトランジスタＰＳＷ２のドレイン側に接続された第６のディスチャージ用トランジスタＤＳＷ６を含む。第６のディスチャージ用トランジスタＤＳＷ６は、ディスチャージ制御信号ＳＬ６がゲート電極に印加されるｎ型のＭＯＳトランジスタにより実現できる。更にチャージポンプ回路３５０は、その一端にシステム接地電源電圧ＧＮＤが供給され、その他端がＭＯＳトランジスタＰＳＷ４のドレイン側に接続された第７のディスチャージ用トランジスタＤＳＷ７を含む。第７のディスチャージ用トランジスタＤＳＷ７は、ディスチャージ制御信号ＳＬ７がゲート電極に印加されるｎ型のＭＯＳトランジスタにより実現できる。

外部接続端子ＴＣ３は、ＭＯＳトランジスタＰＳＷ１１、ＰＳＷ１２の接続ノードに接続される。外部接続端子ＴＣ４は、ＭＯＳトランジスタＰＳＷ１２、ＰＳＷ１３の接続ノードに接続される。外部接続端子ＴＣ５は、ＭＯＳトランジスタＰＳＷ１３、ＰＳＷ１４の接続ノードに接続される。外部接続端子ＴＣ６は、ＭＯＳトランジスタＰＳＷ１４、ＰＳＷ１５の接続ノードに接続される。外部接続端子ＴＣ７は、ＭＯＳトランジスタＰＳＷ１５のソースに接続される。

外部接続端子ＴＣ１、ＴＣ３の間に、外部でキャパシタＣ１が接続される。外部接続端子ＴＣ２、ＴＣ４の間に、外部でキャパシタＣ２が接続される。外部接続端子ＴＣ１、ＴＣ５の間に、外部でキャパシタＣ３が接続される。図１８では省略されているが、更に昇圧倍率を上げるために、外部接続端子ＴＣ２、ＴＣ６の間に外部でキャパシタＣ４を接続することができる。外部接続端子ＴＣ７と、システム接地電源電圧ＧＮＤとの間には、外部で安定化用キャパシタＣｓが接続される。

このような構成のチャージポンプ回路３５０は、図８、図１４と同様の２相のチャージクロックに同期したチャージポンプ動作を行うため、説明は省略する。

そしてチャージポンプ回路２００と同様にトリプルウェル構造を採用するため、寄生バイポーラトランジスタ素子が形成される。

図１９に、ＭＯＳトランジスタＰＳＷ１１〜ＰＳＷ１５をｎ型の半導体基板に形成した場合の断面図の一例を示す。図１８と図１９の同一部分には同一符号を付している。

ｎ型のシリコン基板４００には、ｐウェル（ｐ型のウェル領域）４１０が形成される。そして、ｐウェル４１０には、第１〜第５のｎウェル（ｎ型の第１〜第５のウェル領域）４２０−１〜４２０−５が形成される。第１〜第５のｎウェル４２０−１〜４２０−５に、ＭＯＳトランジスタＰＳＷ１１〜ＰＳＷ１５が形成される。

ｎ型シリコン基板４００は、ｎ＋領域を介して例えば駆動電圧Ｖ１が供給される。ｐウェル４１０には、第１〜第５のｎウェルに対する逆バイアス用に、ｐ＋領域を介して逆バイアス用電圧が供給される。逆バイアス用電圧は、ラッチアップを防止するために電源回路１００内でも用いられる電圧のうち最も低い電圧であることが望ましい。逆バイアス用電圧として、例えば図４に示す駆動電圧ＭＶ２又はシステム接地電源電圧ＧＮＤを用いることができる。従って、この場合には、逆バイアス用電圧は、液晶パネル５２０の走査電極に印加する高電位側電圧及び低電位側電圧のうち低電位側電圧ということができる。駆動電圧ＭＶ２は、駆動電圧Ｖ２に基づいて生成されるため、逆バイアス用電圧は昇圧電圧に基づいて生成された電圧ということもできる。

図１９では、第１〜第５のｎウェル４２０−１〜４２０−５が、ｐウェル４１０に形成されているが、これに限定されるものではない。第１〜第５のｎウェル４２０−１〜４２０−５が、それぞれ分離されたｐウェルに形成されてもよい。但し分離されたｐウェルは、それぞれ逆バイアス用電圧が印加される。

第１〜第５のｎウェル４２０−１〜４２０−５の各ウェル領域には、ｐ型のソース領域４２４−１〜４２４−５及びドレイン領域４２２−１〜４２２−５が形成される。

ＭＯＳトランジスタＰＳＷ１１（第１のトランジスタ）のゲート電極は、ソース領域４２４−１及びドレイン領域４２２−１の間のチャネル領域上に絶縁膜を介して設けられる。ＭＯＳトランジスタＰＳＷ１２（第２のトランジスタ）のゲート電極は、ソース領域４２４−２及びドレイン領域４２２−２の間のチャネル領域上に絶縁膜を介して設けられる。ＭＯＳトランジスタＰＳＷ１３（第３のトランジスタ）のゲート電極は、ソース領域４２４−３及びドレイン領域４２２−３の間のチャネル領域上に絶縁膜を介して設けられる。ＭＯＳトランジスタＰＳＷ１４（第４のトランジスタ）のゲート電極は、ソース領域４２４−４及びドレイン領域４２２−４の間のチャネル領域上に絶縁膜を介して設けられる。ＭＯＳトランジスタＰＳＷ１５（第５のトランジスタ）のゲート電極は、ソース領域４２４−５及びドレイン領域４２２−５の間のチャネル領域上に絶縁膜を介して設けられる。

第１のｎウェル４２０−１のドレイン領域４２２−１には、駆動電圧Ｖ１が供給される。第（ｍ−１）（２≦ｍ≦５、ｍは整数）のｎウェル４２０−（ｍ−１）のソース領域４２４−（ｍ−１）が、第ｍのｎウェル４２０−ｍのドレイン領域４２２−ｍと電気的に接続され、第５のｎウェル４２０−５のソース領域４２４−５の電圧が、駆動電圧Ｖ２となる。

図１９においても、第１のｎウェル４２０−１をベース領域、ｐウェル４１０をコレクタ領域、ドレイン領域４２２−１をエミッタ領域とするｐｎｐ型の第１の寄生バイポーラトランジスタ素子ＰＢＥ−１１が形成される。同様に、第２のｎウェル４２０−２をベース領域、ｐウェル４１０をコレクタ領域、ドレイン領域４２２−２をエミッタ領域とするｐｎｐ型の第２の寄生バイポーラトランジスタ素子ＰＢＥ−１２が形成される。第３のｎウェル４２０−３をベース領域、ｐウェル４１０をコレクタ領域、ドレイン領域４２２−３をエミッタ領域とするｐｎｐ型の第３の寄生バイポーラトランジスタ素子ＰＢＥ−１３が形成される。第４のｎウェル４２０−４をベース領域、ｐウェル４１０をコレクタ領域、ドレイン領域４２２−４をエミッタ領域とするｐｎｐ型の第４の寄生バイポーラトランジスタ素子ＰＢＥ−１４が形成される。第５のｎウェル４２０−５をベース領域、ｐウェル４１０をコレクタ領域、ドレイン領域４２２−５をエミッタ領域とするｐｎｐ型の第５の寄生バイポーラトランジスタ素子ＰＢＥ−１５が形成される。

このため、電源オフ時にチャージポンプ回路３５０のキャパシタに蓄積された電荷をディスチャージするためのディスチャージ動作時には、ディスチャージ用トランジスタＤＳＷ１〜ＤＳＷ７を一斉にオンすると、ＭＯＳトランジスタＰＳＷ１４、ＰＳＷ１５の接続ノードＢ４の電圧が、システム接地電源電圧ＧＮＤに設定される。

このとき、上述の寄生バイポーラトランジスタ素子ＰＢＥ−１４のベース領域が、システム接地電源電圧ＧＮＤ又は駆動電圧Ｖ１に設定される。この結果、図２０に示すように第４の寄生バイポーラトランジスタ素子ＰＢＥ−４がオンとなり、第１〜第４の寄生バイポーラトランジスタ素子ＰＢＥ−１１〜ＰＢＥ−１４がダーリントン接続された状態となり、電流経路が形成される。

そこで、本実施形態と同様に図１２に示すように、ディスチャージ動作時には、第４のディスチャージ用トランジスタＤＳＷ４をオフとして、寄生バイポーラトランジスタ素子がダーリントン接続されるときの電流供給源を遮断することで過電流の発生を防止できるようになる。

即ち、ディスチャージ動作時において、第１〜第５のディスチャージ用トランジスタＤＳＷ１〜ＤＳＷ５のうち、チャージポンプ動作を行うためのキャパシタに接続されたディスチャージ用トランジスタのみ導通状態に設定すればよい。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。

また上述の実施形態又は変形例で説明した構成に限定されず、これらの均等な種々の構成を採用できる。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態における液晶駆動装置を含む液晶装置の構成例のブロック図。 Ｘドライバ部の構成例のブロック図。 Ｙドライバ部の構成例のブロック図。 液晶駆動用の各種電圧の関係を説明するための図。 ＣＯＭ電極、ＳＥＧ電極、オン画素及びオフ画素の波形の一例を示す図。 本実施形態における電源回路の構成例のブロック図。 図７（Ａ）、（Ｂ）はチャージポンプ回路の構成の概要を示す図。 チャージポンプ回路の詳細な構成例を示す図。 チャージクロックの基準タイミングとなる２つのクロックを示す図。 チャージクロック生成部の構成例を示す図。 ディスチャージ制御部の構成例を示す図。 図１１のデコーダの動作の真理値表を示す図。 図６の電圧極性反転回路の構成例を示す図。 ３倍昇圧時の本実施形態におけるチャージポンプ回路のキャパシタ接続例を示す図。 図１４のチャージポンプ回路に接続されるキャパシタの両端の電圧波形の一例を示す図。 図１４のチャージポンプ回路ＭＯＳトランジスタをｐ型の半導体基板に形成した場合の断面図。 図１６の寄生バイポーラトランジスタ素子がダーリントン接続された場合の説明図。 ｎ型のシリコン基板に形成されるチャージポンプ回路の回路図の一例を示す図。 図１８のＭＯＳトランジスタをｎ型の半導体基板に形成した場合の断面図。 図１９の寄生バイポーラトランジスタ素子がダーリントン接続された場合の説明図。

符号の説明

１００、５３６ 電源回路、１１０ 抵抗分割回路、１２０ レギュレータ、
１３０ 電圧分割回路、１４０ 電圧極性反転回路、２００ チャージポンプ回路、
２１０ スイッチ素子部、２２０ キャパシタ素子部、２３０チャージクロック生成部、
２４０ ディスチャージ制御部、２４２ バイアス比設定レジスタ、２４４ デコーダ、
２４６ 電圧レベル低下検出回路、２４８ 抵抗素子、２４９ ＭＯＳトランジスタ、
２５０ 外部接続端子部、５１０ 液晶装置、５２０ 液晶パネル、
５３０ 液晶駆動装置、５３２ Ｘドライバ部、５３４ Ｙドライバ部、
Ｃ１〜Ｃ５ キャパシタ、Ｃｓ 安定化用キャパシタ、
ＣＬ１〜ＣＬ５、ＣＬ１０〜ＣＬ１３ チャージクロック、
ＤＳＷ１ ディスチャージ用トランジスタ、
ＤＳＷ２ 出力ディスチャージ用トランジスタ、
ＮＳＷ１〜ＮＳＷ５、ＰＳＷ１〜ＰＳＷ４ ＭＯＳトランジスタ、
ＴＣ１〜ＴＣ７ 外部接続用端子

Claims (11)

1. チャージポンプ動作によりキャパシタに蓄積された電荷を用いて昇圧電圧を生成する昇圧回路であって、
   チャージポンプ動作を行うためのトランジスタであって、第１のトランジスタの一端に第１の電圧が供給され、各トランジスタが直列に接続される第１〜第Ｎ（Ｎは２以上の整数）のトランジスタと、
   前記第１〜第Ｎのトランジスタに接続されるキャパシタの電荷をディスチャージするためのトランジスタであって、各ディスチャージ用トランジスタの一端にディスチャージ電圧が供給され、各ディスチャージ用トランジスタの他端が第ｋ（１≦ｋ≦Ｎ、ｋは整数）のトランジスタのソース側又はドレイン側に接続された第１〜第Ｎのディスチャージ用トランジスタとを含み、
   前記第１〜第Ｎのトランジスタが、
   第１の導電型の半導体基板の第２の導電型のウェル領域に設けられた前記第１の導電型の第１〜第Ｎのウェル領域に形成され、
   前記第２の導電型のウェル領域には、
   前記第１〜第Ｎのウェル領域に対する逆バイアス用電圧が印加され、
   前記第１〜第Ｎのウェル領域の各ウェル領域が、
   第２の導電型のソース領域及びドレイン領域を有し、
   前記第１〜第Ｎのトランジスタの各ゲート電極が、
   前記ソース領域及びドレイン領域の間のチャネル領域上に絶縁膜を介して設けられ、
   前記第１〜第Ｎのウェル領域では、
   第１のウェル領域のソース領域又はドレイン領域に前記第１の電圧が供給されると共に、第（ｍ−１）（２≦ｍ≦Ｎ、ｍは整数）のウェル領域のドレイン領域又はソース領域が第ｍのウェル領域のソース領域又はドレイン領域と電気的に接続され、第Ｎのウェル領域のドレイン領域又はソース領域の電圧が前記昇圧電圧として出力され、
   ディスチャージ動作時には、前記第１〜第Ｎのディスチャージ用トランジスタの各ディスチャージ用トランジスタが別個に導通状態又は非導通状態に設定されることを特徴とする昇圧回路。
2. 請求項１において、
   前記第１のトランジスタが、
   その一端に前記第１の電圧が供給されるトランジスタであって、その一端が第１の期間で第２の電圧、第２の期間で前記第１の電圧を有する第１のキャパシタの他端に、前記第１の期間で前記第１の電圧を印加し、
   第ｉ（２≦ｉ≦Ｎ、Ｎは３以上の整数、ｉは偶数）のトランジスタが、
   その一端が第（ｉ−１）のトランジスタの他端に接続され、その一端が前記第１の期間で前記第１の電圧、前記第２の期間で前記第２の電圧を有する第ｉのキャパシタの他端を、前記第２の期間で前記第（ｉ−１）のキャパシタの他端に接続し、
   第ｊ（３≦ｊ≦Ｎ、ｊは奇数）のトランジスタが、
   その一端が第（ｊ−１）のトランジスタの他端に接続され、その一端が前記第１の期間で前記第２の電圧、前記第２の期間で前記第１の電圧を有する第ｊのキャパシタの他端を、前記第１の期間で前記第（ｊ−１）のキャパシタの他端に接続することを特徴とする昇圧回路。
3. 請求項１又は２において、
   ディスチャージ動作時には、昇圧倍率に応じて、前記第１〜第Ｎのディスチャージ用トランジスタの各ディスチャージ用トランジスタが導通状態又は非導通状態に設定されることを特徴とする昇圧回路。
4. 請求項３において、
   単純マトリクス型の液晶パネルコモン電極に印加するコモン電圧の振幅とセグメント電極に印加するセグメント電圧の振幅との比に対応したバイアス比を設定するためのバイアス比設定レジスタを含み、
   ディスチャージ動作時には、前記バイアス比設定レジスタの設定値に基づいて、前記第１〜第Ｎのディスチャージ用トランジスタの各ディスチャージ用トランジスタが導通状態又は非導通状態に設定されることを特徴とする昇圧回路。
5. 請求項４において、
   前記バイアス比設定レジスタの初期化信号がアクティブとなり、かつ前記逆バイアス用電圧が閾値以下になったことを条件に、前記第１〜第Ｎのディスチャージ用トランジスタがすべて導通状態に設定されることを特徴とする昇圧回路。
6. 請求項１又は２において、
   前記ディスチャージ動作時において、
   前記第１〜第Ｎのディスチャージ用トランジスタのうち、チャージポンプ動作を行うためのキャパシタに接続されたディスチャージ用トランジスタのみ導通状態に設定されることを特徴とする昇圧回路。
7. 請求項１乃至６のいずれかにおいて、
   前記ディスチャージ電圧が、
   前記第１の電圧であることを特徴とする昇圧回路。
8. 請求項１乃至７のいずれか記載の昇圧回路と、
   前記第１の電圧及び第２の電圧の間の電圧を基準として、前記昇圧電圧の極性を反転させる電圧極性反転回路とを含み、
   前記第１の電圧、前記第２の電圧、前記昇圧電圧、及び前記昇圧電圧の極性を反転させた電圧を出力することを特徴とする電源回路。
9. 請求項８において、
   前記昇圧電圧の極性を反転させた電圧が、
   前記逆バイアス用電圧であることを特徴とする電源回路。
10. 請求項８又は９において、
    前記第１の電圧が、
    単純マトリクス型の液晶パネルのセグメント電極に印加する電圧の１つであり、
    前記逆バイアス用電圧が、
    前記液晶パネルのコモン電極に印加する高電位側電圧及び低電位側電圧の一方であり、
    前記昇圧電圧が、
    前記高電位側電圧及び前記低電位側電圧の他方であることを特徴とする電源回路。
11. 請求項８乃至１０のいずれか記載の電源回路と、
    前記第１の電圧、前記逆バイアス用電圧、及び前記昇圧電圧のうち少なくとも１つを用いて、単純マトリクス型の液晶パネルのセグメント電極又はコモン電極を駆動する駆動回路とを含むことを特徴とする液晶駆動装置。

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