JP2005208129A - 液晶装置及び電子機器 - Google Patents
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Abstract
【課題】各走査線間で配線抵抗を均一にすることにより、クロストーク補正信号を利用して効果的にクロストークを抑制する。
【解決手段】TFD液晶装置において、第1の基板には複数の配線が形成され、第2の基板には第1の基板の複数の配線に対応する複数の配線が形成される。ここで、各基板の配線は、第1の基板の配線の抵抗と、それに対応する第2の基板の配線の抵抗との和が一定値となるように各基板上に形成される。即ち、複数の配線の各々は、第1の基板と第2の基板の配線の合成抵抗が一定値となる。これにより、例えば当該液晶装置にクロストーク補正信号を供給した場合、各配線の抵抗値が同一であるので、各画素に対して同等な補正効果を与えることができ、効果的にクロストーク補正を行うことが可能となる。
【選択図】図5
【解決手段】TFD液晶装置において、第1の基板には複数の配線が形成され、第2の基板には第1の基板の複数の配線に対応する複数の配線が形成される。ここで、各基板の配線は、第1の基板の配線の抵抗と、それに対応する第2の基板の配線の抵抗との和が一定値となるように各基板上に形成される。即ち、複数の配線の各々は、第1の基板と第2の基板の配線の合成抵抗が一定値となる。これにより、例えば当該液晶装置にクロストーク補正信号を供給した場合、各配線の抵抗値が同一であるので、各画素に対して同等な補正効果を与えることができ、効果的にクロストーク補正を行うことが可能となる。
【選択図】図5
Description
本発明は、各種情報の表示に用いて好適な液晶装置および電子機器に関する。
二端子素子型アクティブ・マトリクス、あるいはTFD(Thin Film Diode)と呼ばれる液晶表示装置においては、相互に対向する2枚の基板のうち一方の基板に走査電極が、他方の基板に信号電極が形成され、両基板間に液晶層が封入される。そして、その液晶層と走査電極間あるいは液晶層と信号電極間には、電流−電圧特性が非線形な素子が介挿される。
また、かかる液晶表示装置において、走査線および信号線に駆動信号を供給するドライバICは、一般に、各々その素子側基板の張り出し領域に設けられる。このため、ドライバICに接続された各走査線は、素子側基板の一周縁部(額縁領域)を引き回され、さらにその一周縁部に設けられた導電性を有するシール部材と電気的に接続される。また、その各走査線に対応する対向基板側の各走査線は、シール部材と電気的に接続される。これにより、素子側基板の各走査線と、対応する対向基板の各走査電極とが電気的に接続され、ドライバICから各走査電極に走査信号を供給することを可能としている。
そのようなTFD液晶表示装置においては、構造上、表示画面の1ライン(走査線)の表示中に、その1ラインに含まれる画素のレベルが特定の階調に集中すると、一斉に信号電極線の電位が変化する。この電位変化は走査線を通じて各画素へ伝搬し、横方向のクロストーク(以下、単に「クロストーク」と呼ぶ。)を生じさせる。これにより、高品位な表示画像を表示させる際の障害となっている。クロストークとは、上記のように、画素レベルが特定の階調に集中したラインと、そうでないラインとにおいて、同一階調を表示しているにも拘わらず、表示画像上では表示レベルが異なってしまうことをいう。
なお、表示ムラのない液晶表示装置として、複数の表示部と、複数の電圧印加部と、電圧印加部から表示部までの配線抵抗が同じ値になるように幅と長さが設定された複数の透明導電膜とを有する液晶表示装置が知られている(例えば、特許文献1を参照)。
また、映像信号線の各ラインごとに映像信号の遅延差が生じるのを防止し、これにより表示面の均一性を確保する、アクティブ・マトリクス型の液晶表示装置が知られている(例えば、特許文献2を参照)。この特許文献2によれば、第1金属層と第2金属層とで形成される映像信号の配線抵抗がそれぞれ略同一になるように、各第1金属層のそれぞれの延在端部までの長さ或いは幅を設定している。これにより、時定数のばらつきをなくして、表示面の輝度の均一性を確保するようにしている。
しかしながら、上記の液晶表示装置では、素子側基板の走査線の引き回しの長さに起因して、画素位置によって走査線の配線抵抗が異なっている。よって、表示領域内の画素位置によって、素子側基板と対向側基板における走査線の合成抵抗が異なるため、画素位置によって表示画面内におけるクロストークの発生量も異なってくる。
一方、クロストークによる表示品質の低下を抑制するため、外部からクロストークを補正する信号を与える手法が既知であるが、このように画素位置によって走査線の合成配線抵抗が異なっている場合、その液晶表示装置に対してクロストークを抑制するべく外部からクロストークを補正する信号を付与すると、走査線の配線抵抗のばらつきに起因してクロストーク補正が過補正或いは補正不足となり、効果的にクロストークの抑制をすることができないという問題が起こりうる。
本発明は、以上の点に鑑みてなされたものであり、各走査線間で配線抵抗を均一にすることにより、クロストーク補正信号を利用して効果的にクロストークの抑制をすることが可能な液晶装置、及び電子機器を提供することを目的とする。
本発明の1つの観点では、液晶装置は、複数の配線を有する第1の基板と、対応する複数の配線を有し、前記第1の基板に対して対向配置された第2の基板と、前記第1の基板と前記第2の基板とに挟持され、前記第1の基板の各配線と前記第2の基板の対応する各配線とを電気的に接続する接続部材と、を備え、前記第1の基板の配線の抵抗と、当該配線に対応する前記第2の基板の配線の抵抗との和は、前記複数の配線の各々について一定値であることを特徴とする。
上記の液晶装置によれば、第1の基板と第2の基板とが接続部材を挟持して配置される。第1の基板には複数の配線が形成され、第2の基板には第1の基板の複数の配線に対応する複数の配線が形成される。第1の基板の配線と、第2の基板の対応する配線とは、接続部材を介して電気的に接続される。即ち、第1の基板の配線と、それに対応する第2の基板の配線の組により電気的に1つの配線が構成される。ここで、各基板の配線は、第1の基板の配線の抵抗と、それに対応する第2の基板の配線の抵抗との和が一定値となるように各基板上に形成される。即ち、複数の配線の各々は、第1の基板と第2の基板の配線の合成抵抗が一定値となる。これにより、例えば当該液晶装置にクロストーク補正信号を供給した場合、各配線の合成抵抗値が同一であるので、各画素に対して同等な補正効果を与えることができ、効果的にクロストーク補正を行うことが可能となる。
上記の液晶装置の一態様では、前記第2の基板の各配線は、前記第2の基板上の抵抗調整領域内における幅が異なる。この態様では、第2の基板上の所定位置に対応する抵抗調整領域内において、各配線を異なる幅を有するように形成する。即ち、配線幅を異ならせることにより、各配線の抵抗値を調整する。
上記の液晶装置の他の一態様では、前記第2の基板の各配線は、前記抵抗調整領域内における長さが異なる。この態様では、第2の基板上の抵抗調整領域内において、各配線を異なる長さを有するように構成する。即ち、配線の長さを異ならせることにより、各配線の抵抗値を調整する。この場合、1つの好適な例では、前記抵抗調整領域内の前記第2の基板の配線に複数の折り返し部分を設けることにより、配線の長さを調整する。これにより、配線の長さを抵抗調整領域の長さ又は幅より長くして抵抗値を増加させることが可能となる。
上記の液晶装置の他の一態様では、前記第2の基板の各配線は、前記抵抗調整領域内における面積が異なる。この態様によれば、配線の面積を異ならせることにより、各配線の抵抗値を調整する。
上記の液晶装置の一態様では、前記接続部材は導電性粒子を含む矩形のシール材であり、前記抵抗調整領域は、前記第2の基板において、複数の画素に対応する表示領域より外側であり、かつ、前記シール材が貼着された領域より内側に規定される。表示領域内で配線の抵抗値が変わると表示品質に影響が現れるので好ましくない。また、シール材の領域で配線を細くすると基板間の導通が確保できなくなる恐れがある。よって、抵抗調整領域は表示領域及びシール材の領域以外に設けることが好ましい。
1つの実施例では、前記第2の基板の複数の配線は前記第2の基板上に形成された保護層上に設けられており、前記抵抗調整領域は前記保護層の平坦部上に位置する。また、この場合、前記第2の基板の複数の配線の各々は、前記保護層の周縁の傾斜部において所定以上の幅を有することが好ましい。第2の基板上に例えばカラーフィルタその他の層が形成される場合、一般的にはその上に保護層が形成される。保護層は一定の厚さに形成されるが、その周縁は厚さが徐々に減少する傾斜部分が生じる。この傾斜部分では、平坦な部分と比較するとスパッタリングなどにより配線を形成しにくい傾向があるので、その領域で抵抗調整のために配線を細くすると、断線などの不具合が生じうる。そこで、抵抗調整領域は配線を安定的に形成可能な保護層の平坦部分上に規定することとし、保護層の周縁の傾斜部分には一定以上の幅の配線を形成する。
また、好適な実施例では、前記第2の基板の複数の配線の各々は、前記抵抗調整領域以外では同じ形状を有するようにする。これにより、配線全体の抵抗調整を抵抗調整領域内の配線幅や配線長さによってのみ行うことができ、正確な抵抗調整が可能となる。
上記の液晶装置の一態様では、他の好適な実施例では、前記第1の基板の各配線は、当該第1の基板の長辺などの一辺方向に延びる本線部分と、当該本線部分から略直角に延びる折れ曲がり部分とを有し、前記本線部分と前記折れ曲がり部分は同一の幅を有する。これにより、第1の基板の配線の抵抗は、本線部分と折れ曲がり部分の長さの合計に依存することとなり、各配線の抵抗値を容易に決定することができる。
また、他の態様では、前記第1の基板の各配線は、当該第1の基板の一辺方向に延びる本線部分と、当該本線部分から略直角に延びる折れ曲がり部分とを有し、前記本線部分が長い配線ほど前記折れ曲がり部分の幅が大きい。この態様では、本線部分と折れ曲がり部分の合計の長さが長い配線ほど、部分的に配線幅を広くして抵抗値を下げる。これにより、第1の基板上に形成される複数の配線間の抵抗値の差を小さくすることができるので、その分、第2の基板側における各配線の抵抗値の調整度合いを小さくすることができる。よって、第2の基板側の抵抗値の調整が容易となる。
好適な実施例では、前記第1の基板はドライバICが設けられた素子基板であり、前記第2の基板は対向基板であり、前記第1の基板の配線は前記ドライバICから延びる走査線であり、前記第2の基板の配線は前記対向基板上に形成された走査電極である。これにより、TFD素子などを用いたアクティブマトリクス駆動方式の液晶装置において、クロストーク補正を効果的に実施することが可能となる。
また、上記の液晶装置を備える電子機器を構成することができる。
以下、図面を参照して本発明を実施するための最良の形態について説明する。尚、以下の実施形態は、本発明を液晶表示装置に適用したものである。本実施形態は、各走査線の配線抵抗を均一にすることにより、クロストーク補正信号を利用して効果的にクロストークを抑制するものである。
[第1実施形態]
まず、本発明の実施形態に係る液晶表示装置の構成について説明する。図1は、本発明の液晶表示装置100の概略構成を模式的に示す平面図である。図1では、主として、液晶表示装置100の電極及び配線の構成を平面図として示している。ここに、本発明の液晶表示装置100は、TFD素子を用いたアクティブ・マトリクス駆動方式であって、半透過反射型の液晶表示装置である。図2は、図1の液晶表示装置100における切断線A−A’に沿った概略断面図を示す。
まず、本発明の実施形態に係る液晶表示装置の構成について説明する。図1は、本発明の液晶表示装置100の概略構成を模式的に示す平面図である。図1では、主として、液晶表示装置100の電極及び配線の構成を平面図として示している。ここに、本発明の液晶表示装置100は、TFD素子を用いたアクティブ・マトリクス駆動方式であって、半透過反射型の液晶表示装置である。図2は、図1の液晶表示装置100における切断線A−A’に沿った概略断面図を示す。
まず、図2を参照して、切断線A−A’に沿った液晶表示装置100の断面構成について説明し、その後、液晶表示装置100の電極及び配線の構成について説明する。
図2において、液晶表示装置100は、素子基板92と、その素子基板92に対向して配置されるカラーフィルタ基板91とが枠状のシール部材3を介して貼り合わされ、内部に液晶が封入されて液晶層4が形成されてなる。この枠状のシール部材3には、複数の金粒子などの導通部材7が混入されている。
下側基板2の内面上には、表面上に細かい凹凸が形成された散乱層9が形成されている。散乱層6の内面上は、サブ画素SG毎に、所定の厚みを有する反射層5が形成されている。各反射層5には、矩形状の開口部20(以下、「透明領域」とも呼ぶ。)が複数形成されている。各反射層5は、アルミニウム、アルミニウム合金、銀合金等の薄膜により形成することができる。開口部20は、カラーフィルタ基板91の内面上に縦横にマトリクス状に配列されたサブ画素SG毎に、当該サブ画素SGの全面積を基準として所定割合の面積を有するように形成されている。
反射層5上であって且つ各サブ画素SGの間には、隣接するサブ画素SG間を隔て、一方のサブ画素から他方のサブ画素への光の混入を防止するため、黒色遮光層BMが形成されている。この黒色遮光層BMは、黒色の樹脂材料、例えば黒色の顔料を樹脂中に分散させたもの等を用いることが可能である。なお、本発明では、これに代えて、R、G、Bの着色層が相互に重ね合わされて形成された重ね遮光層(図示略)を用いてもよい。
また、反射層5上及び開口部20上には、サブ画素SG毎にR、G、Bの三色のいずれかからなる着色層6R、6G、及び6Bが形成されている。着色層6R、6G及び6Bによりカラーフィルタが構成される。画素Gは、R、G、Bのサブ画素SGから構成されるカラー1画素分の領域を示している。なお、以下の説明において、色を問わずに着色層を指す場合は単に「着色層6」と記し、色を区別して着色層を指す場合は「着色層6R」などと記す。また、図2に示すように、開口部20上に形成された着色層6の厚さは、反射層5上に形成された着色層6の厚さよりも厚く形成されている。これにより、着色層6は、反射型表示モードと透過型表示モードとにおいて夫々所望の色相及び明るさを呈するように設計されている。
着色層6及び黒色遮光層BMの上には、透明樹脂等からなる保護層18が形成されている。この保護層18は、本実施形態に係るカラーフィルタ基板91及び液晶表示装置100の製造工程中に使用される薬剤等による腐食や汚染から、着色層6を保護する機能を有する。保護層18の表面上には、ストライプ状のITO(Indium-Tin Oxide)などの透明電極(走査電極)8(以下、「下側基板2の走査線」とも呼ぶ)が形成されている。この透明電極8の一端はシール部材3内に延在しており、そのシール部材3内の導通部材7と電気的に接続されている。
一方、上側基板1の内面上には、サブ画素毎に、TFD素子21及び画素電極10が形成されている。TFD素子21及び画素電極10の内面上には、透明樹脂等からなる保護層17が形成されている。上側基板1及び保護層17の内面上の左右周縁部には、走査線31が形成されている。走査線31の一端部はシール部材3内まで延在しており、その走査線31は、シール部材3内の導通部材7と電気的に接続されている。
下側基板2の透明電極8の内面上、及び上側基板1の保護層17の内面上には、それぞれ図示しない配向膜が形成されている。それらの配向膜の間には、液晶層4の厚さを均一に保持するために粒子状のスペーサ(図示略)がランダムに配置されている。スペーサの材料としては、シリカや樹脂などを主成分とするものが好ましい。
下側基板2の外面上には、位相差板(1/4波長板)11及び偏光板12が配置されており、上側基板1の外面上には、位相差板(1/4波長板)13及び偏光板14が配置されている。また、偏光板12の下側には、バックライト15が配置されている。バックライト15は、例えば、LED(Light Emitting Diode)等といった点状光源や、冷陰極蛍光管等といった線状光源などが好適である。
下側基板2の透明電極8、即ち下側基板2の走査線と、上側基板1の走査線31とは、シール部材3内に混入された導通部材7を介して上下導通している。
さて、本実施形態の液晶表示装置100において反射型表示がなされる場合、液晶表示装置100に入射した外光は、図1に示す経路Rに沿って進行する。つまり、液晶表示装置100に入射した外光は、反射層5によって反射され観察者に至る。この場合、その外光は、着色層6が形成されている領域を通過して、その着色層6の下側にある反射層5により反射され、再度着色層6を通過することによって所定の色相及び明るさを呈する。こうして、所望のカラー表示画像が観察者により視認される。
一方、透過型表示がなされる場合、バックライト15から出射した照明光は、図1に示す経路Tに沿って進行し、透過領域、即ち、開口部20上の着色層6を通過して観察者に至る。この場合、その照明光は、着色層6を透過することにより所定の色相及び明るさを呈する。こうして、所望のカラー表示画像が観察者により視認される。
次に、図1、図3及び図4を参照して、本発明の素子基板92及びカラーフィルタ基板91の電極及び配線の構成について説明する。図3は、素子基板92を背面方向(即ち、図2における上方)から観察したときの素子基板92の電極及び配線などの構成を平面図として示す。図4は、カラーフィルタ基板91を正面方向(即ち、図2における上方)から観察したときのカラーフィルタ基板91の電極の構成を平面図として示す。なお、図3において電極や配線は観察方向の背面側に形成されるものであるが、説明の便宜上、実線で表すこととしている。また、図3及び図4において、電極や配線以外のその他の要素は説明の便宜上図示を省略している。
図1において、素子基板92の画素電極10と、カラーフィルタ基板91の透明電極8との交差する領域が表示の最小単位であるサブ画素SGを構成する。そして、このサブ画素SGが紙面縦方向及び紙面横方向に複数個、マトリクス状に並べられた領域が表示領域V(2点鎖線により囲まれる領域)である。この表示領域Vに、文字、数字、図形等の画像が表示される。また、図1において、液晶表示装置100の外形と、表示領域Vとによって区画された領域は、画像表示に寄与しない額縁領域38である。
先ず、図3を参照して、素子基板92の電極及び配線の構成などについて説明する。素子基板92は、TFD素子21、画素電極10、複数の走査線31、複数のデータ線32、YドライバIC33、XドライバIC34、及び複数の外部接続用端子35を備えている。
素子基板92の張り出し領域36上には、YドライバIC33及びXドライバIC34が例えばACF(Anisotropic Conductive Film:異方性導電膜)を介して、それぞれ実装されている。なお、図3において、素子基板92の張り出し領域36側の辺102aから反対側の辺102cへ向かう方向をX方向とし、辺102dから辺102bへ向かう方向をY方向とする。表示領域V側のYドライバIC33の側面、及び同じく表示領域V側のXドライバIC34の側面の位置を、X方向の基準位置X0とする。
張り出し領域36上には、複数の外部接続用端子35が形成されている。YドライバIC33及びXドライバIC34の各入力端子(図示略)は、導電性を有するバンプを介して、その複数の外部用接続端子35にそれぞれ接続されている。外部接続用端子35は、ACFや半田などを介して、図示しない配線基板、例えばフレキシブルプリント基板に接続されている。これにより、例えば携帯電話や情報端末などの電子機器から液晶表示装置100へ信号や電力が供給される。
XドライバIC34の出力端子(図示略)は、導電性を有するバンプを介して、複数のデータ線32に接続されている。一方、各YドライバIC33の出力端子(図示略)は、導電性を有するバンプを介して、複数の走査線31に接続されている。これにより、各YドライバIC33は複数の走査線31に走査信号を、XドライバIC34は複数のデータ線32にデータ信号をそれぞれ出力する。
複数のデータ線32は、紙面縦方向に延在する直線状の配線であり、張り出し領域36から表示領域VにかけてX方向に形成されている。各データ線32は一定の間隔を隔てて形成されている。また、各データ線32は、適宜の間隔をおいて複数のTFD素子21に接続されており、各TFD素子21は対応する各画素電極10に接続されている。
複数の走査線31は、本線部分31aと、その本線部分31aに対して略直角に折れ曲がる折れ曲がり部分31bとにより構成されている。各本線部分31aは、額縁領域38内を張り出し領域36からX方向に形成されている。また、各本線部分31aは、各データ線32に対して略平行で、且つ、一定の間隔を隔てて形成されている。各折れ曲がり部分31bは、額縁領域38内において、左右に位置するシール部材3内までY方向に延在している。そして、その折れ曲がり部分31bの終端部は、シール部材3内で導通部材7に接続されている。
次に、カラーフィルタ基板91の電極の構成について説明する。カラーフィルタ基板91は、Y方向にストライプ状の透明電極(走査電極)8が形成されている。各透明電極8の左端部或いは右端部は、図1及び図4に示すように、シール部材3内まで延在しており、且つ、シール部材3内の導通部材7に接続されている。なお、この導通部材7と接続される側の各透明電極8の終端部、即ち領域E1で示される部分は形状などが夫々異なっているが、その詳細については後述する。
以上に述べた、カラーフィルタ基板91と素子基板92とをシール部材3を介して貼り合わせた状態が図1に示されている。図示のように、カラーフィルタ基板91の各透明電極8は、素子基板92の各データ線32に対して直交しており、且つ、横列をなす複数の画素電極10と平面的に重なり合っている。このように、透明電極8と画素電極10とが重なり合う領域がサブ画素SGを構成する。
また、カラーフィルタ基板91の透明電極8(即ち、カラーフィルタ基板91側の走査線)と、素子基板92の走査線31とは、図示のように左辺側と右辺側との間で交互に重なり合っており、その透明電極8と走査線31とは、シール部材3内の導通部材7を介して上下導通している。つまり、透明電極8たるカラーフィルタ基板91の各走査線と、素子基板92の各走査線31との導通は、図示のように左辺側と右辺側との間で交互に実現されている。これにより、カラーフィルタ基板91の透明電極8は、素子基板92の走査線31を介して、紙面左右に夫々位置する各YドライバIC33に電気的に接続されている。
次に、走査線の配線抵抗について説明する。表示領域内の各画素について、走査線は素子基板92の走査線31とカラーフィルタ基板91の透明電極8(走査電極8)とにより構成される。即ち、素子基板92のYドライバIC33に接続された走査線31は、シール部材3内の導電部材7を介してカラーフィルタ基板91の透明電極8に接続されている。よって、各画素に対する走査線の配線抵抗は、それぞれ素子基板92の走査線31の配線抵抗と、カラーフィルタ基板91の透明電極8の配線抵抗の和として与えられる。
一般的に、配線抵抗R(Ω)は、
R = Rs × L / W (式1)
で算出される。なお、Rsは、単位断面積当たりのシート抵抗(Ω/cm2)であり、Lは、図1に示す基準位置X0からの距離であり、Wは配線幅である。
R = Rs × L / W (式1)
で算出される。なお、Rsは、単位断面積当たりのシート抵抗(Ω/cm2)であり、Lは、図1に示す基準位置X0からの距離であり、Wは配線幅である。
よって、素子基板92の走査線31の配線抵抗RTFDは各走査線31毎に異なる。即ち、図1に示す各走査線31について配線幅が同一であるとすると、折れ曲がり部分31bの位置が基準位置X0に近いものほど配線抵抗は小さく、折れ曲がり部分31bの位置が基準位置X0から遠いもののど配線抵抗は大きくなる。図7にこの関係を示す。図7において、グラフ41が素子基板92の走査線31の配線抵抗RTFDを示す。図示のように、配線抵抗RTFDは基準位置X0からの距離Lが大きいほど大きくなる。
カラーフィルタ基板91側の透明電極8の配線抵抗をRCFとすると、表示領域内の各画素についての合成配線抵抗Rtotalは、
Rtotal = RTFD+ RCF
で与えられる。よって、各画素に対する走査線の合成配線抵抗Rtotalを均一にするためには、カラーフィルタ基板91側の配線抵抗RCFが、基準位置X0に近いほど大きく、遠いほど小さくなるようにすればよい。この関係を図7に示す。図7におけるグラフ40はカラーフィルタ基板91側の配線抵抗RCFを示しており、基準位置X0からの距離が近い透明電極8ほど配線抵抗が大きく、遠い透明電極8ほど配線抵抗が小さい。カラーフィルタ基板91側の配線抵抗RCFをこのように設定すれば、各画素に対する走査線の合成配線抵抗Rtotalを均一な値Raとすることができる(グラフ42参照)。これにより、クロストーク補正信号を与えてクロストーク補正する際に、各走査線の合成抵抗値のばらつきがなくなるので、クロストーク補正を効果的に実行することが可能となる。
Rtotal = RTFD+ RCF
で与えられる。よって、各画素に対する走査線の合成配線抵抗Rtotalを均一にするためには、カラーフィルタ基板91側の配線抵抗RCFが、基準位置X0に近いほど大きく、遠いほど小さくなるようにすればよい。この関係を図7に示す。図7におけるグラフ40はカラーフィルタ基板91側の配線抵抗RCFを示しており、基準位置X0からの距離が近い透明電極8ほど配線抵抗が大きく、遠い透明電極8ほど配線抵抗が小さい。カラーフィルタ基板91側の配線抵抗RCFをこのように設定すれば、各画素に対する走査線の合成配線抵抗Rtotalを均一な値Raとすることができる(グラフ42参照)。これにより、クロストーク補正信号を与えてクロストーク補正する際に、各走査線の合成抵抗値のばらつきがなくなるので、クロストーク補正を効果的に実行することが可能となる。
上記のように、カラーフィルタ基板91側の配線抵抗RCFが基準位置X0に近いほど大きく、遠いほど小さくなるように構成した透明電極8の構成例を図5に示す。図5は、図4に示すカラーフィルタ基板91の領域E2の部分の拡大図である。また、図6(a)は図5におけるB−B’断面を示し、図6(b)は図5におけるC−C’断面を示す。
図示のように、本実施形態では、抵抗調整領域E3内の形状を異ならせることにより、カラーフィルタ基板91の各透明電極8の配線抵抗RCFを異ならせている。ここで、抵抗調整領域E3は、各透明電極8のうち、シール部材3内に位置する導通パッド8aの部分と、表示領域Vとの間の領域である。
各透明電極8のうち、導通パッド8aの部分は略矩形状をなし、その配線幅は例えば約200μmが好適である。図6(a)及び(b)に示すように、各導通パッド8aは、カラーフィルタ基板91の下側基板2上に形成されており、シール部材3内で導通部材7と接続されている。各導通パッド8aの間隔は約30〜50μm程度が好適である。一般に、シール部材3内の導通部材7の粒子径はその間隔よりも小さいため、導通部材7に起因した各走査線31同士のショートを防止できる。
透明電極8のうち、導通パッド8aより表示領域V側にはくびれ部分8bが形成されている。くびれ部分8bは全ての透明電極8で同一の配線幅dbを有する。図6(a)及び(b)に示すように、くびれ部分8bは、カラーフィルタ基板91の保護層18の端部上に形成される。即ち、図示のように、カラーフィルタ基板91の保護層18はシール部材3近傍において終了しており、シール部材3の内部には保護層18は形成されない。これは、シール部材3の内部に保護層18を形成すると、シール部材3の密着性が低下するなどの不具合が生じうるからである。よって、保護層18は図示のようにシール部材3近傍に傾斜部分18aを有することになる(なお、図2においては保護層18の端部は便宜上垂直に図示されているが、実際には図6(a)及び(b)のように傾斜部18aが形成される)。よって、保護層18上にスパッタリングにより透明電極8を形成する際に、傾斜部分18aは平坦な部分と比較して透明電極8が形成しにくくなる傾向がある。そこで、くびれ部分8bにおいては、保護層18の傾斜部分18a上であっても透明電極8が確実に形成できる程度の配線幅、例えば10μm程度の配線幅を確保している。
図5に示すように、くびれ部分8bより表示領域V側、即ち抵抗調整領域E3内では、各透明電極8は異なる形状を有する。具体的には、図7のグラフ40に示すように、図5における上方、即ち基準位置X0から遠い透明電極8ほど配線抵抗RCFが小さくなるように透明電極の幅dを調整している。配線抵抗は前述の式1により与えられるので、配線幅Wを大きくすれば配線抵抗Rを小さくすることができる。よって、図5における上方の透明電極8ほど、抵抗調整領域E3内の配線幅dが大きくなるように形成される。具体的には、図5において、透明電極8n、8n-1、8n-2の抵抗調整領域E3内の配線幅はそれぞれdn、dn-1、dn-2であり、dn>dn-1>dn-2の関係がある。これにより、図5の上方から、透明電極8n、8n-1、8n-2の順に配線抵抗が小さくなる。
透明電極8n、8n-1、8n-2の間では、配線長さを同一とし、配線幅dにより配線抵抗に差をつけている。しかし、配線幅dを細くするのには限界がある。そこで、最小の配線幅まで配線幅を細くした後は、配線長さを長くすることにより透明電極8の配線抵抗を大きくする。透明電極8n-3はそのような例であり、抵抗調整領域E3内の一部分を上下方向に折り曲げて形成することにより、配線長さを長くし、配線抵抗を大きくしている。
このように、抵抗調整領域E3内において、配線太さ及び/又は配線長さを調整することにより、図7に示すように、基準位置X0から遠い透明電極8ほど配線抵抗RCFが小さくなり、近い透明電極ほど配線抵抗RCFが大きくなるように各透明電極を形成することができる。
なお、抵抗調整領域E3は、図示のように、表示領域Vの外側でシール部材3の内側の領域に設定され、より好ましくはくびれ部分8bより表示領域V側の領域、即ち保護層18が平坦な領域に設定される。表示領域V内の透明電極8の配線幅daは一定でなければならない。また、前述のように導通パッド8a及びくびれ部分8bの配線幅は各透明電極8で同一とすることが好ましい。よって、抵抗調整領域E3は導通パット8aと表示領域Vの間の領域、より好ましくはくびれ部分8bと表示領域Vの間の領域とされる。
なお、図5に示すように、抵抗調整領域E3内の配線幅dは、表示領域V内の透明電極8の配線幅daより細くする(dn-1<da、透明電極8n-1及び8n-2を参照)のみならず、太くしても構わない(dn>da、透明電極8nを参照)。また、配線長さを長くする場合は、図5の透明電極8n-3のように矩形に折り曲げる他、鋸状に折り曲げてもよく、必要な配線長さを確保できればその形状は問わない。
[第2実施形態]
第2実施形態では、カラーフィルタ基板91の構成は第1実施形態と同一であり、素子基板92の構成が第1実施形態とは異なる。上記の第1実施形態では、素子基板92の走査線31は図3などに示すように本線部分31aと、それに対して略直角に折り曲げられた折れ曲がり部分31bとにより構成されており、いずれの部分でも配線幅は同一であった。その代わりに、第2実施形態では、走査線31の配線幅を異ならせることにより、素子基板側においても配線抵抗を調整している。
第2実施形態では、カラーフィルタ基板91の構成は第1実施形態と同一であり、素子基板92の構成が第1実施形態とは異なる。上記の第1実施形態では、素子基板92の走査線31は図3などに示すように本線部分31aと、それに対して略直角に折り曲げられた折れ曲がり部分31bとにより構成されており、いずれの部分でも配線幅は同一であった。その代わりに、第2実施形態では、走査線31の配線幅を異ならせることにより、素子基板側においても配線抵抗を調整している。
図8に、第2実施形態に係る素子基板92の一部を示す。図8は、第2実施形態に係る素子基板92の、図1の領域E1に対応する部分の拡大図である。なお、第2実施形態では、第1実施形態における走査線31の代わりに、走査線51が設けられている。
複数の走査線51は、本線部分51aと、折れ曲がり部分51bとを有している。各本線部分51aは、図3に示す第1実施形態の走査線31と同様に、張り出し領域36から額縁領域38内にかけて形成されている。また、各本線部分51aは、各データ線32に対して略平行で、且つ、一定の間隔δを隔てて形成されている。また、各本線部分51aの配線幅はD1である。
各折れ曲がり部分51bは、導通パッド51baと、くびれ部分51bbと、幅広部分51bcとを有している。各導通パッド51baは、シール部材3内の導通部材7と接続されている。
幅広部分51bcは、くびれ部分51bbから本線部分51aにかけて、一定の間隔δを隔てて形成されている。また、図8に示すように、各幅広部分51bcは配線幅W´付近が最も広くなるように形成されている。また、各幅広部分51bcの配線幅W´は、図1に示す基準位置X0から折れ曲がり部分51bまでの距離Lが遠くなるほど広くなるように形成されている。
前述の式1に基づけば、第1実施形態のように折れ曲がり部分31bと本線部分31aの配線幅を等しくすると、各走査線31の配線抵抗は主として配線長さのみに依存することとなる。即ち、基準位置X0からの距離が遠くなり、配線長さが長くなるほど配線抵抗は増加する。これに対して、第2実施形態では、図8に示すように、折れ曲がり部分51bの幅広部分51bcにおいて、基準位置X0から遠い走査線51ほど幅広部分51bcの配線幅W’が広くなるように各走査線51が形成されている。よって、配線幅が一定である第1実施形態の場合と比較すると、幅広部分51bcの配線幅W’を広くした分だけ、その走査線51の配線抵抗を小さくすることができる。これにより、素子基板92上の複数の走査線51間の配線抵抗の差を小さくすることができる。
第2実施形態による素子基板92の配線抵抗のグラフを図9に示す。基準位置X0からの距離が遠い走査線51ほど幅広部分51bcの配線幅を大きくするので、素子基板92の配線抵抗RTFD の値はグラフ43に示すように、その傾きが小さくなる。即ち、基準位置X0に近い走査線51の配線抵抗と、遠い走査線の配線抵抗との抵抗値の差が小さくなる。その結果、グラフ44に示すように、カラーフィルタ基板91の透明電極8の配線抵抗の差を小さくすることができる。つまり、素子基板92側の各走査線51間の抵抗差が小さいので、その分カラーフィルタ基板91の各透明電極8間の配線抵抗の差を小さくすることができる。第2実施形態においても第1実施形態と同様に、カラーフィルタ基板91では図5に示すように、抵抗調整領域E3内における透明電極8の配線形状を異ならせることにより各透明電極8の配線抵抗に差をつけ、各画素に対する走査線の合成配線抵抗を均一にする。しかし、第1実施形態の場合と比較すると、素子基板92の各走査線51の配線抵抗の差が小さいので、その分、カラーフィルタ基板91上の各透明電極8の配線抵抗を調整する幅を小さくすることができ、抵抗調整領域E3内における配線形状の設計が容易となるという利点がある。
[電子機器]
次に、本発明による液晶表示装置100を電子機器の表示装置として用いる場合の実施形態について説明する。
次に、本発明による液晶表示装置100を電子機器の表示装置として用いる場合の実施形態について説明する。
図10は、本実施形態の全体構成を示す概略構成図である。ここに示す電子機器は、上記の液晶表示装置100と、これを制御する制御手段610を有する。ここでは、液晶表示装置100を、パネル構造体603と、半導体ICなどで構成される駆動回路602とに概念的に分けて描いてある。また、制御手段610は、表示情報出力源611と、表示情報処理回路612と、電源回路613と、タイミングジェネレータ614と、を有する。
表示情報出力源611は、ROM(Read Only Memory)やRAM(Random Access Memory)などからなるメモリと、磁気記録ディスクや光記録ディスクなどからなるストレージユニットと、デジタル画像信号を同調出力する同調回路とを備え、タイミングジェネレータ614によって生成された各種のクロック信号に基づいて、所定フォーマットの画像信号などの形で表示情報を表示情報処理回路612に供給するように構成されている。
表示情報処理回路612は、シリアル−パラレル変換回路、増幅・反転回路、ローテーション回路、ガンマ補正回路、クランプ回路などの周知の各種回路を備え、入力した表示情報の処理を実行して、その画像情報をクロック信号CLKとともに駆動回路602へ供給する。駆動回路602は、走査線駆動回路、データ線駆動回路及び検査回路を含む。また、電源回路613は、上述の各構成要素にそれぞれ所定の電圧を供給する。
次に、本発明に係る液晶表示装置100を適用可能な電子機器の具体例について図11を参照して説明する。
まず、本発明に係る液晶表示装置100を、可搬型のパーソナルコンピュータ(いわゆるノート型パソコン)の表示部に適用した例について説明する。図11(a)は、このパーソナルコンピュータの構成を示す斜視図である。同図に示すように、パーソナルコンピュータ710は、キーボード711を備えた本体部712と、本発明に係る液晶表示パネルを適用した表示部713とを備えている。
続いて、本発明に係る液晶表示装置100を、携帯電話機の表示部に適用した例について説明する。図11(b)は、この携帯電話機の構成を示す斜視図である。同図に示すように、携帯電話機720は、複数の操作ボタン721のほか、受話口722、送話口723とともに、本発明に係る液晶表示装置100を適用した表示部724を備える。
なお、本発明に係る液晶表示装置100を適用可能な電子機器としては、図11(a)に示したパーソナルコンピュータや図11(b)に示した携帯電話機の他にも、液晶テレビ、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、ディジタルスチルカメラなどが挙げられる。
なお、上記の実施形態では、本発明をTFD素子を用いたアクティブマトリクス駆動方式の液晶表示装置に適用したが、本発明はパッシブマトリクス駆動方式の液晶表示装置にも適用可能である。パッシブマトリクス方式の液晶表示装置は、表示領域内においては、液晶を挟持する2枚の基板に、相互に直交する方向にストライプ状の電極が形成されるが、表示領域以外では、アクティブマトリクス駆動方式と基本的に同様に、一方の基板上に設けられたドライバICからの配線が額縁領域に形成され、シール材内の導電粒子を介して他方の基板のストライプ電極に接続される。よって、パッシブマトリクス駆動方式の液晶表示装置においても、本発明により、配線抵抗を均一化することにより表示品質を改善することができる。
[クロストーク補正]
以下、クロストーク補正の実施例について説明する。
以下、クロストーク補正の実施例について説明する。
図12は、本発明の液晶表示装置の全体ブロック図である。階調計数手段101は、マスク信号107とデータクロック109とに基づいて階調データ108を計数し、計数結果111を補正量決定手段102に出力する。ここで、マスク信号107は、階調データ108が有効である期間、すなわち実際に表示する階調データが送られてくる期間においてアクティブである。
補正量決定手段102は、データクロック109と、ラインクロック110と、上記計数結果111とに基づいて補正量データ112を決定し、その結果を印加電圧補正手段103に出力する。
印加電圧補正手段103は、データクロック109と、上記補正量データ112とに基づいて、印加電圧補正信号113を生成し、データ信号駆動回路104に出力する。
データ信号駆動回路104は、階調計数手段101で計数する階調データ108をシフトレジスタに蓄積する。シフトレジスタに保持された階調データ108はラインクロック110を基準にして、データ線X1〜Xmにそれぞれのデータ信号を出力する。
走査信号駆動回路105は、Y1〜Ynの走査線にY1から順次選択電圧を出力し、液晶パネル106の液晶素子を時分割駆動する。
(実施例1)
クロストーク補正方法の一実施例を、図2〜図9を用いて、さらに詳細に説明する。
クロストーク補正方法の一実施例を、図2〜図9を用いて、さらに詳細に説明する。
図13は、パルス幅変調方式で8階調の階調表示を行う、640ドット×480ドットのMIM液晶表示装置に本発明を適用したものである。
階調計数回路201は、階調データ209と、マスク信号208と、データクロック210とに基づき、計数結果212を生成するが、図14と図17を用いて、階調計数回路201の動作をより詳細に説明する。
図14は階調計数回路のブロック図、図17はそのタイミング図である。図14の階調7の補正量を計数するブロック312は、デコーダ301、重み付け回路302、論理和303及びカウンタ304で構成される。階調データ305は、3ビットのデジタル・データを用いた8階調を表現しており、また階調計数のブロックを各階調データごとに設けているため、階調計数回路は8ブロックから構成される。階調データの有効な期間は、マスク信号306により、与える。階調データが7に対応するブロック312では、デコーダ301によって階調データ305から7をデコーダ302によりデコードする。デコード信号308は、重み付け回路302で3レベルに重み付けされる。重み付け回路302は、階調データが7のデコード信号308を、図17のようなタイミングで3レベルに重み付けして出力する。重み付け信号309は、重み付け信号1、重み付け信号2及び重み付け信号3からなる。階調データの値が7に対する重み付け信号1は、階調データが7のデコード結果がhighである期間すべてhighである。重み付け信号2は、階調データの値が2クロック分7であると1クロック分highになる。つまり階調データが7である期間の2分の1の期間highになる。重み付け信号3は、階調データの値が3クロック分7であると1クロック分highになる。このようにして各階調データごとに3レベルの重み付け信号を生成する。
各階調の計数ブロック内の論理和には、全ての階調の階調パルスの変化による影響度を4レベルに分類し、その影響度の大きな階調に対応するブロックの重み付け回路からは、最も重み付けの大きな重み付け信号1が入力される。その次の影響度に分類された階調の重み付け回路から、重み付け信号2が入力され、さらに、その次に影響のある階調に対応する重み付け回路からは、重み付け信号3が入力され、最も影響の少ない影響度に分類された階調の重み付け信号は入力しない。例えば、階調データの値が7に対応するブロック312の論理和303には、階調6の重み付け信号1のみが入力されるとすると、ブロック312の論理和303の出力は、カウンタ304のイネーブル信号310として入力されるので、カウンタ304は、論理和の出力がアクティブ(アクティブhigh)である期間、データクロック307に同期して、その出力が1ずつ加算される。インアクティブのときは、加算せずに出力の値を保持する。仮に走査線に選択電圧が印加されているすべての液晶素子に表示する階調データの値が7であったとすると、走査線1本あたりの液晶素子数は640であるから、階調データの値が7のブロックに対応するカウンタの計数結果311の値は640となる。また、仮に階調情報7が320個、階調6が320個であったとすると階調データの値が7のブロックに対応するカウンタの計数結果311の値は、480となる。
このようにして、階調計数回路201を用いて計数された計数結果212(図13)は、補正量決定回路202に入力される。補正量決定回路202は、計数結果212と、ラインクロック211と、データクロック210に基づいて、ロード信号213と、補正量データ214と、イネーブル信号215を生成する。以下に、図15、図16および図18を用いて図13の補正量決定回路202の動作を説明する。
図15は補正量決定回路のブロック図、図16は階調表示基本クロック生成回路のブロック図、図18はそのタイミング図である。図15において、コントローラ401は、1走査期間の始まりを与えるラインクロック407と、階調データのラッチタイミングを与えるデータクロック410と、に基づいて、補正量テーブルROM403のアドレスとして与える階調の計数結果を選択する選択信号405を生成する。
セレクタ402は、コントローラ401から出力される3ビットの選択信号405の値に基づき、各階調の計数結果404のうち一つの階調の計数結果を補正量テーブルROM403に、アドレスとして出力する。補正量テーブルROM403には、各階調の計数結果に対応する補正量データが書き込まれている。その補正量データROM403には、選択された計数結果406が下位アドレスとして入力され、選択信号405が上位アドレスとして入力される。そして、補正量データROM403は、各階調の計数結果に対応する補正量データ409を出力する。
次に、図18の補正量決定回路のタイミング図に基づいて、その動作を説明する。
まず、ラインクロック407の立ち下がりを検出し、選択信号405を0に設定する。選択信号405は、0〜7の値をとる3ビットの信号で、セレクタ402は、選択信号405の値が0〜7に対応して階調0〜7の計数結果を選択し出力する。つまり、選択信号405が0である期間は、計数結果0の値であるaを選択し補正量データROM403に出力する。続いて、データクロック410に同期してカウントアップされる選択信号405の出力に応じて、計数結果0、1、2、・・・7の値であるa、b、c、・・・hを出力する。この入力によって補正量データROM403は、対応する補正量データ409として、A、B、C、・・・Hを出力する。また、コントローラ401は、後述する図16のカウンタ501に、補正量データROM403から出力された補正量データを図13の階調表示基本クロック生成回路203にラッチするためのロード信号411として、load0〜load7を図18に示すタイミングで出力する。
このようにして各階調の補正量データが補正量データROM403から出力されるタイミングにあわせて各階調のロード信号が出力され、補正量データが図13の階調表示基本クロック生成回路にロードされる。また図16のカウンタ501には、補正量データ409をロードする期間、そのカウンタ501を停止させるため、コントローラ401からカウントイネーブル信号408を図18に示すタイミングで与える。
次に図13の階調表示基本クロック生成回路203について説明する。階調表示基本クロック生成回路203は、ロード信号213と、補正量データ214と、カウントイネーブル信号215に基づき、階調表示基本クロック216を生成する。ここで、階調表示基本クロックについて図26を用いて説明する。階調表示基本クロックは、図26に示すように、走査線により選択電圧が印加されている各液晶素子に対し、データ線の印加電圧を、各液晶素子に表示する階調に応じて印加するためのタイミングを生成する信号である。図13のデータ信号駆動回路204は、階調表示基本クロックにより、表示階調数分のクロックを走査期間中に印加され、その各クロックの立ち下がりでデータ線の印加電圧をOFF電圧からON電圧に変化させる。例えば、ある液晶素子に階調5を表示させる場合は、その液晶素子に接続された走査線が選択電圧を印加されている走査期間中の3番めの階調表示基本クロックの立ち下がりからデータ線にON電圧を印加し始め、走査期間の終わりでOFF電圧に変化させる。他の階調についても図26に示すように、それぞれの階調に対応する階調表示基本クロックの立ち下がりから、それぞれの階調を表示するためのON電圧の印加期間の始まりのタイミングを得る。
図16を用いて階調表示基本クロック生成回路203の動作を説明する。
図16は、階調表示基本クロック生成回路のブロック図である。
図13の階調表示基本クロック生成回路は、図16に示したように、各階調ごとにカウンタ501と、階調表示基本クロックの出力タイミングを生成するデコーダ502で構成されるブロック512を有し、各ブロックから出力される階調表示基本クロックのタイミングを生成する信号を論理和503で、その論理和をとり、Dフリップフロップ510によりハザードを除去し、前述の階調表示基本クロック511を生成する。
次に図19のタイミング図を用いて階調表示基本クロック生成回路の動作を説明する。
図16の上のブロックから階調7、階調6、・・・階調0に対応するものとすると、階調7のカウンタ501は、図15のコントーラ401から出力されたカウンタのイネーブル信号505がアクティブ(アクティブlow)のときにカウントアップする。各階調毎に設けられたカウンタには、イネーブル信号505がインアクティブである期間に補正量データ504がロード信号513〜515によってロードされており、その補正量データ504の値からカウントアップを始めることになる。階調7に対応するカウンタの出力506はデコーダ502によってデコードされる。このデコーダ502は階調表示基本クロックの階調7に対応するタイミングを生成する。例えば、デコードする値がr(つまり階調7を表示するために走査期間の始まりからrクロック+2分の1クロックの期間でON電圧を印加し始める。)であるとすると、カウンタ501は、Hからカウントアップしているので、図19に示すように、イネーブル信号505がアクティブになってからr−Hクロック分の期間で階調表示基本クロックの階調7のタイミングを生成する信号507をhighに変化させる。このようにして、何も補正が無い場合(つまり補正の必要が無く、補正量データとして0がカウンタ501にロードされていた場合)、イネーブル信号の立ち下がりからrクロック分の期間のタイミングで階調表示基本クロックを生成する信号507をhighに変化させていたのが、この例では、Hクロック分(同一走査線上の他の液晶素子の階調に応じた補正量分)だけhighに変化するタイミングを早めている。
このことにより、データ線にON電圧を印加するタイミングを、Hクロック分だけ早めることができ、液晶素子に印加される実効電圧の減少分を補正することができる。同様にして、階調6ではsをデコードするものとすると、カウンタはGからカウントアップするので、イネーブル信号の立ち下がりから、s−Gクロック分の期間で階調表示基本クロックの階調6に対応するタイミングを生成し、Gクロック分の期間、データ線のON電圧の印加期間を増加させる。以下階調5〜階調0ついても同様である。
この8本の階調表示基本クロックの各階調に対応するタイミング信号をを論理和503で論理和をとり、Dフリップフロップ510でデータクロック508の立ち下がりでラッチして、デコードによるハザード除去し階調表示基本クロック511として、図13のデータ信号駆動回路204に出力する。
次にデータ信号駆動回路204と走査信号駆動回路205の動作を図13および図21を用いて説明する。データ信号駆動回路204は、データクロック210によって階調データ209を取り込み、ラインクロック211に同期し、階調表示基本クロック216によりON電圧を印加するタイミングを得る。また、駆動電圧生成回路206から入力されるVDD、VEEを交流化信号217によって選択し、データ線にON電圧、OFF電圧を印加する。走査信号駆動回路205はラインクロック211に同期して、1走査線ごとに走査線に順次、選択電圧を印加する。MIM素子と液晶素子には、図21に示すような電圧が印加される。
データ線Xiの灰色に塗られた部分が補正電圧である。T1の走査期間では、ΔTの期間の書き込みパルス幅補正が行われる。
以上説明したように、走査線によって同時に選択電圧を印加される液晶素子のデータ線に印加される電圧の変化による実効電圧の変動(本実施例では減少)を考慮して補正したON電圧を印加することで、液晶素子に階調を表示するのに適切な実効電圧を印加することができ、これにより、走査線ごとに実効電圧の変動がなくなり、表示パターンによって発生するクロストークを効果的に抑制することができ、その結果、表示むらのないきれいな画像を表示することができる。
本実施例では各階調毎に補正を行っているが、データ線のオン電圧の印加時間が近い階調間では、表示パターンによる実効電圧の変動に階調間で差が少ないことから、このような複数の階調毎に補正することも可能である。この場合、回路規模を小さくすることができる。計数結果の重み付けの方法は、求める表示品質によって重み付けレベル数を変化させて対応できる。
また、本実施例のMIM素子に限らずスイッチング素子として電流−電圧特性が非線形である他の非線形素子を用いた液晶パネルにおいても同様に補正できる。
さらに、本発明は1ラインでデータ線に印加する電圧を補正するため、本実施例の1ライン反転駆動に限らず、フレーム反転や複数ライン反転等の駆動においても同様の効果がある。
本実施例は、8階調表示の液晶表示装置であるが、8階調に限らず表示階調数が16、32、64、と増加しても適用が可能である。そのような場合には、本実施例で8階調分設けた回路を、16、32、64と階調に応じて設ければよい。
ここで、すべての階調に対応する回路を設けると、回路規模が大きくなることが考えらられる。しかしながら、階調数が増加すると、隣接階調間で、データ線にON電圧を印加し始めるタイミングが近くなるため、近隣の階調間では、クロストーク・ノイズによる表示への影響がほとんど変わらなくなってくる。そこで、そのような複数の階調を1つのブロックと考えて、回路を構成することによって、階調数が増加しても適正な回路規模を保つことができる。
(実施例2)
次にクロストーク補正の実施例2について、図21〜図23を用いて説明する。実施例1と同様に、640ドット×480ドット、8階調表示のMIM液晶表示装置に本発明を適用したものである。
次にクロストーク補正の実施例2について、図21〜図23を用いて説明する。実施例1と同様に、640ドット×480ドット、8階調表示のMIM液晶表示装置に本発明を適用したものである。
図21は本実施例のブロック図、図22は階調電圧補正回路のブロック図、図23は印加電圧波形図である。
階調計数回路1001と、補正量決定回路1002は実施例1と同様に動作する。階調計数回路1001は、階調データ1008、データクロック1009及びマスク信号1011から階調計数結果1012を生成する。補正量決定回路1002は、データクロック1009、ラインクロック1010及び計数結果1012に基づき、ロード信号1013及び補正量データ1014を生成する。階調電圧補正回路1003は、データクロック1009、ロード信号1013及び補正量データ1014に基づき、階調電圧1016(8階調分の階調電圧)を生成する。
図22を用いて階調電圧補正回路1003の動作を説明する。補正量データ1104は階調0に対応するラッチ回路1101にロード信号1106がアクティブであるときデータクロック1105によってラッチされる。続いてロード信号1107によって階調1に対応する補正量データ1104がラッチされ、最後に階調7の補正量データ1104がロード信号1108によってラッチされる。このラッチされた補正量データはラインクロック1112によって次段のDフリップフロップ1113にロードされ、その値に応じてD/A変換器1102から階調0に対応する階調電圧1109、階調1に対応する階調電圧1110、階調7に対応する階調電圧1111が出力される。
データ信号駆動回路1004は、階調データ1008をマスク信号1011とデータクロック1009で取り込み、ラインクロック1010と階調表示基本クロック1015とにより、データ線のON電圧の印加タイミングを決定し、さらに8本の階調電圧を選択して、印加電圧レベルとON電圧の印加タイミングを決定する。図23の印加電圧波形図に示すように、T1の期間では、データ線に印加するON電圧の高さを灰色に塗った部分のΔVだけ高くして書き込み補正電圧を加えて、液晶素子に印加される実効電圧の変動を補正する。このようにして各階調の実効電圧の変動に応じて補正電圧を変動させ、書き込み電圧の補正を行う。
以上説明したようにデータ線のON電圧の高さによって実効電圧の減少を補正することで液晶素子に適切な実効電圧を印加することができ、これにより、走査線ごとに実効電圧の変動がなくなり、表示パターンによって発生するクロストークを効果的に抑制することができ、その結果、表示むらのないきれいな画像を表示することができる。
(実施例3)
次にクロストーク補正の実施例3について、図24および図25を用いて説明する。実施例1と同様に、640×480ドット、8階調表示のMIM液晶表示装置に本発明を適用したものである。図24は本実施例のブロック図、図25は印加電圧波形図である。
次にクロストーク補正の実施例3について、図24および図25を用いて説明する。実施例1と同様に、640×480ドット、8階調表示のMIM液晶表示装置に本発明を適用したものである。図24は本実施例のブロック図、図25は印加電圧波形図である。
階調計数回路1301と、補正量決定回路1302と、階調表示基本クロック生成回路1303と、階調電圧補正回路1303は、実施例1と同様に動作し、階調電圧補正回路1304と、データ信号駆動回路1305は、実施例2と同様に動作する。階調計数回路1301は、階調データ1308と、データクロック1309と、マスク信号1311に基づき、階調計数結果1312を生成する。補正量決定回路1302は、データクロック1309と、ラインクロック1310と、計数結果1312に基づき、ロード信号1313と、補正量データ1314を生成する。階調表示基本クロック生成回路1303は、データクロック1309と、ロード信号1313と、補正量データ1314に基づき、階調表示基本クロック1315を生成し、これと並列に配置された階調電圧補正回路1304は、データクロック1309と、ロード信号1313と、補正量データ1314に基づき、階調電圧1316〜1318(8階調分の電圧)を生成する。データ信号駆動回路1305は、階調データ1308をマスク信号1311とデータクロック1309で取り込みラインクロック1310と階調表示基本クロック1315とにより、データ線のON電圧の印加タイミングを決定し、さらに8本の階調電圧を選択して印加電圧レベルを決定する。図14の印加電圧波形に示すように、T1の期間では、データ線に印加するON電圧を灰色に塗り示した部分だけ、パルスの幅をΔTの期間長くし、パルスの高さをΔV高くして、書き込み補正電圧を加えて、液晶素子に印加される実効電圧の変動を補正する。
このようにして各階調の実効電圧の変動に応じて補正電圧を変動させ、書き込み電圧の補正を行う。
以上説明したように、データ線の印加電圧の幅と高さによって、実効電圧の減少を補正することで、液晶素子に適切な実効電圧を印加することができ、これにより、走査線ごとに実効電圧の変動がなくなり、表示パターンによって発生するクロストークを効果的に抑制することができ、その結果、表示むらのないきれいな画像を表示することができる。
さらに、本実施例の構成は、ON電圧の幅と高さの両方を変化させて補正しているから、より細かな補正が可能であり、その結果、実施例1又は実施例2の構成の場合よりも、クロストークをより効果的に抑制することができる。
1 上側基板、 2 下側基板、 3 シール部材、 6 着色層、 7 導通部材、 8 透明電極、 10 画素電極、 31、51 走査線、 32 データ線、91 カラーフィルタ基板、 100 液晶表示装置、 102 素子基板
Claims (13)
- 複数の配線を有する第1の基板と、
対応する複数の配線を有し、前記第1の基板に対して対向配置された第2の基板と、
前記第1の基板と前記第2の基板とに挟持され、前記第1の基板の各配線と前記第2の基板の対応する各配線とを電気的に接続する接続部材と、を備え、
前記第1の基板の配線の抵抗と、当該配線に対応する前記第2の基板の配線の抵抗との和は、前記複数の配線の各々について一定値であることを特徴とする液晶装置。 - 前記第2の基板の各配線は、前記第2の基板上の所定位置に対応する抵抗調整領域内における幅が異なることを特徴とする請求項1に記載の液晶装置。
- 前記第2の基板の各配線は、前記抵抗調整領域内における長さが異なることを特徴とする請求項1又は2に記載の液晶装置。
- 前記第2の基板の各配線は、前記抵抗調整領域内における面積が異なることを特徴とする請求項1乃至3のいずれか一項に記載の液晶装置。
- 前記第2の基板の複数の配線は、前記抵抗調整領域内に複数の折り返し部分を有する配線を含むことを特徴とする請求項3に記載の液晶装置。
- 前記接続部材は導電性粒子を含む矩形のシール材であり、
前記抵抗調整領域は、前記第2の基板において、複数の画素に対応する表示領域より外側であり、かつ、前記シール材が貼着された領域より内側であることを特徴とする請求項2乃至5のいずれか一項に記載の液晶装置。 - 前記第2の基板の複数の配線は前記第2の基板上に形成された保護層上に設けられており、前記抵抗調整領域は前記保護層の平坦部上に位置することを特徴とする請求項2乃至6のいずれか一項に記載の液晶装置。
- 前記第2の基板の複数の配線の各々は、前記保護層の周縁の傾斜部において所定以上の幅を有することを特徴とする請求項7に記載の液晶装置。
- 前記第2の基板の複数の配線の各々は、前記抵抗調整領域以外では同じ形状を有することを特徴とする請求項2乃至8のいずれか一項に記載の液晶装置。
- 前記第1の基板の各配線は、当該第1の基板の一辺方向に延びる本線部分と、当該本線部分から略直角に延びる折れ曲がり部分とを有し、前記本線部分と前記折れ曲がり部分は同一の幅を有することを特徴とする請求項1乃至9のいずれか一項に記載の液晶装置。
- 前記第1の基板の各配線は、当該第1の基板の一辺方向に延びる本線部分と、当該本線部分から略直角に延びる折れ曲がり部分とを有し、前記本線部分が長い配線ほど前記折れ曲がり部分の幅が大きいことを特徴とする請求項1乃至9のいずれか一項に記載の液晶装置。
- 前記第1の基板はドライバICが設けられた素子基板であり、前記第2の基板は対向基板であり、前記第1の基板の配線は前記ドライバICから延びる走査線であり、前記第2の基板の配線は前記対向基板上に形成された走査電極であることを特徴とする請求項1乃至11のいずれか一項に記載の液晶装置。
- 請求項1乃至12のいずれか一項に記載の液晶装置を備えることを特徴とする電子機器。
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2004
- 2004-01-20 JP JP2004011889A patent/JP2005208129A/ja not_active Withdrawn
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