JP2005203591A - 容量素子及びその製造方法 - Google Patents

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Abstract

【課題】 容量膜の形成の際に、ビスマス層状構造強誘電体膜よりなる容量膜からビスマスが抜けることを防止する。
【解決手段】 容量素子は、拡散防止層１０ａと、拡散防止層１０ａの上に形成された容量下部電極１２と、容量下部電極１２の上に形成されたビスマス層状構造を有する強誘電体よりなる容量膜１３と、容量膜１３の上に形成された容量上部電極１４とを備える。拡散防止層１０ａは、導電性金属酸化物に酸化ビスマスが添加された材料よりなる。
【選択図】 図１

Description

本発明は、ビスマス層状構造を有する強誘電体膜を用いた容量素子及びその製造方法に関する。
近年、デジタル技術の進展に伴って、大容量のデータを処理及び保存する傾向が推進される中で電子機器が一段と高度化しており、電子機器に使用される半導体装置についても半導体素子の微細化が急速に進んできている。
半導体素子の微細化に伴って、DRAM（Dynamic Random Access Memory）の高集積化を実現するため、従来の珪素酸化物又は珪素窒化物に代えて、高誘電率を有する誘電体（以下、高誘電体と呼ぶ）を記憶容量素子の容量膜として用いる技術が広く研究開発されている。
さらに、従来にない低電圧で動作し且つ高速での書き込み及び読み出しが可能な不揮発性メモリの実用化を目指して、自発分極特性を有する強誘電体を用いたFeRAM（Ferroelectric Random Access Memory） に関する研究開発が盛んに行なわれている。
現在、FeRAM は小容量のメモリが実用化されているが、さらなる大容量化を実現するために、アクセス・トランジスタのソース領域又はドレイン領域に形成されたコンタクトプラグ上に容量素子が形成された構造を有するスタック型のメモリセルの開発が行なわれている。
スタック型のメモリセルにおいては、ポリシリコン又はタングステンよりなるプラグ上に容量素子を形成するが、プラグの酸化を防ぐという目的のために、酸素バリア膜が用いられている。酸素バリア膜には、通常、酸化イリジウム等の白金族金属の導電性酸化物が材料として用いられている。しかしながら、これらの材料は、一般的に生成エネルギーが高いために、高温熱処理の際に酸素を容易に放出したり、他の元素と容易に反応したりするので、これらの材料よりなる酸素バリア膜は不安定な状態を有しているという課題がある。
これらの課題に対して、従来においては、酸素バリア膜に酸素との結合が強い金属酸化物を少量加えることによって、酸素バリア膜を安定化させるという方法が提案されている（例えば、特許文献１及び２参照）。
特許文献１においては、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｄの白金族金属にＹ、Ｃｅ、Ｄｙ、Ｇｄの少量の希土類元素と酸素とが加えられてなる拡散防止層が開示されている。
また、特許文献２においては、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｄの白金族金属にＴａ、Ｚｒ、Ｎｂ、Ｖ、Ｍｏ、Ｗの少量の遷移金属と酸素とが加えられてなる拡散防止層が開示されている。希土類元素及び遷移金属は酸素との結合が強いので、安定な化合物が形成される。
一方、FeRAM の容量膜としては、ＳｒＢｉ2Ｔａ2Ｏ9（通称ＳＢＴ）、ＳｒＢｉ2Ｎｂ2Ｏ9（通称ＳＢＮ）、ＳｒＢｉ2(Ｔａ1-xＮｂx)2Ｏ9（但し０＜ｘ＜１、通称ＳＢＴＮ）、Ｂｉ3.25Ｌａ0.75Ｔｉ3Ｏ12 （通称ＢＬＴ）等がよく用いられている。これら材料は、ビスマス層状構造を有する強誘電体（以下、ビスマス層状構造強誘電体と呼ぶ）と総称され、下記の化学式(1)で表される。
(Ｂｉ2Ｏ2)2+(Ａm-1ＢmＯ3m+1)2- （ｍ＝１,２,３・・・）・・・（1）
但し、Ａは１、２又は３価の金属であり、Ｂは４、５又は６価の金属である。
ビスマス層状構造強誘電体の結晶構造は、酸化ビスマス層(Ｂｉ2Ｏ2)と擬ペロブスカイト層(Ａm-1ＢmＯ3m+1)とが交互に積層した層状構造である。これらの構造によって得られる大きな特徴は、分極反転を多数繰り返すと分極量が低下する膜疲労と呼ばれる現象、又は片側の分極状態を保持すると逆方向の分極量が減少するインプリントと呼ばれる現象が、通常のペロブスカイト構造と比べて起こりにくいことである。この理由としては、(a) 擬ペロブスカイト層の分極反転に伴う結晶格子の歪みが酸化ビスマス層で吸収され、(b) 擬ペロブスカイト層の酸素空孔の発生が酸化ビスマス層の酸素によって補償されるからであると考えられている。このように、優れた性質を有するビスマス層状構造強誘電体を容量膜に用いることによって、信頼性に優れたFeRAM を実現することができる。
特開平１０-２４２４０８号公報 特開平１０-２４２４０９号公報
しかしながら、ビスマス層状構造強誘電体は、構成元素として不安定なビスマスを有しているので、成膜時においてビスマス層状構造強誘電体からビスマスが抜けることにより、ビスマス層状構造強誘電体の組成ずれが生じるという課題がある。
また、ビスマス層状構造強誘電体に含まれるビスマスが不安定である理由は、(a) ビスマスは低融点であるために容易に溶融し、(b) 酸化ビスマスは生成エネルギーが高いために容易に還元するからである。例えば、有機金属化学気相堆積法を用いて、ビスマス層状構造強誘電体膜を成膜する場合、堆積の際及び堆積後の結晶化を目的とした熱処理の際に、ビスマスの一部は溶融及び還元して電極へ拡散する。これにより、ビスマス層状構造強誘電体中のビスマスが不足することにより、パイロクロア相等の析出、結晶欠陥又は空孔が発生する。パイロクロア相等の析出、結晶欠陥又は空孔が発生したビスマス層状構造強誘電体膜を有する容量素子が形成されると、リーク電流の増大、耐圧の劣化、膜疲労特性の劣化、及びインプリント特性の劣化等が生じる。
ここで、ビスマス層状構造強誘電体においてビスマスが不足した場合に、パイロクロア相が析出する理由について簡単に説明する。
ビスマス層状構造は、前述の通り、前記化学式(1) で表されるので、Ｂサイト金属に対するＢｉ及びＡサイト金属の組成比は、下記一般式(2) に示すように、１よりも大きい値を有する。
(Ｂｉ＋Ａ)／Ｂ ＝ (ｍ＋１)／ｍ ＞ １ ・・・(2)
一方、パイロクロア相の構造は、下記化学式(3)
(Ｂｉ，Ａ)2Ｂ2Ｏ7 ・・・(3)
で表されるので、Ｂサイト金属に対するＢｉ及びＡサイト金属の組成比は、下記一般式(4) に示すように、１となる。
(Ｂｉ＋Ａ)／Ｂ ＝ １ ・・・(4)
したがって、ビスマスが不足すると、(Ｂｉ＋Ａ)／Ｂの値が減少して１に近づくことにより、膜の一部の結晶相がパイロクロア相になる。
また、スタック型のメモリセルにビスマス層状構造強誘電体膜を用いる場合、通常、容量下部電極に酸素バリアとしての機能を有する白金族金属の導電性酸化物膜を用いている。しかし、この場合であっても、ビスマス層状構造強誘電体膜からのビスマスの拡散を止めることは容易ではない。なぜなら、白金族金属の導電性酸化物膜は多結晶膜であって粒界を多くもっており、ビスマスはこの粒界を通じて容易に拡散するからである。
また、前述の従来例のように、白金族金属の酸化膜に少量の希土類元素又は遷移金属の酸化物を加えるという方法を用いた場合であっても、粒界に析出する希土類元素又は遷移金属とビスマスとが容易に反応することによって拡散を止めることは困難である。
前記に鑑み、本発明の目的は、ビスマス層状構造強誘電体膜よりなる容量膜からビスマスが抜けることを防いで、ビスマス層状構造強誘電体の組成ずれが発生しない容量素子及びその製造方法を提供することである。これにより、リーク電流の増大、耐圧の劣化、膜疲労特性及びインプリント特性の劣化等の容量素子の特性劣化を抑制できる容量素子及びその製造方法を提供する。
前記の課題を解決するために、本発明に係る第１の容量素子は、拡散防止層と、拡散防止層の上に形成された容量下部電極と、容量下部電極の上に形成されたビスマス層状構造を有する強誘電体よりなる容量膜と、容量膜の上に形成された容量上部電極とを備え、拡散防止層は、導電性金属酸化物に酸化ビスマスが添加された材料よりなることを特徴とする。
第１の容量素子によると、容量下部電極の下に導電性金属酸化物に酸化ビスマスが添加された材料よりなる拡散防止層が形成されており、拡散防止層には予めビスマスが存在しているため、容量膜形成の際に生じる容量膜からのビスマスの拡散を拡散防止層によって防ぐことができる。これにより、ビスマス層状構造を有する強誘電体よりなる容量膜からビスマスが抜けることによって生じる容量膜の組成ずれを防ぐことができるので、リーク電流の増大、耐圧の劣化、膜疲労特性及びインプリント特性の劣化等の容量素子の特性劣化を抑制することができる。
第１の容量素子において、拡散防止層の中に含まれる全金属に対するビスマスのモル分率は、容量下部電極の中に含まれる全金属に対するビスマスのモル分率よりも大きいことが好ましい。
このようにすると、拡散防止層と容量下部電極とでビスマスのモル分率に勾配が生じる。一般的にモル分率の低い側から高い側への拡散は抑制されるため、容量膜形成の際に生じる容量膜からのビスマスの拡散を拡散防止層によってより確実に防ぐことができる。これにより、ビスマス層状構造を有する強誘電体よりなる容量膜からビスマスが抜けることによって生じる容量膜の組成ずれをより確実に防ぐことができる。
本発明に係る第２の容量素子は、拡散防止層よりなる容量下部電極と、容量下部電極の上に形成されたビスマス層状構造を有する強誘電体よりなる容量膜と、容量膜の上に形成された容量上部電極とを備え、拡散防止層は、導電性金属酸化物に酸化ビスマスが添加された材料よりなることが好ましい。
第２の容量素子によると、容量膜の下に、導電性金属酸化物に酸化ビスマスが添加された材料よりなる拡散防止層から構成される容量下部電極が形成されており、拡散防止層には予めビスマスが存在しているため、容量膜形成の際に生じる容量膜からのビスマスの拡散を拡散防止層によって防ぐことができる。これにより、ビスマス層状構造を有する強誘電体よりなる容量膜からビスマスが抜けることによって生じる容量膜の組成ずれを防ぐことができるので、リーク電流の増大、耐圧の劣化、膜疲労特性及びインプリント特性の劣化等の容量素子の特性劣化を抑制することができる。さらに、拡散防止層は、容量膜からビスマスが抜けることを防止すると共に容量下部電極としての役割を有しているので、容量素子の構成が単純になって容量素子を容易に形成することができる。
第２の容量素子において、拡散防止層の中に含まれる全金属に対するビスマスのモル分率は、容量膜の中に含まれる全金属に対するビスマスのモル分率よりも大きいことが好ましい。
このようにすると、拡散防止層と容量膜とでビスマスのモル分率に勾配が生じる。一般的にモル分率の低い側から高い側への拡散は抑制されるため、容量膜形成の際に生じる容量膜からのビスマスの拡散を拡散防止層によってより確実に防ぐことができる。これにより、ビスマス層状構造を有する強誘電体よりなる容量膜からビスマスが抜けることによって生じる容量膜の組成ずれをより確実に防ぐことができる。
第１又は第２の容量素子において、拡散防止層は、導電性金属酸化物の多結晶構造を有しており、酸化ビスマスは、多結晶構造の粒界に析出されていることが好ましい。
このようにすると、酸化ビスマスが多結晶構造の粒界に析出されているので、容量膜からのビスマスが多結晶構造の粒界を通じて高速に拡散することを防止できるため、容量膜からのビスマスの拡散を拡散防止層によってより確実に防ぐことができる。これにより、ビスマス層状構造を有する強誘電体よりなる容量膜からビスマスが抜けることによって生じる容量膜の組成ずれをより確実に防ぐことができる。
第１又は第２の容量素子において、導電性金属酸化物は、白金族金属の酸化物であることが好ましく、さらに、拡散防止層は、下記の組成式
ＭｐｔＯ2 ＋ ｘ・ＢｉＯ2/3
（但し、Ｍｐｔは白金族の金属であり、ｘは０．０５ ＜ ｘ ＜ ０．５の関係式を満たす）で表されることがより好ましい。
このようにすると、ビスマス層状構造を有する強誘電体よりなる容量膜からビスマスが抜けることによって生じる容量膜の組成ずれを防ぐことができる。
第１又は第２の容量素子において、導電性金属酸化物は、導電性ペロブスカイト型酸化物であることが好ましく、さらに、拡散防止層は、下記の組成式
ＭａＭｂＯ3 ＋ ２・ｘ・ＢｉＯ2/3
（但し、Ｍａは１価、２価又は３価の金属から選ばれる１又は２種類以上の金属であり、Ｍｂは６配位可能な金属であり、ｘは０．０５ ＜ ｘ ＜ ０．５の関係式を満たす）で表されることがより好ましい。
このようにすると、容量膜からのビスマスが多結晶構造の粒界を通じて高速に拡散することを防止できるのみならず、ビスマスが導電性金属酸化物に吸収されることをも防止できるので、容量膜からのビスマスの拡散を拡散防止層によってより確実に防ぐことができる。これにより、ビスマス層状構造を有する強誘電体よりなる容量膜からビスマスが抜けることによって生じる容量膜の組成ずれをより確実に防ぐことができる。
第１又は第２の容量素子において、導電性金属酸化物は、導電性パイロクロア型酸化物であることが好ましく、さらに、拡散防止層は、下記の組成式
Ｍａ2Ｍｂ2Ｏ7 ＋ ４・ｘ・ＢｉＯ2/3
（但し、Ｍａは１価、２価又は３価の金属から選ばれる１又は２種類以上の金属であり、Ｍｂは６配位可能な金属であり、ｘは０．０５ ＜ ｘ ＜ ０．５の関係式を満たす）で表されることが好ましい。
このようにすると、容量膜からのビスマスが多結晶構造の粒界を通じて高速に拡散することを防止できるのみならず、ビスマスが導電性金属酸化物に吸収されることをも防止できるので、容量膜からのビスマスの拡散を拡散防止層によってより確実に防ぐことができる。これにより、ビスマス層状構造を有する強誘電体よりなる容量膜からビスマスが抜けることによって生じる容量膜の組成ずれをより確実に防ぐことができる。
また、本発明に係る第１の容量素子の製造方法は、基板上に、導電性金属酸化物に酸化ビスマスが添加された材料よりなる拡散防止層を形成する工程と、拡散防止層の上に容量下部電極を形成する工程と、容量下部電極の上に、ビスマス層状構造を有する強誘電体よりなる容量膜を形成する工程と、容量膜の上に容量上部電極を形成する工程とを備えることを特徴とする。
第１の容量素子の製造方法によると、容量下部電極の下に導電性金属酸化物に酸化ビスマスが添加された材料よりなる拡散防止層を形成しており、拡散防止層には予めビスマスが存在しているため、容量膜形成の際に生じる容量膜からのビスマスの拡散を拡散防止層によって防ぐことができる。これにより、ビスマス層状構造を有する強誘電体よりなる容量膜からビスマスが抜けることによって生じる容量膜の組成ずれを防ぐことができるので、リーク電流の増大、耐圧の劣化、膜疲労特性及びインプリント特性の劣化等の容量素子の特性劣化を抑制することができる。
本発明に係る第２の容量素子の製造方法は、基板上に、導電性金属酸化物に酸化ビスマスが添加された材料よりなる拡散防止層から構成される容量下部電極を形成する工程と、容量下部電極の上に、ビスマス層状構造を有する強誘電体よりなる容量膜を形成する工程と、容量膜の上に容量上部電極を形成する工程とを備えることを特徴とする。
第２の容量素子の製造方法によると、容量膜の下に、導電性金属酸化物に酸化ビスマスが添加された材料よりなる拡散防止層から構成される容量下部電極を形成しており、拡散防止層には予めビスマスが存在しているため、容量膜形成の際に生じる容量膜からのビスマスの拡散を拡散防止層によって防ぐことができる。これにより、ビスマス層状構造を有する強誘電体よりなる容量膜からビスマスが抜けることによって生じる容量膜の組成ずれを防ぐことができるので、リーク電流の増大、耐圧の劣化、膜疲労特性及びインプリント特性の劣化等の容量素子の特性劣化を抑制することができる。さらに、拡散防止層は、容量膜からビスマスが抜けることを防止すると共に容量下部電極としての役割を有しているので、容量素子の構成が単純になって容量素子を容易に形成することができる。
第１又は第２の容量素子の製造方法において、拡散防止層は、酸素雰囲気下でのスパッタリング法によって形成されることが好ましい。
このようにすると、容量膜からのビスマスの拡散を防止できるバリア性の高い拡散防止膜を容易に形成することができる。
本発明に係る第３の容量素子の製造方法は、基板上に、導電性金属酸化物膜と酸化ビスマス膜とを順次形成する工程と、熱処理によって、導電性金属酸化膜と酸化ビスマス膜との間で相互拡散を起こさせて、導電性金属酸化膜と酸化ビスマス膜とが相互拡散してなる拡散防止層を形成する工程と、拡散防止層の上に残存している酸化ビスマス層を除去する工程と、酸化ビスマス層を除去した後に、拡散防止層の上に容量下部電極を形成する工程と、容量下部電極の上に、ビスマス層状構造を有する強誘電体よりなる容量膜を形成する工程と、容量膜の上に容量上部電極を形成する工程とを備えることを特徴とする。
第３の容量素子の製造方法によると、容量下部電極の下に導電性金属酸化物に酸化ビスマスが添加された材料よりなる拡散防止層を形成しており、拡散防止層には予めビスマスが存在しているため、容量膜形成の際に生じる容量膜からのビスマスの拡散を拡散防止層によって防ぐことができる。これにより、ビスマス層状構造を有する強誘電体よりなる容量膜からビスマスが抜けることによって生じる容量膜の組成ずれを防ぐことができるので、リーク電流の増大、耐圧の劣化、膜疲労特性及びインプリント特性の劣化等の容量素子の特性劣化を抑制することができる。さらに、容量膜からのビスマスの拡散を防止できるバリア性の高い拡散防止層を工業的な方法によって容易に形成することができる。
本発明に係る第４の容量素子の製造方法は、基板上に、導電性金属酸化物膜と酸化ビスマス膜とを順に形成する工程と、熱処理によって、導電性金属酸化膜と前記酸化ビスマス膜との間で相互拡散を起こさせて、導電性金属酸化膜と酸化ビスマス膜とが相互拡散してなる拡散防止層よりなる容量下部電極を形成する工程と、容量下部電極の上に残存している酸化ビスマス層を除去する工程と、酸化ビスマス層を除去した後に、容量下部電極の上に、ビスマス層状構造を有する強誘電体よりなる容量膜を形成する工程と、容量膜の上に容量上部電極を形成する工程とを備えることを特徴とする。
第４の容量素子の製造方法によると、容量膜の下に、導電性金属酸化物に酸化ビスマスが添加された材料よりなる拡散防止層から構成される容量下部電極を形成しており、拡散防止層には予めビスマスが存在しているため、容量膜形成の際に生じる容量膜からのビスマスの拡散を拡散防止層によって防ぐことができる。これにより、ビスマス層状構造を有する強誘電体よりなる容量膜からビスマスが抜けることによって生じる容量膜の組成ずれを防ぐことができるので、リーク電流の増大、耐圧の劣化、膜疲労特性及びインプリント特性の劣化等の容量素子の特性劣化を抑制することができる。また、拡散防止層は、容量膜からビスマスが抜けることを防止すると共に容量下部電極としての役割を有しているので、容量素子の構成が単純になって容量素子を容易に形成することができる。さらに、容量膜からのビスマスの拡散を防止できるバリア性の高い拡散防止層を工業的な方法によって容易に形成することができる。
第３又は第４の容量素子の製造方法において、酸化ビスマス層を除去する工程は、化学機械研磨法を用いて行なわれることが好ましい。
このように、工業的な方法を用いることによって、第３又は第４の容量素子の形成をより容易に実現することができる。
本発明の第１の容量素子及び第１の容量素子の製造方法によると、容量下部電極の下に導電性金属酸化物に酸化ビスマスが添加された材料よりなる拡散防止層が形成されており、拡散防止層には予めビスマスが存在しているため、容量膜形成の際に生じる容量膜からのビスマスの拡散を拡散防止層によって防ぐことができる。これにより、ビスマス層状構造を有する強誘電体よりなる容量膜からビスマスが抜けることによって生じる容量膜の組成ずれを防ぐことができるので、リーク電流の増大、耐圧の劣化、膜疲労特性及びインプリント特性の劣化等の容量素子の特性劣化を抑制することができる。これらの効果に加えて第３の容量素子の製造方法によると、容量膜からのビスマスの拡散を防止できるバリア性の高い拡散防止層を工業的な方法によって容易に形成することができる。
また、本発明の第２の容量素子及び第２の容量素子の製造方法によると、容量膜の下に、導電性金属酸化物に酸化ビスマスが添加された材料よりなる拡散防止層から構成される容量下部電極が形成されており、拡散防止層には予めビスマスが存在しているため、容量膜形成の際に生じる容量膜からのビスマスの拡散を拡散防止層によって防ぐことができる。これにより、ビスマス層状構造を有する強誘電体よりなる容量膜からビスマスが抜けることによって生じる容量膜の組成ずれを防ぐことができるので、リーク電流の増大、耐圧の劣化、膜疲労特性及びインプリント特性の劣化等の容量素子の特性劣化を抑制することができる。さらに、拡散防止層は、容量膜からビスマスが抜けることを防止すると共に容量下部電極としての役割を有しているので、容量素子の構成が単純になって容量素子を容易に形成することができる。これらの効果に加えて第４の容量素子の製造方法によると、容量膜からのビスマスの拡散を防止できるバリア性の高い拡散防止層を工業的な方法によって容易に形成することができる。
以下、本発明の各実施形態について図面を参照しながら説明する。
（第１の実施形態）
以下に、本発明の第１の実施形態に係る容量素子について、図１〜図４を参照しながら説明する。
図１は、本発明の第１の実施形態に係る容量素子をトランジスタに積層した場合の構造断面図を示している。
図１に示すように、半導体支持基板１における分離絶縁膜２によって区画された素子形成領域には、半導体支持基板１の表面に形成されたソース領域又はドレイン領域となる不純物拡散領域３と半導体支持基板１上に形成されたゲート４とから構成されるトランジスタ５が形成されている。半導体支持基板１上には、トランジスタ５を覆うように、Ｂ（ボロン）及びＰ（リン）が添加された酸化膜よりなる第１の層間膜６（膜厚は約500 nm）が形成されおり、該第１の層間膜６には、下端が不純物拡散領域３と接続するタングステンよりなるコンタクトプラグ７が形成されている。
第１の層間膜６の上には、下面がコンタクトプラグ７の上端と接続する酸素拡散防止層８ａと、ビスマス拡散防止層９ａ（膜厚は約50 nm）とが下から順に積層されてなる拡散防止層１０ａが形成されている。酸素拡散防止層８ａは、下から順にＴｉＡｌＮ、Ｉｒ、ＩｒＯ2 が積層された構造を有しており、膜厚はそれぞれ50 nm、50 nm、50 nmである。
第１の層間膜６の上には、ビスマス拡散層９ａに到達する開口部１１ａを有する酸化膜よりなる第２の層間膜１１（膜厚は約800 nm）が形成されている。開口部１１ａを含む第２の層間膜１１の上には、膜厚が25 nmであるＩｒＯ2 よりなる容量下部電極１２が形成されている。容量下部電極１２は、拡散防止層１０ａ及びコンタクトプラグ７を通じてトランジスタ５の不純物拡散領域３に電気的に接続されている。
容量下部電極１２の上には、膜厚が50 nmであるＳＢＴＮよりなる容量膜としての強誘電体膜１３が形成されている。強誘電体膜１３の上には、膜厚が50 nmであるＩｒＯ2 よりなる容量上部電極１４が形成されている。トランジスタ１０４がアクセス・トランジスタとなると共に、拡散防止層１０ａ、容量下部電極１２、強誘電体膜１３及び容量上部電極１４よりなる容量素子１５がデータ蓄積容量素子となることによって不揮発性メモリが形成される。
図２はビスマス拡散防止層９ａの構造が拡大された断面図を示している。
図２に示すように、ビスマス拡散防止層９ａは多結晶構造を有しており、粒径10 nm程度の細かい球状結晶２０ａの粒界２１ａに酸化ビスマスが析出している。結晶２０ａは、イリジウム及び酸素よりなるルチル型結晶である。ビスマス拡散防止層９ａは、例えば、以下の組成式(1)で表される。
ＩｒＯ2 ＋ ０．１ ＢｉＯ2/3 ・・・(1)
以下に、上述の構造を採用することによって得られる作用及び効果について、図３(a) 及び(b) 並びに図４(a) 及び(b) を参照しながら説明する。
一般的に、多結晶膜中への原子の拡散は主に高速拡散経路となる粒界を通じて生じる。図３(a) 及び(b) 並びに図４(a) 及び(b) は、粒界を通じた原子の拡散を説明するための図であって、拡散防止層１０ａ及び容量下部電極１２における粒界中の全金属に対するビスマスのモル分率の深さ［nm］方向への分布を模式的に表している。具体的には、図３(a) 及び(b) は、酸素拡散防止層８ａと容量下部電極１２との間にビスマス拡散防止層９ａが形成されていない場合について、強誘電体膜１３の形成前（(a)）及び形成後（(b)）における容量下部電極１２の表面からの深さと粒界中の全金属に対するビスマスのモル分率との関係を示している。また、図４(a) 及び(b) は、強誘電体膜１３の形成前（(a)）及び形成後（(b)）における酸素拡散防止層８ａと容量下部電極１２との間にビスマス拡散防止層９ａが形成されている場合について、容量下部電極１２の表面からの深さと粒界中の全金属に対するビスマスのモル分率との関係を示している。
まず、ビスマス拡散防止層９ａが形成されていない場合について、図３(a) 及び(b) を参照しながら説明する。
図３(a) に示すように、強誘電体膜１３が形成される前では、容量下部電極１２及び酸素拡散防止層８ａにおけるビスマスのモル分率はゼロである（図３(a) における実線参照）。次に、図３(b) に示すように、強誘電体膜１３が形成された後では、強誘電体膜１３から容量下部電極１２に向かってビスマスが拡散する（図３(b) における実線参照）。さらに、容量下部電極１２は粒界にビスマスを含まないので、強誘電体膜１３からのビスマスは容量下部電極１２を介して容易に拡散し、酸素拡散防止層８ａまで到達している。
一方、ビスマス拡散防止層９ａが形成されている場合について、図４(a) 及び(b) を参照しながら説明する。
図４(a) に示すように、強誘電体膜１３が形成される前では、ビスマス拡散防止層９ａにおいてのみビスマスが存在する（図４(a) における破線参照）。次に、図４(b) に示すように、強誘電体膜１３が形成された後では、強誘電体膜１３からのビスマスは容量下部電極１２までは拡散するが（図４(b) における実線参照）、ビスマス拡散防止層９ａには予めビスマスが存在しているので（図４(b) における破線参照）、ビスマス拡散防止層９ａの内部にビスマスが拡散することを抑制することができる。
更に、ビスマス拡散防止層９ａの中に含まれる全金属に対するビスマスのモル分率を、容量下部電極１２の中に含まれる全金属に対するビスマスのモル分率よりも大きくすることによって、ビスマス拡散防止層９ａと容量下部電極１２とでビスマスのモル分率に勾配が生じるので、容量膜１３の形成の際に生じる容量膜１３からのビスマスの拡散をビスマス拡散防止層９ａによってより確実に防ぐことができる。
以上のように、第１の実施形態に係る容量素子によると、容量下部電極１２の下にビスマス拡散防止層９ａが形成されており、ビスマス拡散防止層９ａの粒界には予めビスマスが存在しているため、容量膜１３の形成の際に生じる容量膜１３からのビスマスの拡散をビスマス拡散防止層９ａによって防ぐことができる。これにより、ビスマス層状構造を有する強誘電体よりなる容量膜１３からビスマスが抜けることによって生じる容量膜１３の組成ずれを防ぐことができるので、リーク電流の増大、耐圧の劣化、膜疲労特性及びインプリント特性の劣化等の容量素子の特性劣化を抑制することができる。
なお、本実施形態においては、ビスマス拡散防止層９ａとして酸化イリジウムの結晶を用いたが、例えば、下記の組成式(2)で示す、例えばＰｔ、Ｒｕ、Ｐｄ、Ｒｈ、Ｏｓ等の他の白金族金属の酸化物であってもよい。
ＭｐｔＯ2 ＋ ｘ ＢｉＯ2/3 ・・・(2)
但し、Ｍｐｔは白金族金属であり、ｘは０．０５ ＜ ｘ ＜ ０．５ の関係を満たす。
このように、ｘが０．０５〜０．５の範囲でよいのは、ｘが０．０５以下であるとビスマスが不十分となるので、強誘電体膜１３におけるビスマス抜けを十分に抑制することが不十分となる一方、ｘが０．５以上であると導電率が急激に減少するためである。
（第２の実施形態）
以下に、本発明の第２の実施形態に係る容量素子について、前記図１及び図２を参照しながら説明する。
本発明の第２の実施形態に係る容量素子の構造は、図１に示した第１の実施形態に係る容量素子と同様である。本発明の第２の実施形態に係る容量素子と第１の実施形態に係る容量素子とが異なる点は、第２の実施形態に係る拡散防止層１０ｂを構成するビスマス拡散防止層９ｂの材料と第１の実施形態に係る拡散防止層１０ａを構成するビスマス拡散防止層９ａの材料とが異なることである。
したがって、以下では、第２の実施形態におけるビスマス拡散防止層９ｂについて、具体的に説明する。
ビスマス拡散防止層９ｂの構造が拡大された断面図は、第１の実施形態で用いた図２と同様である。
図２に示すように、ビスマス拡散防止層９ｂは多結晶構造を有しており、粒径10 nm程度の細かい球状結晶３０ａの粒界３１ａに酸化ビスマスが析出している。結晶３０ａは、ストロンチウム、イリジウム及び酸素よりなるペロブスカイト型結晶である。ビスマス拡散防止層９ｂは、例えば、以下の組成式(3) で表される。
ＳｒＩｒＯ3 ＋ ０．２ ＢｉＯ2/3 ・・・(3)
以下に、以上の構成を採用することによって得られる作用及び効果について説明する。
第１の実施形態では粒界２１ａを通じたビスマス拡散を抑制することができるものの、結晶２０ａがエネルギー的に不安定である酸化イリジウムよりなるため、例えば、以下の反応式(4) に示すように、酸化イリジウムとビスマスとが反応することによってビスマスが結晶２０ａの中に吸収されてしまうので、粒界２１ａにおけるビスマスの濃度が低下する。このため、強誘電体膜１３におけるビスマス抜けを完全に抑制することは容易ではない。
２ ＩｒＯ2 ＋ Ｂｉ2Ｏ3 → Ｂｉ2Ｉｒ2Ｏ7 ・・・(4)
しかしながら、本実施形態においては、ビスマス拡散防止層９ｂとしてストロンチウム、イリジウム及び酸素よりなるエネルギー的に安定なペロブスカイト型結晶よりなるため、ペロブスカイト型結晶とビスマスとの反応を抑えることできるので、粒界３１ａにおけるビスマスの濃度が低下することはない。このため、強誘電体膜１３におけるビスマス抜けを完全に抑制することができる。
なお、本実施形態においては、ビスマス拡散防止層９ｂとしてストロンチウム、イリジウム及び酸素よりなるペロブスカイト型結晶を用いたが、例えば、下記の組成式(5) で示す、他の導電性ペロブスカイト型結晶を用いてもよい。
ＭａＭｂＯ3 ＋ ２ｘ ＢｉＯ2/3 ・・・(5)
但し、Ｍａは１、２、又は３価の金属から選ばれる１又は２種類以上の金属であり、例えば、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｙ、Ｂｉ、Ｐｂ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｅｒ、Ｔｍ、又はＬｕから選ばれる。
また、Ｍｂは６配位可能な金属であり、例えば、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄ、Ｒｈ、Ｏｓ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｔｃ、Ｒｅ、Ｆｅ、Ｃｏ、Ｎｉ、又はＣｕから選ばれる。
さらに、ｘは０．０５ ＜ ｘ ＜ ０．５の関係式を満たす。
このように、ｘが０．０５〜０．５の範囲でよいのは、ｘが０．０５以下であるとビスマスが不十分となるので、強誘電体膜１３におけるビスマス抜けを十分に抑制することが不十分となる一方、ｘが０．５以上であると導電率が急激に減少するためである。
（第３の実施形態）
以下に、本発明の第３の実施形態に係る容量素子について、前記図１及び図２を参照しながら説明する。
本発明の第３の実施形態に係る容量素子の構造は、図１に示した第１の実施形態に係る容量素子と同様である。本発明の第３の実施形態に係る容量素子と第１の実施形態に係る容量素子とが異なる点は、第３の実施形態に係る拡散防止層１０ｃを構成するビスマス拡散防止層９ｃの材料と第１の実施形態に係る拡散防止層１０ａを構成するビスマス拡散防止層９ａの材料とが異なることである。
したがって、以下では、第３の実施形態におけるビスマス拡散防止層９ｃについて、具体的に説明する。
ビスマス拡散防止層９ｃの構造が拡大された断面図は、第１の実施形態で用いた図２と同様である。
図２に示すように、ビスマス拡散防止層９ｃは多結晶構造を有しており、粒径10 nm程度の細かい球状結晶４０ａの粒界４１ａに酸化ビスマスが析出している。結晶４０ａは、ビスマス、イリジウム及び酸素よりなるパイロクロア型結晶である。ビスマス拡散防止層９ｃは、例えば、以下の組成式(6) で表される。
Ｂｉ2Ｉｒ2Ｏ7 ＋ ０．４ ＢｉＯ2/3 ・・・(6)
以下に、以上の構成を採用することによって得られる作用及び効果について説明する。
第１の実施形態では粒界２１ａを通じたビスマス拡散を抑制することができるものの、結晶２０ａがエネルギー的に不安定である酸化イリジウムよりなるため、第２の実施形態で説明した通り、酸化イリジウムとビスマスとが反応することによってビスマスが結晶２０ａの中に吸収されてしまうので、強誘電体膜１３におけるビスマス抜けを完全に抑制することは容易ではない。
しかしながら、本実施形態においては、ビスマス拡散防止層９ｃとしてビスマス、イリジウム及び酸素よりなるエネルギー的に安定なパイロクロア型結晶を用いているため、パイロクロア型結晶とビスマスとの反応を抑えることできるので、粒界４１ａのビスマスの濃度が低下することはない。このため、強誘電体膜１３におけるビスマス抜けを完全に抑制することができる。
また、ビスマス拡散防止層９ｃとしてパイロクロア型結晶を用いた場合と、前記第２の実施形態のようにペロブスカイト型結晶を用いた場合とは、強誘電体膜１３におけるビスマス抜けを抑制する効果は同様である。但し、ペロブスカイト型とパイロクロア型とでは、化学式及び結晶構造が異なるので、価数及びイオン半径の制限によって、Ｍａ、Ｍｂになり得る金属の組み合わせが異なる。このため、Ｍａ、Ｍｂになり得る金属の組み合わせは、エネルギー的な安定性又は導電率等で決定するとよい。また、実際の製造を考慮すれば、Ｍａ、Ｍｂになり得る金属の組み合わせについては、強誘電体膜１３又は容量下部電極１２の成分として含まれる金属をできるだけ用いることが好ましい。なぜなら、強誘電体膜１３又は容量下部電極１２の成分として含まれる金属以外の金属を用いた場合には、その金属成分が製造設備を汚染し、強誘電体膜１３又はトランジスタ５の不純物成分となって悪影響を与える可能性があるからである。したがって、例えば、強誘電体膜１３としてＳＢＴＮ、容量下部電極１２としてＩｒＯ2 を用いた場合には、Ｓｒ、Ｂｉ、Ｉｒ成分が含まれているので、ＳｒＩｒＯ3、Ｂｉ2Ｉｒ2Ｏ7をビスマス拡散防止層として用いるとよい。なお、ＳｒＩｒＯ3はペロブスカイト型であり、Ｂｉ2Ｉｒ2Ｏ7はパイロクロア型である。
なお、本実施形態においては、ビスマス拡散防止層９ｃとしてビスマス、イリジウム及び酸素よりなるパイロクロア型結晶を用いたが、例えば、下記の組成式(7) に示す、他の導電性パイロクロア型結晶を用いてもよい。
Ｍａ2Ｍｂ2Ｏ7 ＋ ４ｘ ＢｉＯ2/3 ・・・(7)
但し、Ｍａは１、２又は３価の金属から選ばれる１又は２種類以上の金属であり、例えば、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｙ、Ｂｉ、Ｐｂ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｅｒ、Ｔｍ、又はＬｕから選ばれる。
また、Ｍｂは６配位可能な金属であり、例えば、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄ、Ｒｈ、Ｏｓ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｔｃ、Ｒｅ、Ｆｅ、Ｃｏ、Ｎｉ、又はＣｕから選ばれる。
さらに、ｘは０．０５ ＜ ｘ ＜ ０．５の関係式を満たす。
このように、ｘが０．０５から０．５の範囲でよいのは、ｘが０．０５以下であるとビスマスが不十分となるので、強誘電体膜１３におけるビスマス抜けを十分に抑制することが不十分となる一方、ｘが０．５以上であると導電率が急激に減少するためである。
（第４の実施形態）
以下に、本発明の第４の実施形態に係る容量素子の製造方法について、図５(a) 〜(d) を参照しながら説明する。
図５(a) 〜(d) は、トランジスタに積層された容量素子を製造する方法を示した工程断面図である。
まず、図５(a) に示すように、半導体支持基板１上に形成された分離絶縁膜２によって区画された素子形成領域に、ソース領域又はドレイン領域となる不純物拡散領域３とゲート４とから構成されるトランジスタ５を形成する。次に、半導体支持基板１上に、トランジスタ５を覆うように、Ｂ及びＰが添加されてなる酸化膜よりなる第１の層間膜６（膜厚は約500 nm）を形成した後、該第１の層間膜６にはタングステンよりなるコンタクトプラグ７を形成する。
次に、図５(b) に示すように、第１の層間膜６の上に、下面がコンタクトプラグ７の上端と接続する酸素拡散防止層８ａとビスマス拡散防止層９ａ（膜厚は約50 nm）とを下から順に積層する。また、酸素拡散防止層８ａは下層から順にＴｉＡｌＮ、Ｉｒ、ＩｒＯ2 が積層された構造を有しており、膜厚はそれぞれ50 nm、50 nm、50 nmである。次に、酸素拡散防止層８ａ及びビスマス拡散防止層９ａを所定の形状に加工して拡散防止層１０ａを形成する。なお、ビスマス拡散防止層９ａの製造方法については後述で詳説する。
次に、図５(c) に示すように、第１の層間膜６の上に、拡散防止層１０ａを覆うように、酸化膜よりなる第２の層間膜１１（膜厚は約800 nm）を形成した後、該第２の層間膜１１にビスマス拡散防止層９ａを露出させる開口部１１ａを形成する。次に、開口部１１ａを含む第２の層間膜１１の上に、膜厚が25 nmであるＩｒＯ2 よりなる容量下部電極１２を形成する。容量下部電極１２は拡散防止層１０ａ及びコンタクトプラグ７を通じてトランジスタ５の不純物拡散領域３に電気的に接続されている。
次に、図５(d) に示すように、MOCVD（Metal Organic Chemical Vapor Deposition）法により、容量下部電極１２の上に、膜厚が50 nmであるＳＢＴＮよりなる強誘電体膜１３を堆積する。この場合、原料ガスとしてＳｒ、Ｂｉ、Ｔａ、及びＮｂの有機金属を用いると共に、不活性ガスのＡｒガスと活性ガスの酸素ガスとを用いることにより、350 ℃に保持した半導体支持基板１上で前記の有機金属よりなるガスを熱分解させて非晶質の強誘電体膜１３を形成することができる。次に、強誘電体膜１３の上に膜厚が50 nmであるＩｒＯ2 よりなる容量上部電極１４を形成する。次に、容量上部電極１４を形成した後、RTA（Rapid Thermal Annealing）法により、酸素雰囲気中で800 ℃で1 分間の熱処理を行なって、強誘電体膜１３を結晶化させる。トランジスタ５がアクセス・トランジスタとなると共に、拡散防止層１０ａ、容量下部電極１２、容量絶縁膜１３及び容量上部電極１４よりなる容量素子１５がデータ蓄積容量素子となることによって不揮発性メモリが形成される。
ここで、ビスマス拡散防止層９ａの製造方法について説明する。
ビスマス拡散防止層９ａはスパッタリング法を用いて形成する。具体的には、ターゲットにはイリジウムとビスマスとの合金を用い、イリジウムとビスマスとの組成比は１：０．０５〜０．５であることが好ましく、イリジウムとビスマスとのより好ましい組成比は１：０．１である。スパッタリング法に用いるガスとしては、不活性ガスのＡｒガスと活性ガスの酸素ガスとを用いる。また、半導体支持基板１は100 ℃以下であって好ましくは室温に保持する。半導体支持基板１を室温に保持することによって粒径10 nm程度の細かい酸化イリジウムの球状結晶が形成され、酸化ビスマスは結晶粒界に析出される。また、成膜後は、RTA 法によって酸素雰囲気中で例えば650 ℃で1 分間の熱処理を行なって結晶を緻密化する。熱処理温度は結晶の緻密化の起きる400 ℃以上であって且つヒロックの発生又は還元の起こらない800 ℃以下であることが好ましい。このような条件下で行なうスパッタリング法により、ビスマスの拡散を抑制できるバリア性の高いビスマス拡散防止層９ａを形成することができる。
なお、本実施形態においては、スパッタリング法によって、酸化ビスマスが粒界に析出した酸化イリジウム膜よりなるビスマス拡散防止層９ａを形成する場合について説明したが、酸化イリジウム膜の代わりに、第２の実施形態で説明した導電性ペロブスカイト型金属酸化物９ｂ、第３の実施形態で説明した導電性パイロクロア型金属酸化物９ｃ、他の白金族金属酸化物、又は他の導電性金属酸化物であってもよい。
まず、スパッタリング法によって、導電性ペロブスカイト型金属酸化物よりなるビスマス拡散防止層９ｂを形成する場合について説明する。ここでは一例として、導電性ペロブスカイト型金属酸化物がＳｒＩｒＯ3 である場合について説明する。
具体的には、ターゲットにはイリジウムとストロンチウムとビスマスとの合金を用い、イリジウムとストロンチウムとビスマスとの組成比は１：１：０．１〜１であることが好ましく、イリジウムとストロンチウムとビスマスとのより好ましい組成比は１：１：０．２程度である。スパッタリングに用いるガスとしては、不活性ガスのＡｒガスと活性ガスの酸素ガスとを用いる。また、半導体支持基板１は100 ℃以下であって好ましくは室温に保持する。半導体支持基板１を室温に保持することによって粒径10 nm程度の細かいＳｒＩｒＯ3 の球状結晶が形成され、酸化ビスマスは結晶粒界に析出される。また、成膜後は、RTA 法によって酸素雰囲気中で例えば650 ℃で1 分間の熱処理を行なって結晶を緻密化する。熱処理温度は結晶の緻密化の起こる400 ℃以上であって且つヒロックの発生又は還元の起こらない800 ℃以下であることが好ましい。
次に、スパッタリング法によって、導電性パイロクロア型金属酸化物よりなるビスマス拡散防止層９ｃを形成する場合について説明する。ここでは一例として、導電性パイロクロア型金属酸化物がＢｉ2Ｉｒ2Ｏ7 である場合について説明する。
具体的には、ターゲットにはイリジウムとビスマスとの合金を用い、イリジウムとビスマスとの組成比は１：１．１〜２であることが好ましく、イリジウムとビスマスとのより好ましい組成比は１：１．２である。スパッタリングに用いるガスとしては、不活性ガスのＡｒガスと活性ガスの酸素ガスとを用いる。半導体支持基板１は100 ℃以下であって好ましくは室温に保持する。半導体基板１を室温に保持することによって粒径10 nm程度の細かいＢｉ2Ｉｒ2Ｏ7 の球状結晶が形成され、過剰な酸化ビスマスは結晶粒界に析出される。成膜後は、RTA 法によって酸素雰囲気中で1 分間の熱処理を行なって結晶を緻密化する。熱処理温度は結晶の緻密化の起こる400 ℃以上であって且つヒロックの発生又は還元の起こらない800 ℃以下であることが好ましい。
なお、本実施形態においてはビスマス拡散防止層９ａ、９ｂ、及び９ｃの形成方法として、スパッタリング法を用いたが、有機金属溶液を用いた溶液塗布法を用いてもよいし、有機金属ガスを用いたMOCVD 法を用いてもよい。
（第５の実施形態）
以下、本発明の第５の実施形態に係る容量素子の製造方法について、前記図５(a) 〜(d) を参照しながら説明する。
第５の実施形態に係る容量素子の製造方法は、第４の実施形態に係る容量素子の製造方法と比べて、後述するように、ビスマス拡散防止層９ａの製造方法が異なるので、以下では、ビスマス拡散防止層９ａの製造方法について説明する。
酸素拡散防止層８ａとなる酸化イリジウム層の上に、膜厚が30 nmである酸化ビスマス層を形成した後に（図５(b)参照）、RTA 法によって酸素雰囲気中において650 ℃で1 分間の熱処理を行なう。このため、酸化イリジウム層と酸化ビスマス層との界面では、熱処理によって相互拡散が起きることにより、酸化イリジウムに酸化ビスマスが混ざったビスマス拡散防止層９ａが20 nmの膜厚で形成される。次に、ビスマス拡散防止層９ａの上に残存している余分な酸化ビスマス層をCMP （Chemical Mechanical Polishing）法によって除去する。このようすると、ビスマス拡散防止層９ａを工業的に容易に形成することができる。
なお、第１〜第５の実施形態においては、酸素拡散防止層８ａはＴｉＡｌＮ、Ｉｒ、及びＩｒＯ2 により構成される多層膜である場合について説明したが、酸素拡散防止層８ａは他の構成よりなる場合でもよい。例えば、ビスマス拡散防止層９ａは酸素拡散防止層８ａを構成するＩｒＯ2 の役割も果たすので、酸素拡散防止層８ａは単にＴｉＡｌＮとＩｒとから構成された多層膜であってもよい。
また、第１〜第５の実施形態においては、容量下部電極１２としてＩｒＯ2 を用いたが、Ｐｔ等の他の白金族金属、又は白金族金属酸化物等であってもよく、ビスマス拡散防止層９ａ、９ｂ又は９ｃと同一の材料を用いてもよい。ここで、図６は、トランジスタに積層された第５の実施形態に係る容量素子の構造断面図であり、前述の各実施形態の変形例を示している。容量下部電極１２として、ビスマス拡散防止層９ａ、９ｂ又は９ｃと同一の材料を用いる場合には、図６に示すように、ビスマス拡散防止層９ａ、９ｂ又は９ｃを形成せずに、ビスマス拡散層９ａ、９ｂ又は９ｃと同一材料よりなる容量下部電極１２を第１の層間膜６の上に直接形成することもできる。この場合は、第１の実施形態での説明と同様に、ビスマス拡散防止層９ａ（９ｂ又は９ｃ）の粒界中にビスマスが存在するため、容量膜１３の中のビスマスがビスマス拡散防止層９ａ（９ｂ又は９ｃ）中に拡散するのを防ぐことができる。更に、ビスマス拡散防止層９ａ（９ｂ又は９ｃ）の中に含まれる全金属に対するビスマスのモル分率を、容量膜１３の中に含まれる全金属に対するビスマスのモル分率よりも大きくすることによって、ビスマス拡散防止層９ａ（９ｂ又は９ｃ）におけるビスマスの濃度勾配が容量膜１３におけるビスマスの濃度勾配よりも高くなるので、容量膜１３の形成の際に生じる容量膜１３からのビスマスの拡散をビスマス拡散防止層９ａ（９ｂ又は９ｃ）によってより確実に防ぐことができる。
また、第１〜第５の実施形態においては、強誘電体膜１３がＳＢＴＮよりなる場合について説明したが、ＢＬＴ等、他のビスマス層状構造強誘電体膜を用いてもよい。
また、第１〜第５の実施形態においては、拡散防止層１０ａ、１０ｂ又は１０ｃは同一の形状に加工する構成で説明したが、拡散防止層１０ａ、１０ｂ又は１０ｃを構成する酸素拡散防止層８ａとビスマス拡散防止層９ａ、９ｂ又は９ｃとをそれぞれ独立の形状に加工してもよい。
また、第１〜第５の実施形態においては、容量素子１５は、強誘電体膜１２の表面積を大きくするために凹形の開口部１１ａに形成される立体スタック型構造を有している場合について説明したが、凸型の立体スタック型構造であってもよく、更に、図７に示すように、容量素子１５は強誘電体膜１２が平坦部に形成された平面スタック型構造であってもよい。
また、容量素子１５への水素の拡散が問題となる場合には、第１〜第５の実施形態に係る容量素子１５の周囲を、ＳｉＮ、ＳｉＯＮ、Ａｌ2Ｏ3、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ、ＴａＳｉＯ、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴｉＳｉＮ、ＴｉＳｉＯＮ、ＴａＡｌＮ、ＴａＡｌＯＮ、ＴａＳｉＮ、ＴａＳｉＯＮ、Ｔｉ又はＴａの中から選択された１つ又は複数の材料を含む水素バリア膜によって取り囲む構成とすることは当然に可能である。これにより、容量素子１５への水素の拡散を防止して、容量素子の特性劣化を防止することができる。
以上のように、本発明によると、ビスマス拡散防止層を形成することによってビスマス層状強誘電体膜からビスマスが抜けることを防止することができるので、本発明に係る容量素子及び容量素子の製造方法は、ビスマス層状構造強誘電体を用いた容量素子等に対して適用することが有用である。
トランジスタに積層された本発明の第１〜第３の実施形態に係る容量素子を示す構造断面図である。 本発明の第１〜第３の実施形態に係る容量素子におけるビスマス拡散防止層が拡大された構造断面図である。 (a)及び(b)は、ビスマス拡散層を形成しない場合における粒界中のビスマス濃度と容量下部電極表面からの深さとの関係図である。 (a)及び(b)は、ビスマス拡散層を形成する場合における粒界中のビスマス濃度と容量下部電極表面からの深さとの関係図である。 (a)〜(d)は、トランジスタに積層された本発明の第４及び第５の実施形態に係る容量素子の製造方法を示す工程断面図である。 トランジスタに積層された本発明の第１〜第５の実施形態の変形例に係る容量素子の構造断面図である。 トランジスタに積層された本発明の実施形態の変形例に係る容量素子を説明する工程断面図である。
符号の説明
１ 半導体支持基板
２ 分離絶縁膜
３ 不純物拡散領域
４ ゲート
５ トランジスタ
６ 第１の層間膜
７ コンタクトプラグ
８ａ 酸素拡散防止層
９ａ、９ｂ、９ｃ ビスマス拡散防止層
１０ａ、１０ｂ、１０ｃ 拡散防止層
１１ 第２の層間膜
１１ａ 開口部
１２ 容量下部電極
１３ 強誘電体膜
１４ 容量上部電極
１５ 容量素子
２０ａ、３０ａ、４０ａ 球状結晶
２１ａ、３１ａ、４１ａ 粒界

Claims (17)

  1. 拡散防止層と、
    前記拡散防止層の上に形成された容量下部電極と、
    前記容量下部電極の上に形成されたビスマス層状構造を有する強誘電体よりなる容量膜と、
    前記容量膜の上に形成された容量上部電極とを備え、
    前記拡散防止層は、導電性金属酸化物に酸化ビスマスが添加された材料よりなることを特徴とする容量素子。
  2. 前記拡散防止層の中に含まれる全金属に対するビスマスのモル分率は、前記容量下部電極の中に含まれる全金属に対するビスマスのモル分率よりも大きいことを特徴とする請求項１に記載の容量素子。
  3. 拡散防止層よりなる容量下部電極と、
    前記容量下部電極の上に形成されたビスマス層状構造を有する強誘電体よりなる容量膜と、
    前記容量膜の上に形成された容量上部電極とを備え、
    前記拡散防止層は、導電性金属酸化物に酸化ビスマスが添加された材料よりなることを特徴とする容量素子。
  4. 前記拡散防止層の中に含まれる全金属に対するビスマスのモル分率は、前記容量膜の中に含まれる全金属に対するビスマスのモル分率よりも大きいことを特徴とする請求項３に記載の容量素子。
  5. 前記拡散防止層は、前記導電性金属酸化物の多結晶構造を有しており、
    前記酸化ビスマスは、前記多結晶構造の粒界に析出されていることを特徴とする請求項１、２、３又は４に記載の容量素子。
  6. 前記導電性金属酸化物は、白金族金属の酸化物であることを特徴とする請求項１、２、３、４又は５に記載の容量素子。
  7. 前記拡散防止層は、下記の組成式
    ＭｐｔＯ2 ＋ ｘ・ＢｉＯ2/3
    （但し、Ｍｐｔは白金族の金属であり、ｘは０．０５ ＜ ｘ ＜ ０．５の関係式を満たす）
    で表されることを特徴とする請求項６に記載の容量素子。
  8. 前記導電性金属酸化物は、導電性ペロブスカイト型酸化物であることを特徴とする請求項１、２、３、４又は５に記載の容量素子。
  9. 前記拡散防止層は、下記の組成式
    ＭａＭｂＯ3 ＋ ２・ｘ・ＢｉＯ2/3
    （但し、Ｍａは１価、２価又は３価の金属から選ばれる１又は２種類以上の金属であり、Ｍｂは６配位可能な金属であり、ｘは０．０５ ＜ ｘ ＜ ０．５の関係式を満たす）
    で表されることを特徴とする請求項８に記載の容量素子。
  10. 前記導電性金属酸化物は、導電性パイロクロア型酸化物であることを特徴とする請求項１、２、３、４又は５に記載の容量素子。
  11. 前記拡散防止層は、下記の組成式
    Ｍａ2Ｍｂ2Ｏ7 ＋ ４・ｘ・ＢｉＯ2/3
    （但し、Ｍａは１価、２価又は３価の金属から選ばれる１又は２種類以上の金属であり、Ｍｂは６配位可能な金属であり、ｘは０．０５ ＜ ｘ ＜ ０．５の関係式を満たす）
    で表されることを特徴とする請求項１０に記載の容量素子。
  12. 基板上に、導電性金属酸化物に酸化ビスマスが添加された材料よりなる拡散防止層を形成する工程と、
    前記拡散防止層の上に容量下部電極を形成する工程と、
    前記容量下部電極の上に、ビスマス層状構造を有する強誘電体よりなる容量膜を形成する工程と、
    前記容量膜の上に容量上部電極を形成する工程とを備えることを特徴とする容量素子の製造方法。
  13. 基板上に、導電性金属酸化物に酸化ビスマスが添加された材料よりなる拡散防止層から構成される容量下部電極を形成する工程と、
    前記容量下部電極の上に、ビスマス層状構造を有する強誘電体よりなる容量膜を形成する工程と、
    前記容量膜の上に容量上部電極を形成する工程とを備えることを特徴とする容量素子の製造方法。
  14. 前記拡散防止層は、酸素雰囲気下でのスパッタリング法によって形成されることを特徴とする請求項１２又は１３に記載の容量素子の製造方法。
  15. 基板上に、導電性金属酸化物膜と酸化ビスマス膜とを順次形成する工程と、
    熱処理によって、前記導電性金属酸化膜と前記酸化ビスマス膜との間で相互拡散を起こさせて、前記導電性金属酸化膜と前記酸化ビスマス膜とが相互拡散してなる拡散防止層を形成する工程と、
    前記拡散防止層の上に残存している前記酸化ビスマス層を除去する工程と、
    前記酸化ビスマス層を除去した後に、前記拡散防止層の上に容量下部電極を形成する工程と、
    前記容量下部電極の上に、ビスマス層状構造を有する強誘電体よりなる容量膜を形成する工程と、
    前記容量膜の上に容量上部電極を形成する工程とを備えることを特徴とする容量素子の製造方法。
  16. 基板上に、導電性金属酸化物膜と酸化ビスマス膜とを順に形成する工程と、
    熱処理によって、前記導電性金属酸化膜と前記酸化ビスマス膜との間で相互拡散を起こさせて、前記導電性金属酸化膜と前記酸化ビスマス膜とが相互拡散してなる拡散防止層よりなる容量下部電極を形成する工程と、
    前記容量下部電極の上に残存している前記酸化ビスマス層を除去する工程と、
    前記酸化ビスマス層を除去した後に、前記容量下部電極の上に、ビスマス層状構造を有する強誘電体よりなる容量膜を形成する工程と、
    前記容量膜の上に容量上部電極を形成する工程とを備えることを特徴とする容量素子の製造方法。
  17. 前記酸化ビスマス層を除去する工程は、化学機械研磨法を用いて行なわれることを特徴とする請求項１５又は１６に記載の容量素子の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
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JP2008066644A (ja) * 2006-09-11 2008-03-21 Fujitsu Ltd 半導体装置及びその製造方法
US8373212B2 (en) 2006-09-11 2013-02-12 Fujitsu Semiconductor Limited Semiconductor device and method for manufacturing the same
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