JP2005201249A - 内燃機関の共通レール燃料噴射システムの電気インジェクタ用駆動装置 - Google Patents

内燃機関の共通レール燃料噴射システムの電気インジェクタ用駆動装置 Download PDF

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Abstract

【課題】 内燃機関の共通レール燃料噴射システムの電気インジェクタの駆動動作を確実にする。
【解決手段】
各電気インジェクタ12用の電力回路42の動作を制御する制御回路43を具備しており、その制御回路43は、それぞれが各駆動回路11のスイッチ27,28,29を選択的に制御すると共に制御モジュール44の動作状態を示す状態信号ＳFLAGを供給するいくつかの制御モジュール44と、状態信号ＳFLAGを受取って処理し、制御モジュール44を同期させる共通同期信号ＳSINCを発生する同期モジュール45とを具備しており、制御モジュール44はそれぞれ、各駆動回路11のスイッチ27,28,29に与えられた駆動アクションを同期信号ＳSINCの関数として別の制御モジュールにより対応したスイッチ27,28,29に与えられた駆動アクションと同期させ、調整する。
【選択図】 図２

Description

本発明は、内燃機関の共通レール燃料噴射システムの電気インジェクタ用駆動装置に関する。
とくに、本発明は、自動車の内燃機関に対する燃料噴射システムの電気インジェクタ、とくに、ディーゼルエンジンに対する共通レール燃料噴射システム用の電気インジェクタを駆動するために有効に使用されるが、しかしそれに限定されるものではない。以下、その一般的な技術範囲を制限せずにこれを明確に説明する。
しかしながら、本発明の駆動装置はまた、ガソリン、メタンまたはＬＰＧエンジンのような別の種類のエンジンに対して使用される。
知られているように、各電気インジェクタに電流を供給するために共通レール燃料噴射システムの電気インジェクタを駆動したとき、通常その時間プロフィールは第１の保持（ｈｏｌｄｉｎｇ）値まで急速に上昇するセクションと、第１の保持値の周辺の第１の振動振幅セクションと、第２の保持値に低下する第１の下降セクションと、第２の保持値の周辺の第２の振動振幅セクションと、およびほぼゼロの値に低下する第２の急速下降セクションとを含んでいる。
実際に知られているように、電気インジェクタは、噴射ジェットを通って外部と連絡している空洞を規定し、一方において噴射された燃料の圧力の、他方においてスプリングおよびロッドの対抗した軸方向の推力の下でジェットを開放および閉鎖する軸方向に移動できるピンが収容されている外部本体を備えており、ロッドは、ジェットと反対側にプランジャの軸に沿って配置され、電磁的に駆動されたメータリングバルブによって付勢される。
電気インジェクタの初期開放段階の期間中、スプリングの動作に対して相当の力が加えられなければならないだけでなく、ロッドが可能な最速の時間でその静止位置から作動位置に移動されなければならない。これは、初期段階における電磁石励起電流がかなり高いためである（第１の保持値）。電流プロフィールの第１の保持値への急速な上昇は、付勢の開始の瞬間に関して十分なタイミングの正確さを保証するために必要である。しかしながら、ロッドが最終的な位置に到達すると、電気インジェクタは依然として低い電流で開放した状態のままであり、したがって電磁石励起電流プロフィールにおいて、第２の保持値の周辺に下降セクションおよび保持セクションが現れる。
この励起電流プロフィールは以前には、電気インジェクタが一方において給電線に直接接続され、他方において制御された電子スイッチを通って接地ラインに接続された駆動装置を使用することにより得られていた。
しかしながら、この駆動装置には、たとえば、電気インジェクタのケーブル導体上の絶縁が失われた場合およびその導体と自動車の車体との接触等によるその電気インジェクタのいずれかの端子の１つの接地端子への短絡の結果、電気インジェクタ自身および、または駆動装置が回復不可能な損傷を受け、そのために自動車は停止し、これは運転中のとき非常に危険であるという欠点があった。
この危険な欠点を克服するために、本出願人の名義による欧州特許ＥＰ ０ ９２４ ５８９号明細書において駆動装置が提案されており、それにおいて、電気インジェクタは給電線に関して浮動しており、すなわち、それらは給電線および接地ラインにそれぞれ制御された電子スイッチを通って接続される。この方法では、電気インジェクタの端子の１つの接地端子または電源に対する短絡回路は電気インジェクタに損傷を与えず、したがってこの単一の電気インジェクタをサービスに利用できないようにするだけで自動車を停止させずにその車両は電気インジェクタを１つ欠いた状態で動作を続けることができる。
上述した欧州特許明細書に記載されている駆動装置においては、電気インジェクタの初期開放段階で電流の急速な上昇を生じさせるために必要な高い電圧はブースト回路によって生成され、そのブースト回路は自動車の電池により供給された電圧を上昇させ、実質的にＤＣ−ＤＣコンバータから構成されている。
エンジンの、とくに、共通レール燃料噴射システムを備えたディーゼルエンジンの性能を改善してそこからの排気物を減少させるために追求されている方法の１つは、燃料噴射圧力を、たとえば、１８００バールの値に増加させることであることもまた知られている。
圧力のこの増加の最も直接的な結果として、燃料の圧力を相殺して電気インジェクタを閉鎖された状態に維持するためにスプリングによって与えられる力が増加する。その結果、スプリングの作用を克服するためにもっと大きい力を電気インジェクタのロッドに加えることが必要になるであろう。電流レベルを変化させることを必要とせずに電磁石により与えられる力を増加させることを可能にするために、電磁石の巻回数およびしたがってインダクタンスが増加される。
この結果、電流が急速に上昇する電気インジェクタの初期制御段階の期間中にブースト回路によって供給されなければならないエネルギＥ＝（１／２）・Ｌ・Ｉ2 （およびしたがって電力）が増加する。
しかしながら、電気インジェクタに供給されることのできる電力にしたがってＤＣ−ＤＣコンバータのディメンションが定められ、とくに、ＤＣ−ＤＣコンバータのディメンションがこのＤＣ−ＤＣコンバータの出力から得ることが所望される電力の関数として増加すると仮定すると、燃料噴射圧力を上昇させるには現在使用されているものより著しく大きいディメンションのＤＣ−ＤＣコンバータを使用する必要があり、その結果ＤＣ−ＤＣコンバータにより占有される面積、駆動装置の全体的な容積、およびその関連する費用が増加する。
ＤＣ−ＤＣコンバータおよび、したがって、電気インジェクタ用の駆動装置の全体的な容積に関する問題を克服するために、近年、単一のキャパシタから構成されている電圧ブースト回路が開発され、この回路は、非作動状態にあるすなわち燃料噴射動作に関与しない１以上の電気インジェクタを使用してそのキャパシタを再充電することができる。
とくに、電圧ブースト回路のキャパシタを再充電することが決定された瞬間に、まず第１にその瞬間に燃料噴射動作に関与していない電気インジェクタが識別され、その後電気エネルギがその電気インジェクタ中に蓄積され、最後にその蓄積された電気エネルギがこの電気インジェクタから電圧ブースト回路のキャパシタに移送される。
燃料噴射動作に関与しない電気インジェクタの１つに電気エネルギを蓄積し、その蓄積された電気エネルギを電圧ブースト回路のキャパシタに転送することは、図１の例に示されている駆動装置を使用することにより行われ、この装置は符号10により全体的に示された電力回路を備え、この電力回路は、各インジェクタ12に対して１つずつである複数の駆動回路11と、および電力回路10の動作を制御することのできる制御回路（示されていない）とを含んでいる。
簡明にするために、図１には、エンジンの同じシリンダバンク（示されていない）に属する２つの電気インジェクタにそれぞれ関連した２つの駆動回路11が示されており、また、この図面では、各インジェクタは直列に接続された１つの抵抗および１つのインダクタから構成されたその対応した等価回路によって示されている。各駆動回路11は、公称値が典型的に１２Ｖである電圧ＶBATTを供給する自動車の電池23の正極および負極に接続された第１および第２の入力端子13、14と、全ての駆動回路11に共通であるブースト回路8の第１および第２の出力端子に接続された第３および第４の入力端子15、16を備えており、ブースト回路8 はそれらの間に電池電圧ＶBATTより大きい、たとえば５０Ｖ等のブーストされた電圧ＶBOOSTを供給し、さらに各駆動回路11は第１および第２の出力端子19、20を備えており、それらの間には関連した電気インジェクタ12が接続されている。
関連した駆動回路11の第１の出力端子19に接続された各電気インジェクタ12の端子は典型的に“高い方”または“ホット”側の端子として知られており、一方関連した駆動回路11の第２の出力端子20に接続された各電気インジェクタ12の端子は典型的に“低い方”または“コールド”側の端子として知られている。
その最も簡単な実施形態において、ブースト回路8は、このブースト回路8の第１および第２の出力端子の間に接続された単一の“ブースト”キャパシタ21から構成されており、このキャパシタ21を横切る電圧がたとえば５０Ｖの予め定められた高い方の値より大きいときに第１の論理レベルをたとえばハイとみなし、キャパシタ21を横切る電圧がたとえば４９Ｖの予め定められた低い方の値より小さいときに第２の論理レベルをたとえばローとみなす論理信号を出力するヒステリシス22を有する比較段がこのキャパシタを横切って接続されている。
各駆動回路11はさらに、第２の入力端子14および第４の入力端子16に接続された接地ライン24と、給電ライン25とを備え、この給電ライン25は、一方において陽極が第１の入力端子13に接続されると共に陰極が給電ライン25に接続された第１のダイオード26を通って第１の入力端子13に接続されており、他方において第１のＭＯＳトランジスタ27を通って第３の入力端子15に接続されており、この第１のＭＯＳトランジスタ27は第１の制御信号を制御回路（示されていない）から受取ることのできるゲート端子と、第３の入力端子15に接続されたドレイン端子と、給電ライン25に接続されたソース端子とを有している。
各駆動回路11はさらに、制御回路（示されていない）によって供給される第２の制御信号を受取るゲート端子と、給電ライン25に接続されたドレイン端子と、第１の出力端子19に接続されたソース端子とを有する第２のＭＯＳトランジスタ28と、制御回路（示されていない）によって供給される第３の制御信号を受取るゲート端子と、第２の出力端子20に接続されたドレイン端子と、感知抵抗31を流れる電流に比例した出力電圧ＶＳ を発生する演算増幅器32がその両端に接続されている感知抵抗31から構成された感知段を通って接地ライン24に接続されているソース端子とを有する第３のトランジスタ29とを備えている。
各駆動回路11はさらに、接地ライン24に接続された陽極および第１の出力端子19に接続された陰極を有する第２の“フリーホイール”ダイオード33と、および第２の出力端子20に接続された陽極および第３の入力端子15に接続された陰極を有する第３の“ブースト”ダイオード34とを備えている。
各駆動回路11の動作は、電気インジェクタ12中を流れる電流の異なったプロフィールによって特徴付けられる３つの主要な異なった段階：電気インジェクタ12を開放することのできる保持値まで電流が急速に上昇する急速充電または“ブースト”段階であるその第１の段階、先行する段階で到達した値の周辺において電流が鋸歯状プロフィールにより振動する保持段階である第２の段階、および電流が先行する段階において想定された値からゼロであってもよい最終的な値に電流が急速に低下する急速放電段階である第３の段階に分割されることができる。
とくに、急速充電段階において、制御回路はトランジスタ27、28および29を閉路させ、それによってブーストされた電圧ＶBOOST が電気インジェクタ12を横切って供給される。この方法においては、電流は、キャパシタ21、トランジスタ27、トランジスタ28、電気インジェクタ12、トランジスタ29および感知抵抗31を含むネットワーク中を流れて、時間にわたって実質的に線形的にＶBOOST／Ｌに等しい勾配で上昇する（ここで、Ｌは電気インジェクタ12の等価直列インダクタンスを表す）。ＶBOOSTはＶBATTよりはるかに高いために、その電流はＶBATTによって達成可能であるよりもはるかに急速に上昇する。
保持段階において、トランジスタ29は閉路さられ、トランジスタ27は開路され、トランジスタ28は閉路と開路を繰返され、それによって電池電圧ＶBATT（トランジスタ28が閉じられたとき）とゼロ電圧（トランジスタ28が開かれたとき）とが電気インジェクタ12を横切って交互に供給される。第１の場合（トランジスタ28が閉じられたとき）には、電流は、電池23、ダイオード26、トランジスタ28、電気インジェクタ12、トランジスタ29および感知抵抗31を含むネットワーク中を流れて、時間にわたって指数関数的に上昇し、一方第２の場合（トランジスタ28が開かれたとき）には、電流は、電気インジェクタ12、トランジスタ29、感知抵抗31およびフリーホイールダイオード33を含むネットワーク中を流れて、時間にわたって指数関数的に低下する。
最後に、急速放電段階において、制御回路はトランジスタ27、28および29を開路させ、その結果電流が電気インジェクタ12を通過している期間中に、ブーストされた電圧−ＶBOOST が電気インジェクタ12を横切って供給される。この方法では、電流は、キャパシタンス21、ブーストダイオード34、電気インジェクタ12およびフリーホイールダイオード33を含むネットワーク中を流れ、時間にわたって実質的に線形に−ＶBOOST／Ｌに等しい勾配を有して下降する。ＶBOOSTはＶBATTよりはるかに高いので、その電流はＶBATTにより達成可能であるよりもはるかに急速に下降する。この段階において、電気インジェクタ12中に蓄積された電気エネルギ（Ｅ＝［１／２］・Ｌ・Ｉ2に等しい）は、急速放電段階中に駆動回路11によって供給されたエネルギの一部分の回復を可能にするようにキャパシタ21に移送され、それによってシステムの効率を増加させる。計算に基づいて、この段階に関連したエネルギ回復率は、多くてほぼ２５％である（電気インジェクタのタイプ、使用される材料およびロッドを動かすために電磁石によって行われる機械的動作に応じて）ことが認められている。
上述した駆動装置は広く使用されるが、これがフルに活用されることを妨げる種々の欠点がある。
とくに、上述した駆動装置は、各電気インジェクタを通って流れる電流の３つの保持および制御段階中に駆動回路11のトランジスタに供給される制御信号の正しい同期を保証することができない。さらに、上述したトランジスタ27,28および29に対する制御信号は、制御装置と一体のメモリの中に記憶されている動作パラメータに基づいて制御回路によって発生される。
これらの動作パラメータは通常はエンジン動作状態の変化と一致して更新され、一方、動作パラメータが更新されている期間中に、すなわち、動作パラメータの一部だけが更新されたときに、たまたま制御信号が発生される可能性がある。
この状況において、上述された制御信号は、均質ではない、すなわち、エンジン動作状態の単一のセットに関連しない動作パラメータに基づいて発生され、その結果電気インジェクタが現在のエンジン動作状態に不適切な方式で付勢される。
したがって、本発明の目的は、３つの電流保持および制御段階中に各駆動回路に供給される制御信号の同期を確実にすると共に制御信号を発生したときに均質な動作パラメータを保証するように設計された誘導型電気インジェクタ用駆動装置を提供することである。
本発明によると、各電気インジェクタ用の駆動回路を備えた電力回路を具備しており、この駆動回路は電気インジェクタを通って流れる電流を調整するように選択的に制御されるスイッチング手段を備え、また、この電力回路の各駆動回路の動作を制御する制御回路を具備している内燃機関の共通レール燃料噴射システムの電気インジェクタ用の駆動装置が提供され、この制御回路は、それぞれが各駆動回路のスイッチング手段を選択的に制御すると共に、制御モジュールの動作状態を示す状態信号を供給する複数の制御モジュールと、
状態信号を受取って処理し、制御モジュールを同期させるための共通同期信号を発生する同期手段とを具備していることを特徴とする。
この制御モジュールはそれぞれ、対応した駆動回路のスイッチング手段に与えられた駆動アクションを同期信号の関数として、別の制御モジュールにより各駆動回路のスイッチング手段に与えられた駆動アクションと同期させて調整する。
以下、本発明の非制限的な実施形態を添付図面を参照して例示により説明する。
図２における符号41は内燃機関の共通レール燃料噴射システムの電気インジェクタ用の駆動装置を全体的に示しており、それは実質的に、電気アクチュエータに電流を供給することのできる電力回路42と、この電力回路42を駆動して、一方において電流が時間にわたって予め定められたプロフィールをたどり、他方において蓄積されたエネルギが電気インジェクタから電圧ブースト回路のキャパシタに移動される（上述したように）方法で各電気インジェクタを流れる電流を調整することのできる制御回路43とを備えている。
図２の例において概略的に示されている電力回路42は、４つの電気インジェクタ内の電流を制御することが可能であり、図１に示されている２つの電気インジェクタを制御する電力回路10と全体的に同様の回路からそれぞれ構成された２つの電力ブロック42a 、42b を備えている。したがって、この明細書において、図１の電力回路10と共通した素子に対しては同じ参照符号を割当て、詳細には説明しない。
しかしながら、制御回路43は、そのアーキテクチャまたは回路構造が図２に概略的に示されているＡＳＩＣ型の集積基板（ＡＳＩＣ＝特定用途向け集積回路）によって規定されることが好ましい。この図２は、電力回路42の４つの駆動回路11を駆動することのできる制御回路の一例を示している。以下の説明はこれをとくに参照とするが、これはその一般的な技術範囲を制限するものではない。
制御回路43は本質的に、各電気インジェクタに対して１つ（すなわち各駆動回路11に対して１つ）ずつである４つの制御ブロック44（その１つだけが破線で示されている）と、同期ブロック45と、ブースト制御ブロック46と、電流測定ブロック47と、および制御基板または回路43を１以上の外部制御装置、とくに、主外部マイクロ制御装置（示されていない）と“インターフェース”する通信ブロック48とを備えている。
制御回路43を構成する上述の種々の電気ブロック43、44、45、46、47および48は、主制御バス49によって相互接続されており、このバスは、ブロック自身の間で制御信号を交換するだけでなく、それらブロックと外部制御装置との間でも制御信号を交換する手段である。
とくに、主制御バス49は、それぞれが関連した制御ブロック44を同期ブロック45に接続する４つの状態バス49aと、同期ブロック45を全ての制御ブロック44に接続する同期バス49bと、および制御信号、データまたは情報を上記のブロックと外部制御装置との間で交換する通信バス49cとを備えている。
各制御ブロック44は、電気インジェクタ12の各駆動回路11の動作を制御し、駆動回路11の動作状態を時々刻々とチェックする。
詳細に述べると、各制御ブロック44はその入力において、各駆動回路11の感知抵抗31を流れる電流の値を示す信号ＳSENSEと、第２のＭＯＳトランジスタ28（駆動回路11の“高い方”に存在する制御されたスイッチ28）の動作に関する情報を含んでいるフィードバック信号ｈｓ ｆｂｋと、および第３のＭＯＳトランジスタ29（駆動回路11の“低い方”に存在する制御されたスイッチ29）に関する情報を含んでいるフィードバック信号ｌｓ ｆｂｋとを受取ることができる。
上述したように、各制御ブロック44は同期バス49bに接続され、この同期バス49bにより情報を符号化する信号ＳSINCを供給され、それによって制御ブロック44は全ての電気インジェクタ12に共通している予め定められた駆動ストラテジにしたがって、駆動回路11に与えられるコマンドを別の制御ブロック44によって与えられたコマンドと同期させることが可能になる。
各制御ブロック44はまたその出力において、制御信号ｈｓ ｃｍｄを第２のＭＯＳトランジスタ28に供給し、制御信号ｌｓ ｃｍｄを第３のＭＯＳトランジスタ29に供給し、この制御ブロック44の動作状態に関する情報を含んでいる状態信号ＳFLAGは、各状態バス49aによって同期ブロック45に送信される。
実際に、制御ブロック44は、この制御ブロック44の動作状態に関する情報が時々刻々と記憶される複数の内部レジスタ（示されていない）中に記憶されている複数の制御フラッグを状態信号ＳＦＬＡＧで符号化する。
同期ブロック45に関しては、これは４つの状態バス49aに接続されており、それら４つの状態バス49aから４つの対応した状態信号ＳFLAGを受取ると共に、これらの状態信号にしたがって各制御ブロック44の動作状態を識別し、それ故この検出された状態に基づいて、制御ブロック44により発生された電気インジェクタ駆動アクションを調整して同期することができる。
とくに、同期ブロック45は４つの状態信号ＳFLAGに基づいて同期信号ＳSINCを発生し、それを同期バス49bに供給し、この同期バス49bによって信号ＳSINCは４つの制御ブロック44の入力に供給される。
各同期ブロックはまた、Ｉ／Ｏポート（示されていない）によって通信バス49cに接続され、この通信バス49cにより外部制御装置（示されていない）との間で制御信号を送受信する。
図３および４を参照すると、とくに、同期ブロック45は、以下その省略名ＭＳＢで示される状態信号ＳFLAGの上位桁状態ビット（フラッグ）に関して第１のセットの論理演算を実施し、以下その省略名ＬＳＢで示される状態信号ＳFLAGの下位桁状態ビット（フラッグ）に関して第２のセットの論理演算を実施する２つの論理段を備えている。
実際に、各状態信号ＳFLAGは、各制御ブロック44によってＮビットで符号化され、ここでＮは１６に等しいことが好ましく、このとき各状態信号ＳFLAGの第１のＮ1＝１２ビットはＭＳＢ（フラッグ）とみなされ、以下同期論理段51（図３）と呼ばれる２つの同期論理段の一方の入力に供給され、一方各状態信号ＳFLAGの残りのＮ2＝４ビットはＬＳＢ（フラッグ）とみなされ、以下同期論理段52（図４）と呼ばれる他方の同期論理段の入力に供給される。
図３を参照すると、同期論理段51は、対応した４つの状態バス49aに接続されて対応した状態信号ＳFLAGのＭＳＢ（フラッグ）を受取る４つの入力と、およびそれが同期信号ＳSINCのＭＳＢ（フラッグ）を供給する同期バス49bに接続された１つの出力とを有するアンド回路51aを備えている。
詳細に述べると、アンド回路51aは複数のアンド論理ゲート（図３にはそれらの１つだけが概略的に示されている）を備えており、これらはそれぞれ、４つの状態信号ＳFLAG中に含まれている対応したＭＳＢの間でアンド演算を実行する。
換言すると、各論理ゲートは、状態信号ＳFLAG内の同じ符号化位置を占有している４つの状態信号ＳFLAGのビットの間でアンド演算を実行する。したがって、同期論理段51はその出力において、同期信号ＳSINCを構成する１２のＭＳＢを供給し、それらを同期バス49ｂに転送し、これら１２のＭＳＢはそれぞれ、状態信号ＳFLAGの４つの対応したビット（フラッグ）の間で実行されるアンド演算によって得られる。
図４を参照すると、同期論理段52の入力は４つの状態バス49aに接続され、４つの状態信号ＳFLAGのＬＳＢ（フラッグ）を受取り、また、その出力は、４つのＬＳＢが供給される同期バス49bに接続されており、これら４つのＬＳＢは、同期論理段51の出力で供給される１２のＭＳＢと共に信号ＳSINCを規定する１６ビットを構成する。
同期論理段52はまた通信バス49cに接続され、外部装置との間で制御信号を送受信し、および、または主外部マイクロ制御装置（示されていない）に制御信号を送信し、また、コマンド信号ＳDIRにしたがって第１および第２の動作状態の間で選択的に動作することができる。
実際には、第１の動作状態において、同期論理段52は、４つの状態信号ＳFLAGの対応したＬＳＢ（フラッグ）の間で論理アンドを実施し、この演算から結果的に得られる４ビット（フラッグ）をそれ自身の出力に供給し、それによって同期信号ＳSINCを完成させ、また、通信バス49cに供給して制御信号のＬＳＢを重書きする。
他方において、第２の動作状態では、同期論理段52は、通信バス49cで受取られた制御信号に属する４つのＬＳＢ（フラッグ）をそれ自身の出力に直接供給し、それによって制御信号に属する４つのＬＳＢ（フラッグ）のそれぞれを同期信号ＳSINCの４つのＬＳＢ（フラッグ）に重書きする。
図４においてさらに明瞭に示されているように、同期論理段52は、４つの同じ論理回路を備えており（図４にはそれらの１つだけが示されている）、これらはそれぞれ、４つの各状態信号ＳFLAGの同じ位置を占有する４つのＬＳＢを処理することができる。
同期論理段52の各論理回路は、アンド論理ゲートと、マルチプレクサと、１対のＸＯＲ（排他的オア）ゲートと、２個の３状態ゲートと、およびフリップフロップとを備えていることが好ましい。
さらに詳細に説明すると、アンド論理ゲートは、それぞれが各状態信号ＳFLAGの１つのＬＳＢを受取る４つの入力と、および４つの入力ビットに関するアンド演算から得られたビットを符号化する信号ＳINTを供給する出力とを備えている。また、第１のＸＯＲゲートは、アンド論理ゲートの出力に接続されて信号ＳINTを受取る第１の入力と、ビットの極性を切替える信号ＳFPを受取る第２の入力と、および否定されたコマンド信号ＳDIRにより付勢されることのできる第１の３状態ゲートによって通信バス49cに接続された出力とを備えている。
他方において、第２のＸＯＲゲートは、コマンド信号ＳDIRにより付勢されることのできる第２の３状態ゲートによって通信バス49cに接続された第１の入力と、信号ＳFPを受取る第２の入力と、およびフリップフロップの入力に接続された出力とを備えている。最後に、マルチプレクサに関しては、これはフリップフロップの出力に接続された第１の入力と、アンドゲートの出力に接続された第２の入力と、同期バス49bに接続された出力と、および最後に、この出力と２つの入力の一方との間の接続を選択的に付勢するコマンド信号ＳDIRを受取る第３の入力とを備えている。
第１の動作状態において、否定されたコマンド信号ＳDIRは、第１のＸＯＲゲートの出力を通信バス49cに接続する第１の３状態ゲートを付勢し、マルチプレクサが付勢され、関連した第１の入力で利用可能な信号ＳINTをそれ自身の出力に供給し、一方コマンド信号ＳDIRは第２の３状態ゲートを高インピーダンス状態に切替える。
したがって、この場合、４つの入力信号ＳFLAGの４つのＬＳＢのアンド演算から結果的に得られた信号ＳINTは、一方においてマルチプレクサの出力に供給されて信号ＳSINCのＬＳＢの１つを規定し、他方においてＸＯＲ論理演算（信号ＳFPに基づいて第１のＸＯＲ論理ゲートによって実行される）に後続して通信バス49cに供給され、そこにおいて通信バス49a上の制御信号の１つのＬＳＢが重書きされる。
他方において第２の動作状態では、コマンド信号ＳDIRは、第２のＸＯＲゲートの第１の入力を通信バス49cに接続する第２の３状態ゲートを付勢し、マルチプレクサが付勢されて、フリップフロップによって供給された信号をその出力に供給する。
否定されたコマンド信号ＳDIRは、第１の３状態ゲートを高インピーダンス状態に切替え、それによって第１のＸＯＲゲートの出力をディスエーブルし、信号ＳINTの伝送を阻止する。この場合、通信バス49cに存在している制御信号の４つのＬＳＢ（フラッグ）の１つは第２のＸＯＲゲートの入力において受取られ、第２のＸＯＲゲートは論理演算に続いてそれをフリップフロップに供給し、次にフリップフロップはそれをマルチプレクサを通って同期バス49bに供給し、それによって信号ＳSINCの対応したＬＳＢの重書きが行われる。
上述の２つの同期論理段51および52に加えて、同期ブロック45はまた、たとえば、信号ＳFPがその関数として発生されるフラッグに割当てられる極性に関する情報を含むレジスタ、同期論理段52の２つの動作状態を交互に制御するコマンド信号ＳDIRがそれに基づいて発生されるフラッグに割当てられる読出し／書込み“方向”またはルートに関する情報を含むレジスタ、および測定ブロック47において割当てられる電流量子化しきい値と関連付けられたビットまたはフラッグの構成の制御に関する情報を含むレジスタ等の複数の内部構成レジスタを備えている。
同期ブロック45はまた、主外部マイクロ制御装置（示されていない）のような外部装置により制御ブロック44（以降詳細に説明する）の内部メモリ中に記憶されているデータへのアクセスモードを記憶する第１の構成ブロック（示されていない）を備えている。
示されている例において、第１の構成ブロックは、主外部マイクロ制御装置が通信ブロック48を介して制御ブロック44中に記憶されている全てのデータに直接アクセスする第１のアクセスモード、および主外部マイクロ制御装置が選択的な交互のアクセスモード（以下詳細に説明する）にしたがって記憶されたデータに部分的にアクセスし、データアクセスが制御ブロック44によって付勢される第２および第３のアクセスモードのような、３つの異なったデータアクセスモードを符号化するための好ましくは２ビットレジスタによって規定されることができる。
最後に、同期ブロック45は、１以上の電気インジェクタの所定の誤動作状態が検出された場合に制御ブロック44によって発生された割込みリクエスト信号を受取る誤動作制御ブロック（示されていない）を備えている。
実際に、誤動作制御ブロックは関連した割込みリクエスト信号を各制御ブロック44から受取って、それにしたがってその出力で主割込み信号を発生し、この主割込み信号が主外部マイクロ制御装置に送信され、この主外部マイクロ制御装置はそれにしたがって誤動作を診断した制御ブロック44を識別する。
通信ブロック48は、制御回路43内の種々のブロックと外部制御装置（示されていない）との間における情報、すなわち、データおよび信号の通信を制御する。
図２を参照すると、通信ブロック48は、その一方の側が制御回路43内の各ブロックとの間でデータ、信号および情報を送受信するためにデータバス53および主制御バス49に接続され、他方の側が外部制御装置に、とくに、それが制御信号を交換する主外部マイクロ制御装置（示されていない）に接続可能である。
とくに、通信ブロック48は、同期直列通信を実施する１６ビットの通信インターフェース（ＳＯＩインターフェース）によって規定されることが好ましく、外部制御装置または内部ブロックによって行われる読出しおよび書込みの両動作に関する通信リクエストを管理する第１の制御モジュール（示されていない）と、および制御回路43内のブロックの種々のメモリおよび、または内部レジスタにおける種々の読出し／書込み動作時のデータアドレス指定を管理する通信プロトコルを実行する第２の制御モジュール（示されていない）とを備えている。
測定ブロック47は、制御回路11の対応した感知段によって供給された電圧ＶSを各電気インジェクタ12に対して検出し、電圧ＶSのアナログ信号を、対応した感知抵抗31中を流れる電流を示すデジタル信号ＳSENSEに変換し、最後に後者を各制御ブロック44に供給する。
とくに、測定ブロック47は実質的に、それぞれが電圧ＶSを示すと共に駆動回路11の感知抵抗31を横切る電圧に比例した信号を受取る複数の入力と、それぞれが各感知抵抗31を通って流れる電流の値を示す信号ＳCURを供給する４つの出力とを有するアナログ測定段47aを備えている。
図２の例においてさらに明瞭に示されているように、アナログ測定段47aは、その電圧ＶSを決定するために関連した駆動回路11の感知抵抗31の対応した端部に対（ＶSENSE1+、ＶSENSE1-）の状態で接続されることのできる複数の入力ピン（図２において、ＶSENSE1+、ＶSENSE1-、・・・、ＶSENSE4+ 、ＶSENSE4-として示されている）と、およびそれぞれがアナログ電流信号ＳCURを供給する４つの出力とを有している。
測定ブロック47はまた、複数のＡ／Ｄ変換モジュール（示されていない）によって規定され、それぞれがアナログ回路47aによって供給された信号ＳCURを受取る４つの入力と、制御回路43内の別のブロックとの間でデータおよび、または信号を送受信するように主制御バス49に接続された複数の入出力ポートとを有している変換回路47bを備えている。
とくに、アナログ／デジタル変換回路47bは４つの信号ＳSENSEを主制御バス49によって４つの制御ブロック44のそれぞれに送信し、アナログ回路47aの比較器内の電流量子化しきい値レベルを設定するための信号ＳDACを主制御バス49から受取る。
図２を参照すると、ブースト制御ブロック46は駆動装置41の各第１のＭＯＳトランジスタ27を制御して、ブースト装置の付勢を制御する。
図２の例においては、ブースト制御ブロック46は２つの各制御ブロック42a、42b内に存在し、それぞれが２つの対応した駆動回路11に接続された２つのブースト装置を制御する。
とくに、ブースト制御ブロック46は、第１のＭＯＳトランジスタ27の各制御信号を各ブースト装置に対して受取るように通信バス49cに対してその入力が接続されており、また、示されている例においてDHS-B1、GHS-B1、SHS-B1、DHS-B2、GHS-B2、SHS-B2で示されている複数の入力ピンを備えており、これらの入力ピンはそれぞれ、２つの第１のＭＯＳトランジスタ27のドレイン、ゲートおよびソース端子に接続されている。
ブースト制御ブロック46は、第１のＭＯＳトランジスタ27のそれぞれを、入ってきた制御信号の関数として制御し、関連したバイアス電圧値を各ピンDHS-B1、GHS-B1、SHS-B1、DHS-B2、GHS-B2、SHS-B2において供給する。
図２を参照すると、各制御ブロック44は上述したように、４つの駆動回路11のそれぞれの“高い方”の第２のＭＯＳトランジスタ28および“低い方”の第３のＭＯＳトランジスタ29を選択的に制御し、それによって電気インジェクタ12中を流れる電流を制御すると同時に、電気インジェクタ12の正しい動作を診断する。
とくに、図２の例において、各制御ブロック44は１対の制御段を備えており、その第１の制御段は以降符号44aで示され、対応した制御回路11に直接接続されたアナログ回路によって規定され、一方以降符号44bで示される第２の制御段は一方において主制御バス49に接続され、他方において第１の制御段44aに接続され、この第１の制御段44aは第２のＭＯＳトランジスタ28の制御信号ｈｓ ｃｍｄおよび第３のＭＯＳトランジスタ29の制御信号ｌｓ ｃｍｄを供給される。
図２を参照すると、第１の制御段44aは第２および第３のＭＯＳトランジスタ28および29の端子に接続された複数の出力ピンまたは端子を備えており、それによって制御信号ｈｓ ｃｍｄおよびｌｓ ｃｍｄの関数として発生されたバイアス電圧をこれらに供給する。
とくに、図２においてDHS、GHSおよびSHSで示されている第１、第２および第３のピンは、第２のＭＯＳトランジスタ29の各ドレイン、ゲートおよびソース端子に接続され、一方DLSおよびGLSでそれぞれ示されている第４および第５のピンは、第２のＭＯＳトランジスタ29の対応したドレインおよびゲート端子に接続されている。
第１の制御段44aはまた、“高い方”の監視回路と“低い方”の監視回路（示されていない）とを備えており、それらはそれぞれ、第２および第３のＭＯＳトランジスタ28および29の動作に関する情報を符号化するフィードバック信号ｈｓ ｆｂｋおよびｌｓ ｆｂｋを第２の制御段44bに供給する。
他方、第２の制御段44bは、第１の制御段44aからのフィードバック信号ｈｓ ｆｂｋおよびｌｓ ｆｂｋと同期信号ＳSINCとを受取って、状態信号ＳFLAGおよび制御信号ｈｓ ｃｍｄおよびｌｓ ｃｍｄを供給する。
第２の制御段44bはまたフィードバック信号ｈｓ ｆｂｋおよびｌｓ ｆｂｋの関数として割込みリクエスト信号を主外部マイクロ制御装置に供給し、また、主外部マイクロ制御装置から送信されたリクエストによって発生された一連のデータを符号化する信号を供給し、アナログ回路47aの比較器内の電流量子化しきい値レベルを設定する信号ＳDACを供給することが認識されるべきである。
図５は、本質的に診断ブロック60と、第１のカウンタブロック61と、内部マイクロ制御装置62と、主メモリ63と、およびエンジン（示されていない）の動作を特徴付ける多くの動作パラメータを記憶する補助メモリ64とを含んでいる第２の制御段44bの回路アーキテクチャの一例を示している。
診断ブロック60は、エラー状態を検出し、それにしたがって割込みリクエスト信号を内部マイクロ制御装置62または主外部マイクロ制御装置に発生するように、駆動回路11に供給された制御信号ｈｓ ｃｍｄおよびｌｓ ｃｍｄと入ってきたフィードバック信号ｈｓ ｆｂｋおよびｌｓ ｆｂｋとを瞬間的に比較する。
主メモリ63は、内部マイクロ制御装置62中で実施されるべき種々の命令を含んでいるプログラミングコードを記憶し、また、第１のカウンタブロック61と協同して内部マイクロ制御装置62に供給される命令のアドレスを時々刻々と記憶するＲＡＭメモリブロック（２５６×１６）によって規定される。
補助メモリブロック64は、内部マイクロ制御装置62を主外部マイクロ制御装置と“インターフェース”し、複数のエンジン動作パラメータを記憶し、これに基づいて内部マイクロ制御装置62は各電気インジェクタ12の制御信号ｈｓ ｃｍｄおよびｌｓ ｃｍｄを発生する。
補助メモリ64中に記憶されている動作パラメータは、上述したように、第１、第２または第３の出たアクセスモードに交互に対応することのできる選択されたアクセスモードの関数として主外部マイクロ制御装置によってアクセス可能である。
示されている例において、制御ブロック44に割当てられた補助メモリ64へのアクセス構成が第２のアクセスモードに対応しているとき、補助メモリ64は、内部マイクロ制御装置62および主外部マイクロ制御装置のそれぞれにより交互に読出し／書込みアクセス可能な２つの記憶領域に分割されている。
とくに、この動作段階において、制御段44bの一部を形成する複数のポインタレジスタ71は、内部マイクロ制御装置62および主外部マイクロ制御装置と協同して、１つの記憶領域への内部マイクロ制御装置62によるアクセスを決定すると同時に別の記憶領域への主外部マイクロ制御装置によるアクセスを決定し、コマンドにより２つの記憶領域への内部マイクロ制御装置62および主外部マイクロ制御装置によるアクセスをスワップする。
換言すると、補助メモリ64への読出し／書込みアクセスは、内部マイクロ制御装置62が電気インジェクタ12の進行中の制御動作において使用される動作パラメータを読出すために２つの記憶領域の一方にアクセスしたとき、進行中の動作に続いて電気インジェクタ12の制御動作で内部マイクロ制御装置62により使用される動作パラメータを書込む（再プログラムするか、あるいは更新する）ために主外部マイクロ制御装置が他方の記憶領域だけにアクセスすることができるように構成されている。明らかにポインタレジスタ71は、主外部マイクロ制御装置によりアクセス可能な記憶領域と内部マイクロ制御装置62によりアクセス可能な記憶領域を交互にアドレスする。
図６および７は、２つの連続した動作段階での２つの記憶領域への補助メモリ64の分割および構成を概略的に示しており、第１の段階（図６）においてポインタレジスタ71は第１の記憶領域64a（グレーで強調されている）を内部マイクロ制御装置62にアドレスし、第２の記憶領域64bを主外部マイクロ制御装置にアドレスし、第２の段階において、ポインタレジスタ71はアクセスをスワップし、すなわち、第２の記憶領域64b（グレーで強調されている）を内部マイクロ制御装置62にアドレスし、第１の記憶領域64aを主外部マイクロ制御装置にアドレスする。
したがって、とくに第１の動作段階では、第１の記憶領域64aは動作パラメータの重書きおよび、または再プログラムを行う主外部マイクロ制御装置による書込みアクセスのみが可能であり、一方第２の記憶領域64b（強調されていない）は、その中に記憶されている動作パラメータにアクセスし、したがって制御信号ｈｓ ｃｍｄおよびｌｓ ｃｍｄを発生する内部マイクロ制御装置62による読出しアクセスのみが可能である。
第２の動作段階において、第１および第２の記憶領域64aおよび64bへのアクセスはスワップされ、その後、第１の記憶領域64a（強調されていない）は内部マイクロ制御装置62により排他的にアクセス可能になり、この内部マイクロ制御装置62は前に修正された動作パラメータを使用して電気インジェクタ12の最近の付勢を制御し、一方第２の記憶領域64bは主外部マイクロ制御装置により排他的にアクセス可能になり、この主外部マイクロ制御装置はこれに含まれている動作パラメータを再プログラムする。
ポインタレジスタ71の間におけるアクセススワッピング、すなわち、一方の動作段階から他方の動作段階への推移は、制御ブロック44が電気インジェクタ12の別の付勢を示す信号ＳSTARTを受取ったとき、および、または、主外部マイクロ制御装置が書込み割当て記憶領域での動作パラメータの更新を完了したときに行われる。
上記との関連において、補助メモリ64の２つの記憶領域へのスワッピングアクセスにより、内部マイクロ制御装置62と主外部マイクロ制御装置との間のデータの書込み／読出し競合状態が除去されると共に、主外部マイクロ制御装置が次の付勢制御動作に対する“新しい”動作パラメータをプログラムすることができ、その一方で“古い”動作パラメータが変更されずに安定し、進行中の付勢制御動作中に内部マイクロ制御装置62が利用できる状態のまま残っている二重バッファ構造が可能になることが指摘されなければならない。
明らかに、この段階において、第１および第２の記憶領域64a、64bへのアクセスアドレスは各ポインタレジスタ71中に一時的に記憶され、その第１のポインタレジスタ（示されていない）は、読出し専用記憶領域のアドレスを内部マイクロ制御装置62に供給し、また、第２のポインタレジスタは、書込み専用記憶領域のアドレスを主外部マイクロ制御装置に供給する。
補助メモリ64は、それぞれが１６ワードを記憶することが可能であり、５本のアドレスラインにより規定されたアドレスバスに接続された２つの記憶ブロックを含む（３２×１６）ＤＰＲＡＭ（二重ポートＲＡＭ）モジュールにより規定されることが好ましく、これらアドレスラインにおいては、４ビットがワードをアドレスするために使用され、５番目のビットが内部マイクロ制御装置62および主外部マイクロ制御装置によるその２つの記憶ブロックへのアクセスを規定するために使用される。
上記との関連において、第１のアクセスモードにおいて、補助メモリ64は、２つの記憶ブロック、すなわち、３２のメモリ位置が主外部マイクロ制御装置により完全にアクセスされることが可能であるように構成されていることが指摘されるべきである。第３のアクセスモードに関しては、５番目のアドレスビットが書込み動作の終りにおいてのみ供給されることを除いて、これは第２のアクセスモードと同じである。
図５を参照すると、第２の制御段44bはまた、補助メモリ64におけるデータの書込み／読出し時に使用される複数の第１のレジスタ70と、第１のレジスタ70中に記憶されるべきデータを選択するマルチプレクサブロック（示されていない）と、および測定ブロックの電流量子化しきい値を記憶する８ビットであることが好ましい第２のレジスタ（示されていない）とを備えている。
第２の制御段44bはまた、第１のカウンタブロック61と協同して、直接ジャンプ命令、条件付ジャンプ、サブ命令の実行、およびスタンバイ状態を制御するレジスタ制御ブロック（示されていない）と、たとえば、条件付または直接ジャンプ命令を実行するとき等、主メモリ63中での符号化された命令を管理するときに補助記憶素子として使用される補助レジスタ72とを備えている。
内部マイクロ制御装置62は、主メモリ63から命令を受取って、制御信号ｈｓ ｃｍｄおよびｌｓ ｃｍｄを発生する方法でそれらを復号して実行する。
とくに、図５を参照すると、内部マイクロ制御装置62は、電気インジェクタ12の付勢を開始させる信号ＳＳＴＡＲＴとフィードバック信号ｈｓ ｆｂｋおよびｌｓ ｆｂｋを受取り、制御信号ｈｓ ｃｍｄおよびｌｓ ｃｍｄを供給し、それら制御信号を交換するために制御バス49に接続されている。
駆動装置41の動作は上記の説明から容易に推測されることができるため、さらに説明する必要はない。
電気インジェクタ駆動装置41は、各制御ブロックによる電気インジェクタの制御を同調させ、それによって３つの電流保持および制御段階における電気インジェクタの同期された正しい付勢を確実にするために非常に有効である。
さらに、駆動装置は、ある動作モードにおいて外部マイクロ制御装置と協同し、主外部マイクロ制御装置と内部マイクロ制御装置との間で競合が生じないことを確実にする。
この明細書に記載および図示されている駆動装置は、本発明の技術的範囲を逸脱することなく、変更されることが可能なことは明らかである。
従来技術による駆動装置の電力回路の概略図。 本発明の教示による誘導型電気インジェクタ用の駆動装置のブロック図。 図２の駆動装置の一部を形成する第１の同期ブロックの回路アーキテクチャを示す概略図。 図２の駆動装置の一部を形成する第２の同期ブロックの回路アーキテクチャを示す概略図。 図２における電気インジェクタの制御ブロックの一部を形成する制御段の回路アーキテクチャを示す概略図。 駆動装置の一部を形成するメモリ中に記憶されているデータへの、２つの連続した動作状態でのアクセスモードを示す概略図。 駆動装置の一部を形成するメモリ中に記憶されているデータへの、２つの連続した動作状態でのアクセスモードを示す概略図。

Claims (16)

  1. 各電気インジェクタ(12)用の駆動回路(11)を備えた電力回路(42)を具備しており、前記駆動回路(11)は前記電気インジェクタ(12)を通って流れる電流を調整するように選択的に制御されるスイッチング手段(27,28,29)と、前記電力回路(42)の各駆動回路(11)の動作を制御する制御回路(43)とを具備している内燃機関の共通レール燃料噴射システムの電気インジェクタ用の駆動装置（41）において、
    前記制御回路(43)は、それぞれが各駆動回路(11)のスイッチング手段(27,28,29)を選択的に制御すると共に、制御モジュール(44)の動作状態を示す状態信号（ＳFLAG）を供給する複数の制御モジュール(44)と、
    前記状態信号（ＳFLAG）を受取って処理し、前記制御モジュール(44)を同期させる共通同期信号（ＳSINC）を発生する同期手段(45)とを具備しており、
    前記制御モジュール(44)はそれぞれ、対応した駆動回路(11)のスイッチング手段(27,28,29)に与えられた駆動アクションを前記同期信号（ＳSINC）の関数として別の制御モジュールにより各駆動回路(11)のスイッチング手段(27,28,29)に与えられた駆動アクションと同期させ、調整することを特徴とする駆動装置（41）。
  2. 前記制御回路(43)は前記制御モジュール(44)によって供給された状態信号（ＳFLAG）を前記同期手段(45)に通信する通信手段(49)を備えており、前記通信手段(49)は前記同期手段(45)によって発生された同期信号（ＳSINC）を前記各制御モジュール(44)に通信することを特徴とする請求項１記載の駆動装置。
  3. 前記通信手段(49)は、それぞれが各制御モジュール(44)によって供給された関連した状態信号（ＳFLAG）を前記同期手段(45)に通信する複数の状態バス(49a)と、および前記同期手段(45)によって発生された同期信号（ＳSINC）を前記制御モジュール(44)に通信する少なくとも１つの同期バス(49b)とを備えていることを特徴とする請求項２記載の駆動装置。
  4. 各状態信号（ＳFLAG）は各制御モジュール(44)の動作状態に関連したいくつかのビットフラッグを符号化し、前記同期手段(45)は、前記状態信号（ＳFLAG）のビットフラッグの第１のセットに関して第１の一連の論理演算を行うと共に前記状態信号（ＳFLAG）の残りのビットフラッグに関して第２の一連の論理演算を行うことによって同期信号（ＳSINC）を発生する論理演算子手段(51,52)を備えていることを特徴とする請求項１乃至３のいずれか１項記載の駆動装置。
  5. 前記論理演算子手段(51,52)は、対応した状態信号（ＳFLAG）の上位桁ビットフラッグ（MSB）を受取るように前記状態バス(49a)に接続された複数の入力と、前記同期信号（ＳSINC）の上位桁ビットフラッグ（MSB）を供給するように前記同期バス(49b)に接続された少なくとも１つの出力とを備えた第１のアンド論理回路(51a)を具備しており、前記同期信号（ＳSINC）の上位桁ビットフラッグ（MSB）はそれぞれ、前記第１のアンド論理回路(51a)が対応した状態信号（ＳFLAG）の前記上位桁ビットフラッグ（MSB）に関してアンド論理演算を行うことにより発生されることを特徴とする請求項４記載の駆動装置。
  6. 前記論理演算子手段(51,52)は、対応した状態信号（ＳFLAG）の下位桁ビットフラッグ（LSB）を受取るように前記状態バス(49a)に接続された複数の入力と、前記同期信号（ＳSINC）の下位桁ビットフラッグ（LSB）を供給するように前記同期バス(49b)に接続された少なくとも１つの出力とを備えた第２のアンド論理回路(52)、ならびに外部制御手段との間で制御信号を送受信するように通信バス(49c)に接続可能な通信ポートを具備していることを特徴とする請求項４または５記載の駆動装置。
  7. 前記第２のアンド論理回路(52)はコマンドにより、それが同期信号（ＳSINC）の下位桁ビットフラッグ（LSB）を前記状態信号（ＳFLAG）の下位桁ビットフラッグ（LSB）の関数として発生する第１の動作状態と、それが同期信号（ＳSINC）の下位桁ビットフラッグ（LSB）を前記通信バス(49c)で受取られた制御信号のビットフラッグの関数として発生する第２の動作状態との間で動作することを特徴とする請求項６記載の駆動装置。
  8. 前記第２のアンド論理回路(52)は第１の動作状態において、前記状態信号（ＳFLAG）の下位桁ビットフラッグ（LSB）に関してアンド論理動作を行うことを特徴とする請求項７記載の駆動装置。
  9. 前記第２のアンド論理回路(52)は前記第１の動作状態において、前記通信バス(49c)上の制御信号を前記状態信号（ＳFLAG）の下位桁ビットフラッグ（LSB）の関数として修正することを特徴とする請求項８記載の駆動装置。
  10. 前記制御モジュール(44)はそれぞれ、それぞれが前記駆動回路(11)に対する同じ動作パラメータを記憶する少なくとも２つの記憶領域(64a,64b)を有するメモリ手段(64)と、動作パラメータを読み出す読出し手段(62)と、および前記読出し手段(62)および動作パラメータを書込む書込み手段と共同して前記書込み手段による前記記憶領域(64a,64b)の一方へのアクセスおよび前記記憶領域の他方への前記読出し手段によるアクセスを決定するポインタ手段(71)とを具備しており、前記ポインタ手段(71)は前記書込み手段および前記読出し手段による前記記憶領域(64a,64b)へのアクセスをスワップすることを特徴とする請求項１乃至９のいずれか１項記載の駆動装置。
  11. 前記ポインタ手段(71)は、前記書込み手段が前記記憶領域(64a,64b)の一方における前記動作パラメータの更新を終了したとき、および、または新しい付勢が各電気インジェクタ(12)に命令されるたびに前記記憶領域(64a,64b)へのアクセスをスワップすることを特徴とする請求項１０記載の駆動装置。
  12. 前記制御回路(43)は、前記制御回路(43)と外部制御手段との間における情報の通信を制御する通信手段(48)を備えていることを特徴とする請求項１乃至１１のいずれか１項記載の駆動装置。
  13. 前記制御回路(43)は、各電気インジェクタ(12)に対してその電気インジェクタ(12)を通って流れる電流を決定する測定手段(47)を備えていることを特徴とする請求項１乃至１２のいずれか１項記載の駆動装置。
  14. 前記電力回路(42)は少なくとも１つのブースト装置を備えており、前記スイッチング手段(27,28,29)は少なくとも、前記電力回路(42)において前記ブースト装置を前記駆動回路(11)に接続するように選択的に付勢される第１のトランジスタ(27)を備えており、前記制御回路(43)は、前記ブースト装置の付勢を制御するように前記第１のトランジスタ(27)を制御するブースト駆動手段(46)を備えていることを特徴とする請求項１乃至１３のいずれか１項記載の駆動装置。
  15. 前記駆動回路(11)のそれぞれの前記スイッチング手段(27,28,29)は、対応した電気インジェクタ(12)中の電流を調整するように選択的に付勢される第２および第３のトランジスタ(28,29)を備えており、前記駆動装置(41)は、前記制御モジュール(44)のそれぞれが一方の側で前記通信バス(49a)と、前記状態バス(49a)と、および前記同期バス(49b)とに接続され、他方の側で各駆動回路(11)に接続され、その駆動回路(11)に対してそれの第２および第３のトランジスタ(28,29)をそれぞれ制御するために第１および第２の制御信号（ｈｓ ｃｍｄ，ｌｓ ｃｍｄ）が供給されることを特徴とする請求項３乃至１４のいずれか１項記載の駆動装置。
  16. 前記制御回路(43)は、ＡＳＩＣ集積基板によって規定されることを特徴とする請求項１乃至１５のいずれか１項記載の駆動装置。
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