JP2005175035A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】
半導体装置の製造方法において、比較的簡便な方法で不純物の縦方向と横方向との拡散のアンバランスによる不都合を解消できる方法を提供することを目的とする。
【解決手段】
ラテラル型MOSFET10の製造において、P+型拡散領域12の形成時とN+型拡散領域13の形成時とで異なるマスクを用いる。すなわち、P+型拡散領域12の形成時にはマスクの先端部を符号Bのラインのところに位置させ、N+型拡散領域13の形成時にはマスクの先端部を符号Aのラインのところに位置させる。符号Aのラインと符号Bのラインとの距離は、P+型拡散領域12の形成時に注入するP型不純物を拡散したときに、横方向の拡散距離が縦方向の拡散距離に対して85%またはそれ以下になるので、この距離の対応したものとする。
【選択図】 図1
半導体装置の製造方法において、比較的簡便な方法で不純物の縦方向と横方向との拡散のアンバランスによる不都合を解消できる方法を提供することを目的とする。
【解決手段】
ラテラル型MOSFET10の製造において、P+型拡散領域12の形成時とN+型拡散領域13の形成時とで異なるマスクを用いる。すなわち、P+型拡散領域12の形成時にはマスクの先端部を符号Bのラインのところに位置させ、N+型拡散領域13の形成時にはマスクの先端部を符号Aのラインのところに位置させる。符号Aのラインと符号Bのラインとの距離は、P+型拡散領域12の形成時に注入するP型不純物を拡散したときに、横方向の拡散距離が縦方向の拡散距離に対して85%またはそれ以下になるので、この距離の対応したものとする。
【選択図】 図1
Description
本発明は、半導体装置の製造方法に係り、特にMOSFET(電界効果型トランジスタ)またはIGBT(絶縁ゲート型バイポーラトランジスタ)の構造の製造方法に関する。
MOSFETやIGBTの構造は、整流回路のスイッチング素子などとして広く利用されている。図14は、従来技術に係るラテラル型MOSFETのゲート電極付近の構造を示す断面図である。図14の符号において、10はラテラル型MOSFET、11はN−型ウェル、12はP+型拡散領域、13はN+型拡散領域、16はゲート絶縁膜、17はポリシリコン膜、18は層間絶縁膜、19はソース電極膜、22,23は外縁部を示す。
図14は、閾値電圧(Vth)が1V、ゲート絶縁膜16の膜厚は50nm、Vdssを30VとしたMOSFETの一例であり、チャネル形成領域の周辺部分のみを表したものである。この例において、N−型ウェル11は、N型シリコン基板からなるものであり、その不純物濃度はほぼ1.0E16である。P+型拡散領域12及びN+型拡散領域13は、N型シリコン基板にそれぞれP型及びN型の不純物を注入、拡散して形成したものである。また、これらの不純物の表面濃度は、それぞれほぼ1.0E17、ほぼ1.0E20となる。
また、N−型ウェル11、P+型拡散領域12及びN+型拡散領域13に跨るようにゲート絶縁膜16を形成し、さらにゲート絶縁膜16の上にゲート電極膜となるポリシリコン膜17及び層間絶縁膜18を積層させてゲート電極構造を形成している。また、P+型拡散領域12及びN+型拡散領域13の露出している部分の上にはソース電極膜19を形成している。さらに、P+型拡散領域12及びN+型拡散領域13の近傍には、図示しないN型拡散領域と、このN型拡散領域の上に図示しないドレイン電極膜が形成されている。
以上の構造において、ソース電極膜19とドレイン電極膜との間に電圧を印加するとともに、ポリシリコン膜17とソース電極膜19との間に閾値以上の電圧を印加すると、P+型拡散領域12のゲート絶縁膜16との境界近傍に反転層が形成されてチャネルとなる。そして、このチャネルを通ってドレイン電極膜からソース電極膜19へ電流が流れる。
さらに、図14に示した構造の製造方法について説明する。図15ないし図17は、従来技術に係るラテラル型MOSFETにおけるゲート電極近傍の構造の製造方法を示す断面図(1)ないし(3)である。図15ないし図17の符号において、18は層間絶縁膜、19はソース電極膜、22,23は外縁部、27はシリコン酸化膜、28は金属膜、31はホウ素(Boron)イオン、32はリン(Phosphorus)イオン、33はフォトレジスト膜、35はシリコン基板を示し、その他の符号は図14と同じものを示す。
まず、図15(a)に示すように、N−型ウェル11の上にゲート絶縁膜16及びポリシリコン膜17を形成してから、図15(b)に示すように、ポリシリコン膜17をマスクとしてホウ素イオン31を注入して拡散させ、P+型拡散領域12を形成する。さらに、図15(c)に示すように、フォトレジスト膜33を所定のパターンに形成する。そして、図16(d)に示すように、ポリシリコン膜17及びフォトレジスト膜33をマスクとしてリンイオン32を注入して拡散させ、N+型拡散領域13を形成する。したがって、ポリシリコン膜17は、P+型拡散領域12及びN+型拡散領域13の形成においてマスクとなる。
次に、図16(e)に示すように、N−型ウェル11、P+型拡散領域12、N+型拡散領域13及びポリシリコン膜17などを覆うようにシリコン酸化膜27を形成し、さらに、図16(f)に示すように、シリコン酸化膜27をパターニングして層間絶縁膜18とする。そして、図17(g)に示すように、N−型ウェル11、P+型拡散領域12、N+型拡散領域13及び層間絶縁膜18を覆うように金属膜28を形成し、さらに金属膜28をパターニングして、図14に示したソース電極膜19とする。
以上のように、従来技術では、P+型拡散領域12及びN+型拡散領域13の形成においてポリシリコン膜17を用いたセルフアライメントによることが一般的である。ところが、セルフアライメントによってP+型拡散領域12を形成すると、周知の通り、横方向の拡散が十分に得られないという問題がある。すなわち、横方向の拡散距離が縦方向の拡散距離の85%あるいはそれ以下となるので、P+型拡散領域12の拡散外縁(拡散範囲)が図14の外縁部22のように形成されずに、外縁部23のように形成される場合がある。P+型拡散領域12の拡散外縁が外縁部23のように形成されると、ソース電極膜19とドレイン電極膜とが短絡した状態となるので、スイッチング素子としての機能を果たさなくなる。
そこで、セルフアライメントにおける縦方向と横方向との拡散のアンバランスを解消するために、拡散抑制物質を深く注入することによって縦方向の拡散を抑制することにより、縦方向の拡散と横方向の拡散をほぼ等しくする方法が考えられている。(例えば、特許文献1参照。)しかし、縦方向の拡散を抑制する物質の拡散工程の管理が十分でない場合、縦方向の拡散を過剰に抑制して、P+型拡散領域12とN+型拡散領域13との拡散深さがほぼ等しくなるなど、半導体素子の動作に悪影響を及ぼすこともある。すなわち、縦方向の拡散を抑制する方法では、工程管理が複雑困難になるので、好ましい解決方法とは言えない。また、横方向の拡散距離が縦方向の85%程度となることをあらかじめ想定して、不純物を拡散させる加熱工程を長くすることも可能であるが、加熱時間が長くなると縦方向の拡散が過大になってMOSFETの特性に影響を与えることも懸念される。なお、以上の説明では、ラテラル型のMOSFETを事例として取り上げたが、縦型のMOSFETについても同様の問題が存在し、さらにIGBTについても同様である。
特開平4−304625 第2ないし4頁、並びに図1に記載
本発明は、以上の課題に鑑みて、半導体装置の製造方法において、比較的簡便な方法で不純物の縦方向と横方向との拡散のアンバランスによる不都合を解消できる方法を提供することを目的とする。
上記の課題を解決するための手段として、本発明は、半導体装置の製造方法において、N型半導体基板の第1の主面に、一辺が所定部位に位置するようにフォトレジスト膜を形成する第1の工程と、前記フォトレジスト膜をマスクとして前記N型半導体基板にP型不純物を注入して拡散させ、前記第1の主面からの深さが所定長さと等しくなるようにP型拡散領域を形成する第2の工程と、前記フォトレジスト膜を除去する第3の工程と、前記P型拡散領域の表面の一部を覆うように選択的にゲート絶縁膜を形成する第4の工程と、前記ゲート絶縁膜上に、かつ、一端が前記所定部位よりも前記所定長さ分だけP型拡散領域の中心側に位置するようにゲート電極膜を形成する第5の工程と、前記ゲート電極膜をマスクとして前記P型拡散領域の表面からN型不純物を注入して拡散させ、前記P型拡散領域よりも浅いN型拡散領域を形成する第6の工程と、を有することを特徴とすることを特徴とするものである。
したがって、上記の手段によれば、まず写真工程によってP型拡散領域を形成し、この後にゲート電極膜によるセルフアライメントでN型拡散領域を形成するので、P型拡散領域とN型拡散領域との不純物注入領域(窓)を異なるものにできる。よって、不純物注入領域の設定によって横方向の拡散の不十分な点を補うことができる。
また、本発明は、半導体基板上にエピタキシャル成長によってN−型エピタキシャル層を形成する第1の工程と、前記N−型エピタキシャル層の表面からP型不純物を注入して拡散させ、前記N−型エピタキシャル層の表面から所定の深さの範囲に前記N−型エピタキシャル層よりも低濃度のN−型低濃度層を形成する第2の工程と、前記N−型低濃度層の表面からP型不純物を選択的に注入して拡散させ、前記N−型低濃度層よりも深くP型拡散領域を形成する第3の工程と、前記P型拡散領域の表面の一部を覆うように選択的にゲート絶縁膜を形成する第4の工程と、前記ゲート絶縁膜上にゲート電極膜を形成する第5の工程と、前記ゲート電極膜をマスクとして前記P型拡散領域の表面からN型不純物を注入して拡散させ、前記P型拡散領域よりも浅いN型拡散領域を形成する第6の工程と、を有することを特徴とするものとした。
したがって、N−型エピタキシャル層の表面から所定の深さの範囲にN−型エピタキシャル層よりも低濃度のN−型低濃度層を形成して半導体装置の特性向上を図っても、P型拡散領域とN型拡散領域との不純物注入領域を異なるものにしたので、縦方向と横方向との拡散のアンバランスを確実に解消できる。
本発明は、P型拡散領域とN型拡散領域とを異なるマスクで形成する、または、N−型エピタキシャル層の表面から所定の深さの範囲にN−型低濃度層を形成するようにしたので、縦方向と横方向との拡散のアンバランスに問題を解消でき、半導体装置の製造における歩留まりを向上することができる。
本発明の各実施例は、ラテラル型MOSFETの製造方法において、P型拡散領域を形成するときに使用するマスクとN型拡散領域を形成するときに使用するマスクを異なるものとし、あるいは、P型拡散領域を形成する前にN−型低濃度層を形成することに大きな特徴がある。以下に、この特徴を有する実施例について図面を参照しながら詳しく説明する。
まず、本発明の実施対象となるMOSFETの構造について、図面に基づいて説明する。図1は、本発明の実施例1に係るラテラル型MOSFETのゲート電極付近の構造を示す断面図である。図1の符号は、すべて図14と同じものを示す。また、図12は、本発明の実施対象となるラテラル型MOSFETの概略構造を示す断面図である。図12において、10はラテラル型MOSFET、14はN型拡散領域、15はN型高濃度ウェル、17はポリシリコン膜、18は層間絶縁膜、20はゲート電極膜、21はドレイン電極膜を示し、その他の符号は図14と同じものを示す。
図12に示すように、ラテラル型MOSFET10は、シリコン基板の同一主面上にすべての電極が形成される構造を持ち、パワーICにおいて非常に利用されている。従来技術に係るMOSFETとの比較を容易にするために、図14に示したものと同様に、閾値電圧(Vth)が1V、ゲート絶縁膜16の膜厚は50nm、Vdssを30Vとする。
ラテラル型MOSFET10において、N−型ウェル11は、N型シリコン基板において不純物を注入、拡散しなかった部分からなり、その不純物濃度はほぼ1.0E16である。P+型拡散領域12は、N型シリコン基板にホウ素イオンを注入、拡散して形成したものであり、その不純物の表面濃度はほぼ1.0E17である。また、ラテラル型MOSFET10の動作時には、ゲート絶縁膜16近傍の部分にN型反転層が現れてチャネルとしての機能を果たす。N+型拡散領域13は、N型シリコン基板にリンイオンを注入、拡散して形成したものであり、その不純物の表面濃度はほぼ1.0E20である。また、ラテラル型MOSFET10の動作時には、ソース領域としての機能を持つ。なお、注入するP型及びN型の不純物は、ホウ素イオン及びリンイオン以外のものであっても良い。
また、N型拡散領域14は、N型シリコン基板にリンイオンを注入、拡散して形成したものであり、その不純物の表面濃度はほぼ1.0E19としている。また、ラテラル型MOSFET10の動作時には、ドレイン領域としての機能を持つ。N型高濃度ウェル15も、他のN型領域と同様の方法で形成され、その不純物の表面濃度はN−型ウェル11よりも高く、ほぼ2.0E19としている。N型高濃度ウェル15を形成することにより、オン抵抗の低減することができるが、必要ない場合には省略することももちろん可能である。
ゲート絶縁膜16、ポリシリコン膜17及び層間絶縁膜18は、図14に示したものとほぼ同様であるが、この例においては、層間絶縁膜18を溝状に開口させ、この開口部からポリシリコン膜17とゲート電極膜20を接続している。溝状の開口部を利用してポリシリコン膜17とゲート電極膜20を接続すると、ゲート抵抗を低減してMOSFETの動作特性を改善することができる。
ソース電極膜19、ゲート電極膜20及びドレイン電極膜21は、Al−SiまたはAl−Si−Cuで形成している。なお、これらの電極膜の材質は、電極膜として好ましい金属であれば、Mo、Niなど他のものであっても良く、さらに複数の金属膜を積層して1つの電極膜とすることも可能である。
以上説明したラテラル型MOSFET10において、ソース電極膜19とドレイン電極膜21との間に電圧を印加するとともに、ゲート電極膜20とソース電極膜19との間に閾値以上の電圧を印加すると、P+型拡散領域12にチャネルが形成される。そして、このチャネルを通ってドレイン電極膜21からソース電極膜19へ電流が流れる。
ところで、ラテラル型MOSFET10では、P+型拡散領域12の形成時とN+型拡散領域13の形成時とで異なるマスクを用いている。さらに、図1に示すように、P+型拡散領域12の形成時にはマスクの先端部を符号Bのラインのところに位置させ、N+型拡散領域13の形成時にはマスクの先端部を符号Aのラインのところに位置させている。この異なるマスクを用いる製造方法について以下に説明する。
図2ないし図6は、本発明の実施例1に係るラテラル型MOSFETのゲート電極付近の構造の製造方法を示す断面図(1)〜(5)である。図2ないし図6の符号において、25はシリコン酸化膜、26はシリコン酸化膜、30はフォトレジスト膜であり、その他の符号は図15ないし図17と同じものを示す。
まず、図2(a)に示すように、ゲート電極形成部位に前工程において形成したシリコン酸化膜25などがある場合はすべて除去しておく。そして、図2(b)に示すように、シリコン基板35の表面にフォトレジスト膜30を形成し、P+型拡散領域12の形成範囲に合わせてパターン化する。このとき、フォトレジスト膜30の端部は、注入するP型不純物を拡散したときに、横方向の拡散距離が縦方向の拡散距離に対して85%またはそれ以下になることを考慮しておく。すなわち、後述するポリシリコン膜17のマスクの端部を基準として、縦方向の拡散距離の15%に相当する距離、ないし想定し得る最大の拡散不足に対応できる距離だけフォトレジスト膜30の端部をセットバックさせる。
そして、フォトレジスト膜30を除去した後、図2(c)に示すように、ホウ素イオン31を注入し、さらに加熱して拡散させて、図3(d)に示したP+型拡散領域12を形成する。そして、図3(e)及び(f)に示すように、シリコン基板の表面にシリコン酸化膜26を形成し、続けて、ポリシリコン膜17を所定パターンに形成する。次に、図4(g)に示すように、フォトレジスト膜33を形成し、さらにN型拡散領域14の形成領域に合わせてパターン化する。続けて、図4(h)に示すように、ポリシリコン膜17及びフォトレジスト膜33をマスクとしてリンイオン32を注入し、さらに加熱して拡散させて、図4(i)に示したN+型拡散領域13を形成する。次に、図5(j)及び(k)に示すように、フォトレジスト膜33を除去するとともに、シリコン酸化膜26の不要部分をエッチングする。残余のシリコン酸化膜はゲート絶縁膜16となる。
くわえて、図5(l)及び図6(m)に示すように、ポリシリコン膜17及びゲート絶縁膜16を含めシリコン基板35全体を覆うようにシリコン酸化膜27を形成した後、不要部分をエッチングで除去して層間絶縁膜18を形成する。次に、図6(o)に示すように、Al−SiまたはAl−Si−Cuを層間絶縁膜18及びゲート絶縁膜16を含めシリコン基板35の上に堆積させて金属膜28を形成する。
以上のように、ラテラル型MOSFET10を図2ないし図6の工程に従って製造した場合、ポリシリコン膜17を用いたセルフアライメントによるN+型拡散領域13の形成の前に、横方向と縦方向との拡散距離の差を考慮しながらP+型拡散領域12を形成するので、図14に示したような問題の発生を防止することが可能になる。なお、上述の実施例は、シリコン基板に対して拡散領域を形成したラテラル型MOSFETであるが、本発明は、N−型シリコン基板上にエピタキシャル成長でN−型シリコン層を形成し、このN−型シリコン層に拡散領域を形成するものに対しても好ましく適用できる。
ところで、横方向と縦方向との拡散距離の差を考慮するにあたっては、シリコン基板35を平面的に見たときにP+型拡散領域12の角部となる部分については特別の配慮が必要となる。図13は、ラテラル型MOSFETのP+型拡散領域の角部を示す平面図及び断面図である。図13において、(a)はラテラル型MOSFETのP+型拡散領域の角部近傍の平面構成を示すものであり、(b)はA−A線断面を示し、(c)はB−B線断面を示す。また、図13において用いた符号は、図14ないし図17の符号と同じものを示す。
図13(b)に示すように、P+型拡散領域12の角部以外の部分では、横方向と縦方向との拡散距離の差を考慮することにより、P+型拡散領域12の外縁部23はチャネルが正常に形成される部位に位置している。しかし、P+型拡散領域12の角部では、図13(c)に示すように、P+型拡散領域12の外縁部23がN+型拡散領域13に接近しており、拡散工程のバラツキによってこの角部でソース電極膜19とドレイン電極膜21との短絡が発生することが考えられる。
これは、P+型拡散領域12の形成時の拡散窓の角方向、すなわち図13(a)のB−B線の右上端方向には不純物が拡散しにくいことによる。したがって、P+型拡散領域12の形成時には、上記の短絡を発生させないように、例えば図13(a)の外縁部22に示すところまで不純物が拡散するように、フォトレジスト膜30の角部を他の部分よりもさらにセットバックさせることが望ましい。
次に、本発明の実施例2に係るラテラル型MOSFETのゲート電極付近の構造の製造方法について説明する。図7ないし図11は、本発明の実施例2に係るラテラル型MOSFETのゲート電極付近の構造の製造方法を示す断面図(1)〜(5)である。図7ないし図11の符号において、24はN−型拡散層、29は外縁部であり、その他の符号は図15ないし図17と同じものを示す。
一般的に、MOSFETやIGBTなどのパワー半導体装置は、耐圧を確保するために、シリコン基板のトランジスタ形成面の表面近傍の不純物濃度は相対的に高くするのが一般的である。しかし、低耐圧でも構わないものにおいては、半導体装置の特性改善のために、上記表面近傍の不純物濃度を相対的に低くすることがある。このような場合、実施例1とは逆に、P+型拡散領域12の形成時の横方向の不純物拡散距離が縦方向のそれよりも過剰に長くなることがある。したがって、以下に述べるようなマスクの調整が必要となる。
実施例2においては、図7(a)に示すように、ゲート電極形成部位に前工程において形成したシリコン酸化膜25などを除去したら、図7(b)及び(c)に示すように、シリコン基板35にホウ素イオン14を全面的に注入、拡散させてN−型ウェル11よりも低濃度のN−型拡散層24を形成する。次に、図8(d)に示すように、フォトレジスト膜30をP+型拡散領域12の形成範囲に合わせてパターン化する。このとき、フォトレジスト膜30の端部は、注入するP型不純物を拡散したときに、横方向の拡散距離が縦方向の拡散距離に対してほぼ等しくなるように考慮する。すなわち、N+型拡散領域13形成時の拡散窓よりもP+型拡散領域12の拡散窓が狭くなるように、ポリシリコン膜17のマスクの端部よりも前進させる。これは、実施例1とは逆方向の調整となる。
次に、図8(e)及び(f)に示すように、ホウ素イオン31を注入、拡散させてP+型拡散領域12を形成する。そして、図9(g)から図11(m)に示すように、N+型拡散領域13などを実施例1と同様に形成し、図11(n)示すラテラル型MOSFET10を形成する。
以上のように、ラテラル型MOSFET10を図7ないし図11の工程に従って製造した場合、ポリシリコン膜17を用いたセルフアライメントによるN+型拡散領域13の形成の前に、横方向と縦方向との拡散距離の差を考慮しながらP+型拡散領域12を形成するので、不純物が横方向に過剰に拡散する問題の発生を防止することが可能になる。
なお、実施例1及び2においては、ラテラル型のMOSFETを事例として取り上げたが、本発明は、縦型のMOSFETに対しても好ましく適用できる。さらに、MOSFETと同様のゲート電極構造を有するIGBTについても同様に適用できる。
10:半導体装置
11:N型ウェル
12:P+型拡散領域
13:N+型拡散領域
14:N型拡散領域
15:N型高濃度ウェル
16:ゲート絶縁膜
17:ポリシリコン膜
18:層間絶縁膜
19:ソース電極膜
20:ゲート電極膜
21:ドレイン電極膜
22:外縁部
23:外縁部
24:N−型拡散層
25:シリコン酸化膜
26:シリコン酸化膜
27:シリコン酸化膜
28:金属膜
29:外縁部
30:フォトレジスト膜
31:ホウ素イオン
32:リンイオン
33:フォトレジスト膜
34:エピタキシャル層
35:シリコン基板
11:N型ウェル
12:P+型拡散領域
13:N+型拡散領域
14:N型拡散領域
15:N型高濃度ウェル
16:ゲート絶縁膜
17:ポリシリコン膜
18:層間絶縁膜
19:ソース電極膜
20:ゲート電極膜
21:ドレイン電極膜
22:外縁部
23:外縁部
24:N−型拡散層
25:シリコン酸化膜
26:シリコン酸化膜
27:シリコン酸化膜
28:金属膜
29:外縁部
30:フォトレジスト膜
31:ホウ素イオン
32:リンイオン
33:フォトレジスト膜
34:エピタキシャル層
35:シリコン基板
Claims (2)
- N型半導体基板の第1の主面に、一辺が所定部位に位置するようにフォトレジスト膜を形成する第1の工程と、
前記フォトレジスト膜をマスクとして前記N型半導体基板にP型不純物を注入して拡散させ、前記第1の主面からの深さが所定長さと等しくなるようにP型拡散領域を形成する第2の工程と、
前記フォトレジスト膜を除去する第3の工程と、
前記P型拡散領域の表面の一部を覆うように選択的にゲート絶縁膜を形成する第4の工程と、
前記ゲート絶縁膜上に、かつ、一端が前記所定部位よりも前記所定長さ分だけP型拡散領域の中心側に位置するようにゲート電極膜を形成する第5の工程と、
前記ゲート電極膜をマスクとして前記P型拡散領域の表面からN型不純物を注入して拡散させ、前記P型拡散領域よりも浅いN型拡散領域を形成する第6の工程と、
を有することを特徴とする半導体装置の製造方法。 - 半導体基板上にエピタキシャル成長によってN−型エピタキシャル層を形成する第1の工程と、
前記N−型エピタキシャル層の表面からP型不純物を注入して拡散させ、前記N−型エピタキシャル層の表面から所定の深さの範囲に前記N−型エピタキシャル層よりも低濃度のN−型低濃度層を形成する第2の工程と、
前記N−型低濃度層の表面からP型不純物を選択的に注入して拡散させ、前記N−型低濃度層よりも深いP型拡散領域を形成する第3の工程と、
前記P型拡散領域の表面の一部を覆うように選択的にゲート絶縁膜を形成する第4の工程と、
前記ゲート絶縁膜上にゲート電極膜を形成する第5の工程と、
前記ゲート電極膜をマスクとして前記P型拡散領域の表面からN型不純物を注入して拡散させ、前記P型拡散領域よりも浅いN型拡散領域を形成する第6の工程と、
を有することを特徴とする半導体装置の製造方法。
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Cited By (1)
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---|---|---|---|---|
JP2009277741A (ja) * | 2008-05-13 | 2009-11-26 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
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2003
- 2003-12-09 JP JP2003409884A patent/JP2005175035A/ja active Pending
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JP2009277741A (ja) * | 2008-05-13 | 2009-11-26 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
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