JP2005175035A

JP2005175035A - 半導体装置の製造方法

Info

Publication number: JP2005175035A
Application number: JP2003409884A
Authority: JP
Inventors: Makoto Kitaguchi; 誠北口
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 2003-12-09
Filing date: 2003-12-09
Publication date: 2005-06-30

Abstract

【課題】
半導体装置の製造方法において、比較的簡便な方法で不純物の縦方向と横方向との拡散のアンバランスによる不都合を解消できる方法を提供することを目的とする。
【解決手段】
ラテラル型ＭＯＳＦＥＴ１０の製造において、Ｐ^＋型拡散領域１２の形成時とＮ^＋型拡散領域１３の形成時とで異なるマスクを用いる。すなわち、Ｐ^＋型拡散領域１２の形成時にはマスクの先端部を符号Ｂのラインのところに位置させ、Ｎ^＋型拡散領域１３の形成時にはマスクの先端部を符号Ａのラインのところに位置させる。符号Ａのラインと符号Ｂのラインとの距離は、Ｐ^＋型拡散領域１２の形成時に注入するＰ型不純物を拡散したときに、横方向の拡散距離が縦方向の拡散距離に対して８５％またはそれ以下になるので、この距離の対応したものとする。
【選択図】図１

Description

本発明は、半導体装置の製造方法に係り、特にＭＯＳＦＥＴ（電界効果型トランジスタ）またはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）の構造の製造方法に関する。

ＭＯＳＦＥＴやＩＧＢＴの構造は、整流回路のスイッチング素子などとして広く利用されている。図１４は、従来技術に係るラテラル型ＭＯＳＦＥＴのゲート電極付近の構造を示す断面図である。図１４の符号において、１０はラテラル型ＭＯＳＦＥＴ、１１はＮ⁻型ウェル、１２はＰ^＋型拡散領域、１３はＮ^＋型拡散領域、１６はゲート絶縁膜、１７はポリシリコン膜、１８は層間絶縁膜、１９はソース電極膜、２２，２３は外縁部を示す。

図１４は、閾値電圧（Ｖｔｈ）が１Ｖ、ゲート絶縁膜１６の膜厚は５０ｎｍ、Ｖｄｓｓを３０ＶとしたＭＯＳＦＥＴの一例であり、チャネル形成領域の周辺部分のみを表したものである。この例において、Ｎ⁻型ウェル１１は、Ｎ型シリコン基板からなるものであり、その不純物濃度はほぼ１．０Ｅ１６である。Ｐ^＋型拡散領域１２及びＮ^＋型拡散領域１３は、Ｎ型シリコン基板にそれぞれＰ型及びＮ型の不純物を注入、拡散して形成したものである。また、これらの不純物の表面濃度は、それぞれほぼ１．０Ｅ１７、ほぼ１．０Ｅ２０となる。

また、Ｎ⁻型ウェル１１、Ｐ^＋型拡散領域１２及びＮ^＋型拡散領域１３に跨るようにゲート絶縁膜１６を形成し、さらにゲート絶縁膜１６の上にゲート電極膜となるポリシリコン膜１７及び層間絶縁膜１８を積層させてゲート電極構造を形成している。また、Ｐ^＋型拡散領域１２及びＮ^＋型拡散領域１３の露出している部分の上にはソース電極膜１９を形成している。さらに、Ｐ^＋型拡散領域１２及びＮ^＋型拡散領域１３の近傍には、図示しないＮ型拡散領域と、このＮ型拡散領域の上に図示しないドレイン電極膜が形成されている。

以上の構造において、ソース電極膜１９とドレイン電極膜との間に電圧を印加するとともに、ポリシリコン膜１７とソース電極膜１９との間に閾値以上の電圧を印加すると、Ｐ^＋型拡散領域１２のゲート絶縁膜１６との境界近傍に反転層が形成されてチャネルとなる。そして、このチャネルを通ってドレイン電極膜からソース電極膜１９へ電流が流れる。

さらに、図１４に示した構造の製造方法について説明する。図１５ないし図１７は、従来技術に係るラテラル型ＭＯＳＦＥＴにおけるゲート電極近傍の構造の製造方法を示す断面図（１）ないし（３）である。図１５ないし図１７の符号において、１８は層間絶縁膜、１９はソース電極膜、２２，２３は外縁部、２７はシリコン酸化膜、２８は金属膜、３１はホウ素（Ｂｏｒｏｎ）イオン、３２はリン（Ｐｈｏｓｐｈｏｒｕｓ）イオン、３３はフォトレジスト膜、３５はシリコン基板を示し、その他の符号は図１４と同じものを示す。

まず、図１５（ａ）に示すように、Ｎ⁻型ウェル１１の上にゲート絶縁膜１６及びポリシリコン膜１７を形成してから、図１５（ｂ）に示すように、ポリシリコン膜１７をマスクとしてホウ素イオン３１を注入して拡散させ、Ｐ^＋型拡散領域１２を形成する。さらに、図１５（ｃ）に示すように、フォトレジスト膜３３を所定のパターンに形成する。そして、図１６（ｄ）に示すように、ポリシリコン膜１７及びフォトレジスト膜３３をマスクとしてリンイオン３２を注入して拡散させ、Ｎ^＋型拡散領域１３を形成する。したがって、ポリシリコン膜１７は、Ｐ^＋型拡散領域１２及びＮ^＋型拡散領域１３の形成においてマスクとなる。

次に、図１６（ｅ）に示すように、Ｎ⁻型ウェル１１、Ｐ^＋型拡散領域１２、Ｎ^＋型拡散領域１３及びポリシリコン膜１７などを覆うようにシリコン酸化膜２７を形成し、さらに、図１６（ｆ）に示すように、シリコン酸化膜２７をパターニングして層間絶縁膜１８とする。そして、図１７（ｇ）に示すように、Ｎ⁻型ウェル１１、Ｐ^＋型拡散領域１２、Ｎ^＋型拡散領域１３及び層間絶縁膜１８を覆うように金属膜２８を形成し、さらに金属膜２８をパターニングして、図１４に示したソース電極膜１９とする。

以上のように、従来技術では、Ｐ^＋型拡散領域１２及びＮ^＋型拡散領域１３の形成においてポリシリコン膜１７を用いたセルフアライメントによることが一般的である。ところが、セルフアライメントによってＰ^＋型拡散領域１２を形成すると、周知の通り、横方向の拡散が十分に得られないという問題がある。すなわち、横方向の拡散距離が縦方向の拡散距離の８５％あるいはそれ以下となるので、Ｐ^＋型拡散領域１２の拡散外縁（拡散範囲）が図１４の外縁部２２のように形成されずに、外縁部２３のように形成される場合がある。Ｐ^＋型拡散領域１２の拡散外縁が外縁部２３のように形成されると、ソース電極膜１９とドレイン電極膜とが短絡した状態となるので、スイッチング素子としての機能を果たさなくなる。

そこで、セルフアライメントにおける縦方向と横方向との拡散のアンバランスを解消するために、拡散抑制物質を深く注入することによって縦方向の拡散を抑制することにより、縦方向の拡散と横方向の拡散をほぼ等しくする方法が考えられている。（例えば、特許文献１参照。）しかし、縦方向の拡散を抑制する物質の拡散工程の管理が十分でない場合、縦方向の拡散を過剰に抑制して、Ｐ^＋型拡散領域１２とＮ^＋型拡散領域１３との拡散深さがほぼ等しくなるなど、半導体素子の動作に悪影響を及ぼすこともある。すなわち、縦方向の拡散を抑制する方法では、工程管理が複雑困難になるので、好ましい解決方法とは言えない。また、横方向の拡散距離が縦方向の８５％程度となることをあらかじめ想定して、不純物を拡散させる加熱工程を長くすることも可能であるが、加熱時間が長くなると縦方向の拡散が過大になってＭＯＳＦＥＴの特性に影響を与えることも懸念される。なお、以上の説明では、ラテラル型のＭＯＳＦＥＴを事例として取り上げたが、縦型のＭＯＳＦＥＴについても同様の問題が存在し、さらにＩＧＢＴについても同様である。
特開平４−３０４６２５第２ないし４頁、並びに図１に記載

本発明は、以上の課題に鑑みて、半導体装置の製造方法において、比較的簡便な方法で不純物の縦方向と横方向との拡散のアンバランスによる不都合を解消できる方法を提供することを目的とする。

上記の課題を解決するための手段として、本発明は、半導体装置の製造方法において、Ｎ型半導体基板の第１の主面に、一辺が所定部位に位置するようにフォトレジスト膜を形成する第１の工程と、前記フォトレジスト膜をマスクとして前記Ｎ型半導体基板にＰ型不純物を注入して拡散させ、前記第１の主面からの深さが所定長さと等しくなるようにＰ型拡散領域を形成する第２の工程と、前記フォトレジスト膜を除去する第３の工程と、前記Ｐ型拡散領域の表面の一部を覆うように選択的にゲート絶縁膜を形成する第４の工程と、前記ゲート絶縁膜上に、かつ、一端が前記所定部位よりも前記所定長さ分だけＰ型拡散領域の中心側に位置するようにゲート電極膜を形成する第５の工程と、前記ゲート電極膜をマスクとして前記Ｐ型拡散領域の表面からＮ型不純物を注入して拡散させ、前記Ｐ型拡散領域よりも浅いＮ型拡散領域を形成する第６の工程と、を有することを特徴とすることを特徴とするものである。

したがって、上記の手段によれば、まず写真工程によってＰ型拡散領域を形成し、この後にゲート電極膜によるセルフアライメントでＮ型拡散領域を形成するので、Ｐ型拡散領域とＮ型拡散領域との不純物注入領域（窓）を異なるものにできる。よって、不純物注入領域の設定によって横方向の拡散の不十分な点を補うことができる。

また、本発明は、半導体基板上にエピタキシャル成長によってＮ⁻型エピタキシャル層を形成する第１の工程と、前記Ｎ⁻型エピタキシャル層の表面からＰ型不純物を注入して拡散させ、前記Ｎ⁻型エピタキシャル層の表面から所定の深さの範囲に前記Ｎ⁻型エピタキシャル層よりも低濃度のＮ⁻型低濃度層を形成する第２の工程と、前記Ｎ⁻型低濃度層の表面からＰ型不純物を選択的に注入して拡散させ、前記Ｎ⁻型低濃度層よりも深くＰ型拡散領域を形成する第３の工程と、前記Ｐ型拡散領域の表面の一部を覆うように選択的にゲート絶縁膜を形成する第４の工程と、前記ゲート絶縁膜上にゲート電極膜を形成する第５の工程と、前記ゲート電極膜をマスクとして前記Ｐ型拡散領域の表面からＮ型不純物を注入して拡散させ、前記Ｐ型拡散領域よりも浅いＮ型拡散領域を形成する第６の工程と、を有することを特徴とするものとした。

したがって、Ｎ⁻型エピタキシャル層の表面から所定の深さの範囲にＮ⁻型エピタキシャル層よりも低濃度のＮ⁻型低濃度層を形成して半導体装置の特性向上を図っても、Ｐ型拡散領域とＮ型拡散領域との不純物注入領域を異なるものにしたので、縦方向と横方向との拡散のアンバランスを確実に解消できる。

本発明は、Ｐ型拡散領域とＮ型拡散領域とを異なるマスクで形成する、または、Ｎ⁻型エピタキシャル層の表面から所定の深さの範囲にＮ⁻型低濃度層を形成するようにしたので、縦方向と横方向との拡散のアンバランスに問題を解消でき、半導体装置の製造における歩留まりを向上することができる。

本発明の各実施例は、ラテラル型ＭＯＳＦＥＴの製造方法において、Ｐ型拡散領域を形成するときに使用するマスクとＮ型拡散領域を形成するときに使用するマスクを異なるものとし、あるいは、Ｐ型拡散領域を形成する前にＮ⁻型低濃度層を形成することに大きな特徴がある。以下に、この特徴を有する実施例について図面を参照しながら詳しく説明する。

まず、本発明の実施対象となるＭＯＳＦＥＴの構造について、図面に基づいて説明する。図１は、本発明の実施例１に係るラテラル型ＭＯＳＦＥＴのゲート電極付近の構造を示す断面図である。図１の符号は、すべて図１４と同じものを示す。また、図１２は、本発明の実施対象となるラテラル型ＭＯＳＦＥＴの概略構造を示す断面図である。図１２において、１０はラテラル型ＭＯＳＦＥＴ、１４はＮ型拡散領域、１５はＮ型高濃度ウェル、１７はポリシリコン膜、１８は層間絶縁膜、２０はゲート電極膜、２１はドレイン電極膜を示し、その他の符号は図１４と同じものを示す。

図１２に示すように、ラテラル型ＭＯＳＦＥＴ１０は、シリコン基板の同一主面上にすべての電極が形成される構造を持ち、パワーＩＣにおいて非常に利用されている。従来技術に係るＭＯＳＦＥＴとの比較を容易にするために、図１４に示したものと同様に、閾値電圧（Ｖｔｈ）が１Ｖ、ゲート絶縁膜１６の膜厚は５０ｎｍ、Ｖｄｓｓを３０Ｖとする。

ラテラル型ＭＯＳＦＥＴ１０において、Ｎ⁻型ウェル１１は、Ｎ型シリコン基板において不純物を注入、拡散しなかった部分からなり、その不純物濃度はほぼ１．０Ｅ１６である。Ｐ^＋型拡散領域１２は、Ｎ型シリコン基板にホウ素イオンを注入、拡散して形成したものであり、その不純物の表面濃度はほぼ１．０Ｅ１７である。また、ラテラル型ＭＯＳＦＥＴ１０の動作時には、ゲート絶縁膜１６近傍の部分にＮ型反転層が現れてチャネルとしての機能を果たす。Ｎ^＋型拡散領域１３は、Ｎ型シリコン基板にリンイオンを注入、拡散して形成したものであり、その不純物の表面濃度はほぼ１．０Ｅ２０である。また、ラテラル型ＭＯＳＦＥＴ１０の動作時には、ソース領域としての機能を持つ。なお、注入するＰ型及びＮ型の不純物は、ホウ素イオン及びリンイオン以外のものであっても良い。

また、Ｎ型拡散領域１４は、Ｎ型シリコン基板にリンイオンを注入、拡散して形成したものであり、その不純物の表面濃度はほぼ１．０Ｅ１９としている。また、ラテラル型ＭＯＳＦＥＴ１０の動作時には、ドレイン領域としての機能を持つ。Ｎ型高濃度ウェル１５も、他のＮ型領域と同様の方法で形成され、その不純物の表面濃度はＮ⁻型ウェル１１よりも高く、ほぼ２．０Ｅ１９としている。Ｎ型高濃度ウェル１５を形成することにより、オン抵抗の低減することができるが、必要ない場合には省略することももちろん可能である。

ゲート絶縁膜１６、ポリシリコン膜１７及び層間絶縁膜１８は、図１４に示したものとほぼ同様であるが、この例においては、層間絶縁膜１８を溝状に開口させ、この開口部からポリシリコン膜１７とゲート電極膜２０を接続している。溝状の開口部を利用してポリシリコン膜１７とゲート電極膜２０を接続すると、ゲート抵抗を低減してＭＯＳＦＥＴの動作特性を改善することができる。

ソース電極膜１９、ゲート電極膜２０及びドレイン電極膜２１は、Ａｌ−ＳｉまたはＡｌ−Ｓｉ−Ｃｕで形成している。なお、これらの電極膜の材質は、電極膜として好ましい金属であれば、Ｍｏ、Ｎｉなど他のものであっても良く、さらに複数の金属膜を積層して１つの電極膜とすることも可能である。

以上説明したラテラル型ＭＯＳＦＥＴ１０において、ソース電極膜１９とドレイン電極膜２１との間に電圧を印加するとともに、ゲート電極膜２０とソース電極膜１９との間に閾値以上の電圧を印加すると、Ｐ^＋型拡散領域１２にチャネルが形成される。そして、このチャネルを通ってドレイン電極膜２１からソース電極膜１９へ電流が流れる。

ところで、ラテラル型ＭＯＳＦＥＴ１０では、Ｐ^＋型拡散領域１２の形成時とＮ^＋型拡散領域１３の形成時とで異なるマスクを用いている。さらに、図１に示すように、Ｐ^＋型拡散領域１２の形成時にはマスクの先端部を符号Ｂのラインのところに位置させ、Ｎ^＋型拡散領域１３の形成時にはマスクの先端部を符号Ａのラインのところに位置させている。この異なるマスクを用いる製造方法について以下に説明する。

図２ないし図６は、本発明の実施例１に係るラテラル型ＭＯＳＦＥＴのゲート電極付近の構造の製造方法を示す断面図（１）〜（５）である。図２ないし図６の符号において、２５はシリコン酸化膜、２６はシリコン酸化膜、３０はフォトレジスト膜であり、その他の符号は図１５ないし図１７と同じものを示す。

まず、図２（ａ）に示すように、ゲート電極形成部位に前工程において形成したシリコン酸化膜２５などがある場合はすべて除去しておく。そして、図２（ｂ）に示すように、シリコン基板３５の表面にフォトレジスト膜３０を形成し、Ｐ^＋型拡散領域１２の形成範囲に合わせてパターン化する。このとき、フォトレジスト膜３０の端部は、注入するＰ型不純物を拡散したときに、横方向の拡散距離が縦方向の拡散距離に対して８５％またはそれ以下になることを考慮しておく。すなわち、後述するポリシリコン膜１７のマスクの端部を基準として、縦方向の拡散距離の１５％に相当する距離、ないし想定し得る最大の拡散不足に対応できる距離だけフォトレジスト膜３０の端部をセットバックさせる。

そして、フォトレジスト膜３０を除去した後、図２（ｃ）に示すように、ホウ素イオン３１を注入し、さらに加熱して拡散させて、図３（ｄ）に示したＰ^＋型拡散領域１２を形成する。そして、図３（ｅ）及び（ｆ）に示すように、シリコン基板の表面にシリコン酸化膜２６を形成し、続けて、ポリシリコン膜１７を所定パターンに形成する。次に、図４（ｇ）に示すように、フォトレジスト膜３３を形成し、さらにＮ型拡散領域１４の形成領域に合わせてパターン化する。続けて、図４（ｈ）に示すように、ポリシリコン膜１７及びフォトレジスト膜３３をマスクとしてリンイオン３２を注入し、さらに加熱して拡散させて、図４（ｉ）に示したＮ^＋型拡散領域１３を形成する。次に、図５（ｊ）及び（ｋ）に示すように、フォトレジスト膜３３を除去するとともに、シリコン酸化膜２６の不要部分をエッチングする。残余のシリコン酸化膜はゲート絶縁膜１６となる。

くわえて、図５（ｌ）及び図６（ｍ）に示すように、ポリシリコン膜１７及びゲート絶縁膜１６を含めシリコン基板３５全体を覆うようにシリコン酸化膜２７を形成した後、不要部分をエッチングで除去して層間絶縁膜１８を形成する。次に、図６（ｏ）に示すように、Ａｌ−ＳｉまたはＡｌ−Ｓｉ−Ｃｕを層間絶縁膜１８及びゲート絶縁膜１６を含めシリコン基板３５の上に堆積させて金属膜２８を形成する。

以上のように、ラテラル型ＭＯＳＦＥＴ１０を図２ないし図６の工程に従って製造した場合、ポリシリコン膜１７を用いたセルフアライメントによるＮ^＋型拡散領域１３の形成の前に、横方向と縦方向との拡散距離の差を考慮しながらＰ^＋型拡散領域１２を形成するので、図１４に示したような問題の発生を防止することが可能になる。なお、上述の実施例は、シリコン基板に対して拡散領域を形成したラテラル型ＭＯＳＦＥＴであるが、本発明は、Ｎ⁻型シリコン基板上にエピタキシャル成長でＮ⁻型シリコン層を形成し、このＮ⁻型シリコン層に拡散領域を形成するものに対しても好ましく適用できる。

ところで、横方向と縦方向との拡散距離の差を考慮するにあたっては、シリコン基板３５を平面的に見たときにＰ^＋型拡散領域１２の角部となる部分については特別の配慮が必要となる。図１３は、ラテラル型ＭＯＳＦＥＴのＰ^＋型拡散領域の角部を示す平面図及び断面図である。図１３において、（ａ）はラテラル型ＭＯＳＦＥＴのＰ^＋型拡散領域の角部近傍の平面構成を示すものであり、（ｂ）はＡ−Ａ線断面を示し、（ｃ）はＢ−Ｂ線断面を示す。また、図１３において用いた符号は、図１４ないし図１７の符号と同じものを示す。

図１３（ｂ）に示すように、Ｐ^＋型拡散領域１２の角部以外の部分では、横方向と縦方向との拡散距離の差を考慮することにより、Ｐ^＋型拡散領域１２の外縁部２３はチャネルが正常に形成される部位に位置している。しかし、Ｐ^＋型拡散領域１２の角部では、図１３（ｃ）に示すように、Ｐ^＋型拡散領域１２の外縁部２３がＮ^＋型拡散領域１３に接近しており、拡散工程のバラツキによってこの角部でソース電極膜１９とドレイン電極膜２１との短絡が発生することが考えられる。

これは、Ｐ^＋型拡散領域１２の形成時の拡散窓の角方向、すなわち図１３（ａ）のＢ−Ｂ線の右上端方向には不純物が拡散しにくいことによる。したがって、Ｐ^＋型拡散領域１２の形成時には、上記の短絡を発生させないように、例えば図１３（ａ）の外縁部２２に示すところまで不純物が拡散するように、フォトレジスト膜３０の角部を他の部分よりもさらにセットバックさせることが望ましい。

次に、本発明の実施例２に係るラテラル型ＭＯＳＦＥＴのゲート電極付近の構造の製造方法について説明する。図７ないし図１１は、本発明の実施例２に係るラテラル型ＭＯＳＦＥＴのゲート電極付近の構造の製造方法を示す断面図（１）〜（５）である。図７ないし図１１の符号において、２４はＮ⁻型拡散層、２９は外縁部であり、その他の符号は図１５ないし図１７と同じものを示す。

一般的に、ＭＯＳＦＥＴやＩＧＢＴなどのパワー半導体装置は、耐圧を確保するために、シリコン基板のトランジスタ形成面の表面近傍の不純物濃度は相対的に高くするのが一般的である。しかし、低耐圧でも構わないものにおいては、半導体装置の特性改善のために、上記表面近傍の不純物濃度を相対的に低くすることがある。このような場合、実施例１とは逆に、Ｐ^＋型拡散領域１２の形成時の横方向の不純物拡散距離が縦方向のそれよりも過剰に長くなることがある。したがって、以下に述べるようなマスクの調整が必要となる。

実施例２においては、図７（ａ）に示すように、ゲート電極形成部位に前工程において形成したシリコン酸化膜２５などを除去したら、図７（ｂ）及び（ｃ）に示すように、シリコン基板３５にホウ素イオン１４を全面的に注入、拡散させてＮ⁻型ウェル１１よりも低濃度のＮ⁻型拡散層２４を形成する。次に、図８（ｄ）に示すように、フォトレジスト膜３０をＰ^＋型拡散領域１２の形成範囲に合わせてパターン化する。このとき、フォトレジスト膜３０の端部は、注入するＰ型不純物を拡散したときに、横方向の拡散距離が縦方向の拡散距離に対してほぼ等しくなるように考慮する。すなわち、Ｎ^＋型拡散領域１３形成時の拡散窓よりもＰ^＋型拡散領域１２の拡散窓が狭くなるように、ポリシリコン膜１７のマスクの端部よりも前進させる。これは、実施例１とは逆方向の調整となる。

次に、図８（ｅ）及び（ｆ）に示すように、ホウ素イオン３１を注入、拡散させてＰ^＋型拡散領域１２を形成する。そして、図９（ｇ）から図１１（ｍ）に示すように、Ｎ^＋型拡散領域１３などを実施例１と同様に形成し、図１１（ｎ）示すラテラル型ＭＯＳＦＥＴ１０を形成する。

以上のように、ラテラル型ＭＯＳＦＥＴ１０を図７ないし図１１の工程に従って製造した場合、ポリシリコン膜１７を用いたセルフアライメントによるＮ^＋型拡散領域１３の形成の前に、横方向と縦方向との拡散距離の差を考慮しながらＰ^＋型拡散領域１２を形成するので、不純物が横方向に過剰に拡散する問題の発生を防止することが可能になる。

なお、実施例１及び２においては、ラテラル型のＭＯＳＦＥＴを事例として取り上げたが、本発明は、縦型のＭＯＳＦＥＴに対しても好ましく適用できる。さらに、ＭＯＳＦＥＴと同様のゲート電極構造を有するＩＧＢＴについても同様に適用できる。

本発明の実施例１に係るラテラル型ＭＯＳＦＥＴのゲート電極付近の構造を示す断面図である。本発明の実施例１に係るラテラル型ＭＯＳＦＥＴのゲート電極付近の構造の製造方法を示す断面図（１）である。本発明の実施例１に係るラテラル型ＭＯＳＦＥＴのゲート電極付近の構造の製造方法を示す断面図（２）である。本発明の実施例１に係るラテラル型ＭＯＳＦＥＴのゲート電極付近の構造の製造方法を示す断面図（３）である。本発明の実施例１に係るラテラル型ＭＯＳＦＥＴのゲート電極付近の構造の製造方法を示す断面図（４）である。本発明の実施例１に係るラテラル型ＭＯＳＦＥＴのゲート電極付近の構造の製造方法を示す断面図（５）である。本発明の実施例２に係るラテラル型ＭＯＳＦＥＴのゲート電極付近の構造の製造方法を示す断面図（１）である。本発明の実施例２に係るラテラル型ＭＯＳＦＥＴのゲート電極付近の構造の製造方法を示す断面図（２）である。本発明の実施例２に係るラテラル型ＭＯＳＦＥＴのゲート電極付近の構造の製造方法を示す断面図（３）である。本発明の実施例２に係るラテラル型ＭＯＳＦＥＴのゲート電極付近の構造の製造方法を示す断面図（４）である。本発明の実施例２に係るラテラル型ＭＯＳＦＥＴのゲート電極付近の構造の製造方法を示す断面図（５）である。本発明の実施対象となるラテラル型ＭＯＳＦＥＴの概略構造を示す断面図である。ラテラル型ＭＯＳＦＥＴのＰ^＋型拡散領域の角部を示す平面図及び断面図である。従来技術に係るラテラル型ＭＯＳＦＥＴのゲート電極付近の構造を示す断面図である。従来技術に係るラテラル型ＭＯＳＦＥＴにおけるゲート電極近傍の構造の製造方法を示す断面図（１）である。従来技術に係るラテラル型ＭＯＳＦＥＴにおけるゲート電極近傍の構造の製造方法を示す断面図（２）である。従来技術に係るラテラル型ＭＯＳＦＥＴにおけるゲート電極近傍の構造の製造方法を示す断面図（３）である。

符号の説明

１０：半導体装置
１１：Ｎ型ウェル
１２：Ｐ^＋型拡散領域
１３：Ｎ^＋型拡散領域
１４：Ｎ型拡散領域
１５：Ｎ型高濃度ウェル
１６：ゲート絶縁膜
１７：ポリシリコン膜
１８：層間絶縁膜
１９：ソース電極膜
２０：ゲート電極膜
２１：ドレイン電極膜
２２：外縁部
２３：外縁部
２４：Ｎ⁻型拡散層
２５：シリコン酸化膜
２６：シリコン酸化膜
２７：シリコン酸化膜
２８：金属膜
２９：外縁部
３０：フォトレジスト膜
３１：ホウ素イオン
３２：リンイオン
３３：フォトレジスト膜
３４：エピタキシャル層
３５：シリコン基板

Claims

Ｎ型半導体基板の第１の主面に、一辺が所定部位に位置するようにフォトレジスト膜を形成する第１の工程と、
前記フォトレジスト膜をマスクとして前記Ｎ型半導体基板にＰ型不純物を注入して拡散させ、前記第１の主面からの深さが所定長さと等しくなるようにＰ型拡散領域を形成する第２の工程と、
前記フォトレジスト膜を除去する第３の工程と、
前記Ｐ型拡散領域の表面の一部を覆うように選択的にゲート絶縁膜を形成する第４の工程と、
前記ゲート絶縁膜上に、かつ、一端が前記所定部位よりも前記所定長さ分だけＰ型拡散領域の中心側に位置するようにゲート電極膜を形成する第５の工程と、
前記ゲート電極膜をマスクとして前記Ｐ型拡散領域の表面からＮ型不純物を注入して拡散させ、前記Ｐ型拡散領域よりも浅いＮ型拡散領域を形成する第６の工程と、
を有することを特徴とする半導体装置の製造方法。
半導体基板上にエピタキシャル成長によってＮ⁻型エピタキシャル層を形成する第１の工程と、
前記Ｎ⁻型エピタキシャル層の表面からＰ型不純物を注入して拡散させ、前記Ｎ⁻型エピタキシャル層の表面から所定の深さの範囲に前記Ｎ⁻型エピタキシャル層よりも低濃度のＮ⁻型低濃度層を形成する第２の工程と、
前記Ｎ⁻型低濃度層の表面からＰ型不純物を選択的に注入して拡散させ、前記Ｎ⁻型低濃度層よりも深いＰ型拡散領域を形成する第３の工程と、
前記Ｐ型拡散領域の表面の一部を覆うように選択的にゲート絶縁膜を形成する第４の工程と、
前記ゲート絶縁膜上にゲート電極膜を形成する第５の工程と、
前記ゲート電極膜をマスクとして前記Ｐ型拡散領域の表面からＮ型不純物を注入して拡散させ、前記Ｐ型拡散領域よりも浅いＮ型拡散領域を形成する第６の工程と、
を有することを特徴とする半導体装置の製造方法。