JP2005166971A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ペロブスカイト型酸化膜高誘電体薄膜を用いた容量素子において、高温アニールにより高誘電率化を図った誘電体膜においても、リーク電流特性劣化の少ない高性能な容量の製造方法を提供することを目的とする。
【解決手段】ＧaＡsエピタキシャル基板１０１上に、プラズマＳiＯ_２膜１０２を形成し、この上に容量の下部電極となるＴi膜１０３，Ｐt膜１０４を形成する工程と、Ｐt膜１０４上にＳrＴiＯ_３膜１０５を形成した後、アニールする工程と、ＳrＴiＯ_３膜１０５上に上部電極となるＰt膜１０６を形成する工程と、ＳrＴiＯ_３膜１０５および上部電極となるＰt膜１０６の所定の領域を残し、エッチングして容量素子を形成する工程と、前記容量素子の側壁面をオゾン処理する工程とを具備する。
【選択図】図１

Description

本発明は、高誘電体薄膜を用いた容量素子を有する半導体装置の製造方法に関するものである。

ＳrＴiＯ_３等のペロブスカイト型酸化膜高誘電体薄膜を用いた容量は、準マイクロ波帯で損失が少なく、６０ＧＨｚまで周波数分散を示さないことから高周波ＧaＡsＭＭＩＣ用容量として使用されている（例えば特許文献１参照）。

これら容量はリーク電流を低減するため誘電体膜と電極の端面を離した形状にして端面リークを回避したり、酸素雰囲気でのアニールにより誘電体膜の酸素欠損を補填してリーク電流を抑えることで使用されている。
特開平８−４５９２５号公報

しかしながら、更なる高容量化（高誘電率化）を図るためには、誘電体薄膜形成後に高温アニールによる結晶性の向上が必要となる。しかしこの高温アニール処理により生じる酸素欠損によりドナー準位が形成され、リーク電流レベルが劣化するといった課題があった。

本発明は、上記課題を解決するためになされたもので、誘電体薄膜を更に高誘電率化するための高温アニール処理により容量リーク特性の劣化が少ない高性能な容量素子の製造を実現した半導体装置の製造方法を提供するものである。

上記目的を達成するため本発明の半導体装置の製造方法では、高誘電体薄膜形成後、６００℃〜７００℃の温度で、２秒から６０秒の高温短時間アニールを行い、次に容量端面を形成後、オゾン雰囲気で２００℃〜３００℃のアニール処理を施すことにより、充分に誘電体膜の結晶性を向上させ誘電率の向上をはかることができ、誘電体膜端面の酸素欠損を補填し、リーク電流の主要素である酸素欠損に起因した容量端リークを低減する。

このため、容量電極と容量端面を一致させても、リーク電流が低減されるので、更なる容量の小型化を実現することができる。

また、容量素子が形成される半導体基板にＧaＡs、ＧaＡlＡsまたはＩnＡlＡsのエピタキシャル層にＴe又はＳeドープの電子供給層を用いているため、容量素子の誘電率向上のために高温アニールをしても、従来の両極性のＳiドープ電子供給層に比して、ＧaＡsＭＭＩＣの能動素子のエピタキシャル層の電気特性劣化が少ない。

本発明によれば、ペロブスカイト型酸化膜高誘電体薄膜を用いた容量形成において、高容量化のための高温アニールにより生じた酸素欠損を、オゾン雰囲気の熱処理を行うことで強制的に補填し、リーク電流の主要素である容量端面部での電流リークを抑え、高容量かつリーク電流の低い高性能な容量素子を実現することが可能である。

以下、図面を参照しながら、本発明をさらに詳細に説明する。

図１は本発明の実施形態によって製造される半導体装置の構造を示す断面図であり、１０１はＧaＡsエピタキシャル基板、１０２はプラズマＳiＯ_２膜、１０３はＴi膜、１０４はＰt膜、１０５は高誘電体薄膜であるＳrＴiＯ₃膜、１０６はＰt膜、１０８はプラズマＳiＯ_２膜、１０９，１１０は配線である。

図２は高誘電体容量素子の製造工程を示す断面図である。図２（ａ）に示すように、ＧaＡsエピタキシャル基板１０１上に基板前面にプラズマＣＶＤ法を用いてプラズマＳiＯ_２膜（厚さ３００ｎｍ）１０２を形成する。この上に下部電極であるＴi膜（厚さ２０ｎｍ）１０３、Ｐt膜（厚さ２５０ｎｍ）１０４をＥＢ蒸着法を用い形成する。

次に、図２（ｂ）に示すようにＰt膜１０４上にＯ₂を含むＡｒプラズマ中でＲＦスパッタ法により基板温度３００℃でＳrＴiＯ_３膜（厚さ３００ｎｍ）１０５を形成する。

次に、図２（ｃ）に示すように、ランプアニール法を用いて、Ｎ_２雰囲気中、６５０℃、３０秒間のアニールを行い、ＳrＴiＯ_３膜１０５の結晶化を促進させる。アニール温度としては、６００〜７００℃、時間としては２秒〜６０秒が適当である。なお、Ｏ₂雰囲気を用いれば更なる結晶化の向上が図れる。

次に、図２（ｄ）に示すように、ＳrＴiＯ_３膜１０５上に上部電極となるＰt膜（厚さ３００ｎｍ）１０６をＥＢ蒸着法を用い形成する。

次に、図２（ｅ）に示すように、フォトレジストマスク１０７を用いて、上部電極となりうる所定の領域を、Ａrイオンミリング法を用いて上部電極となるＰt膜１０６と誘電膜であるＳrＴiＯ_３膜１０５のエッチングを同時に行い上部電極を形成する。

次に、フォトレジスト１０７（図２（ｅ）参照）を除去した後、図２（ｆ）に示すように、オゾン雰囲気で３００℃、３０秒のアニールを行う。イオンミリング後ＳrＴiＯ_３膜１０５の端面にできた酸素欠損がリーク電流を引き起こすおそれがあるため、オゾンアニールによりこの酸素欠損を強制的に補填する。

次に、図２（ｇ）に示すように、絶縁膜をプラズマＣＶＤ法を用いてプラズマＳiＯ_２膜（厚さ５００ｎｍ）１０８を形成する。これは容量端の保護と次工程で形成するＡｕ配線と容量との絶縁性を担う。

次に、図２（ｈ）に示すように、Ａuメッキ法を用いて上部電極となるＰt膜１０６および下部電極となるＰt膜１０４からの配線（厚さ３μｍ）１０９，１１０を形成し、容量構造を形成する。

図３は、１００μｍ×１００μｍサイズの容量の電気特性を図１で示した本実施形態のオゾンアニール処理した容量とアニール処理のない従来の容量とで比較したものであり、図３（ａ）は本実施形態における容量、図３（ｂ）は従来の容量を示す。同図より本実施形態の容量の方が、容量値が大きく（約１.５倍）、また容量リークの少ない良好な特性が実現できていることが分かる。

以上の説明では、高誘電体薄膜としてＳrＴiＯ_３を採用した場合について説明したが、ＢaＳrＴiＯ_３等の他のペロブスカイト型酸化膜誘電体薄膜についても、同様の効果があることは言うまでもない。

また、基板としてＧaＡsエピタキシャル基板を採用した場合について説明したが、他のＩnＰエピタキシャル基板についても同様である。更に、Ｔe又はＳeドープの電子供給層を用いることにより、ＧaＡsＭＭＩＣにおける能動素子部分において、高温アニール時におけるエピタキシャル基板の電気特性劣化を抑制することが可能である。

これによりエピタキシャル基板の電気特性を維持したまま、ＳrＴiＯ_３誘電率をアップできる。これにより、容量素子の端面リーク防止のために誘電体膜サイズを電極より小さくする必要が無くなり、容量素子の小型化実現できる。

ところで、ＳrＴiＯ_３の成膜温度を高くして、低温での熱処理での製造方法、例えば４００℃でＳrＴiＯ_３を成膜し、４００〜５００℃でアニール処理するものでは、ＳrＴiＯ_３膜の誘電率はバルクの５０％程度しか得られていない。アニール温度とＳrＴiＯ_３誘電率の正相関を確認しており、６００〜７００℃の高温アニールにすることにより誘電率４０％アップできると見込める。

しかしながら、高温アニール時間が長いとＳrＴiＯ_３から酸素が抜け、電流リークが増大し、化合物半導体基板のエピタキシャル層上に容量形成するため、４００℃以上でのエピタキシャル層の電気特性劣化が考えられる。

そこで本実施形態によれば、耐熱性の高いＴe,Ｓeドープ基板を用い、ＲＴＰ（Rapid Thermal Process：急速加熱処理）で高温度（６００〜７００℃）の短時間アニール処理（２秒）することで、基板の熱劣化を抑えつつ、低温（４００℃以下、ここでは２００〜３００℃）オゾンアニールで電流リークを低減することが可能になる。またアニール処理は成膜直後でなく、容量端面を曝した直後に行うことにより、電流リークの支配的成分である端面リークを抑えることができる。

本発明によれば、リーク電流の主要素である容量端面部での電流リークを抑え、高容量かつリーク電流の低い高性能な容量素子を実現することが可能であることにより、例えば、携帯電話用の高誘電体容量素子を製造する分野において利用可能である。

本発明の実施形態によって製造される半導体装置の構造を示す断面図 高誘電体容量素子の製造工程を示す断面図 本実施形態における高誘電体容量と従来の高誘電体容量との特性を比較した図

符号の説明

１０１ ＧaＡsエピタキシャル基板
１０２ プラズマＳiＯ_２膜
１０３ Ｔi膜
１０４ Ｐt膜
１０５ ＳrＴiＯ₃膜
１０６ Ｐt膜
１０７ フォトレジスト
１０８ プラズマＳiＯ_２膜
１０９，１１０ 配線

Claims (6)

1. 半導体基板の一主面上に、容量の下部電極となる第１の金属を形成する工程と、前記第１の金属上に高誘電体薄膜を形成した後、アニールする工程と、前記高誘電体薄膜上に容量の上部電極となる第２の金属を形成する工程と、前記高誘電体薄膜および第２の金属の所定の領域のみを残すようにエッチングして、前記第１の金属，高誘電体薄膜および第２の金属からなる容量素子を形成する工程と、前記容量素子の側壁面をオゾン処理する工程とを具備したことを特徴とする半導体装置の製造方法。
2. 前記半導体基板が化合物半導体基板であることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記半導体基板がＴeまたはＳeドープ層を有するＧaＡs、ＧaＡlＡsまたはＩnＡlＡsのエピタキシャル層を具備していることを特徴とする請求項１記載の半導体装置の製造方法。
4. 前記高誘電体薄膜が、スパッタ法で形成されたＳrＴiＯ_３またはＢaＳrＴiＯ_３のいずれかであることを特徴とする請求項１記載の半導体装置の製造方法。
5. 前記高誘電体薄膜のアニール温度が６００〜７００℃、アニール時間が２秒から６０秒であることを特徴とする請求項１記載の半導体装置の製造方法。
6. 前記オゾン処理の温度が２００〜３００℃であることを特徴とする請求項１記載の半導体装置の製造方法。

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