JP2005141505A - メモリ装置、メモリ制御方法および表示装置 - Google Patents

Abstract

【課題】 パリティビットを設けてメモリセルのエラーを救済するためには、相当量のハードウエア増加を覚悟しなければならない。
【解決手段】 テスト回路１２はメモリブロック１０のメモリセルに対してハードウエアでテストを実行する。エラーセルが検出されるとき、そのアドレスが第１エラーアドレスレジスタ２１または第２エラーアドレスレジスタ２２に記録される。プロセッサがエラーセルのアドレスにアクセスすると、第１アドレスコンパレータ３１または第２アドレスコンパレータ３２がこれを検出し、代替セルとしての第１補正レジスタ５１または第２補正レジスタ５２へデータを書き込み、またはそれらからデータを読み出す。これにより、エラーセルが代替セルでカバーされる。
【選択図】 図１

Description

本発明はメモリ装置とその関連技術に関し、とくに、テスト機能を内蔵したメモリ装置とその制御方法、およびそのメモリ装置を搭載した表示装置に関する。

近年、システムの構築に大容量のメモリは不可欠である。ユーザはより多様な機能をより高い性能で、しかもよりコンパクトな形態で実現するシステムを求めるため、メモリの大容量化に対する要望は高まるばかりである。しかし、メモリの大容量化に伴い、当然ながらメモリセルの不良または故障の問題が顕著になる。不良または故障のメモリセル（以下これを単に「エラーセル」ともいう）の存在は、システムの異常動作その他の不具合の原因となる。

従来、エラーセルの検出のためにパリティチェックが知られている。バリティチェックにおいて、所定のビット長に対して冗長ビットであるパリティビットをどのようにもたせるかにより、エラーセルの検出のみが可能な場合と、検出だけでなく、訂正まで可能な場合がある。例えば特許文献１には、パリティチェックを利用し、冗長化されたメモリにおいて、訂正不可能な事態に陥る前にエラー訂正をする技術が開示されている。
特開平１０−４９４４８号公報

パリティチェックによれば、エラーセルの検出や訂正が可能であるが、そのために必要な冗長度は決して低くなく、メモリの大容量化を妨げる要因となる。また、パリティビットの計算に要する時間により、メモリのアクセスタイムが制約される場合もある。本発明はこうした課題に鑑みてなされたものであり、その目的は、大容量化に向くメモリ装置とその関連技術を提供することにある。

本発明のメモリ装置は、メモリセルが配置されたメモリブロックと、前記メモリセルに対するセルフテストを実行するテスト回路と、前記セルフテストの結果エラーとなったメモリセルを代替する代替セルと、前記エラーとなったメモリセルに対するアクセスを前記代替セルへのアクセスに切り換えるバイパス回路とを内蔵する。このメモリ装置は１チップ化されたＬＳＩであってもよい。その場合、そのＬＳＩはメモリ専用であってもよいし、メモリとそれを利用する任意のシステム回路や制御回路を備えてもよい。

前記代替セルは、前記メモリブロック外に設けられたレジスタ回路によって構成されてもよい。メモリブロックに対して代替セルを例えば数個設ける程度でよいので、所定のビット長ごとに冗長ビットを必要とするバリティ方式よりも冗長度を下げることができる。

本発明のメモリ装置のある態様では、前記バイパス回路は、前記エラーとなったメモリセルのアドレスを記憶するエラーアドレス記憶回路と、現在アクセスされているアドレスと前記エラーアドレス記憶回路に記憶されたアドレスとを比較する比較回路と、比較回路によって比較される両アドレスが一致したとき、前記代替セルへアクセス先を変更する切換回路とを備える。

本発明の別の態様は表示装置であり、表示メモリと、その表示メモリからデータを読み出して表示する制御回路とを備え、前記表示メモリは、メモリセルが配置されたメモリブロックと、前記メモリセルに対するセルフテストを実行するテスト回路と、前記セルフテストの結果エラーとなったメモリセルを代替する代替セルと、前記エラーとなったメモリセルに対するアクセスを前記代替セルへのアクセスに切り換えるバイパス回路とを内蔵する。表示メモリは１ビットでもエラーセルがあるとユーザにすぐ知られるため、本態様の表示メモリでエラーセルを置換することは効果的である。

本発明のさらに別の態様はメモリ制御方法であり、メモリ装置の使用に先立ち、所定のテスト開始条件にしたがって前記メモリ装置内のメモリセルに対してセルフテストを実施するステップと、前記セルフテストでエラーが検出されたとき、そのエラーが検出されたメモリセルに替えて代替セルを有効化するステップと、前記エラーが検出されたメモリセルに対するアクセスが発生したとき、アクセス先を前記代替セルへ切り換えるステップとを備える。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、回路などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のメモリ装置は大容量化に向く。また、エラーセルを代替セルによって正常なセルとして利用できる。本発明のその他の態様では、このメモリ装置の利点を享受できる。

図１は、実施の形態に係るメモリ装置１００の構成を示す。メモリ装置１００に対してデータのリードライトをする主体を以下「プロセッサ」とよぶ。ここでは、メモリ装置１００だけ、またはメモリ装置１００とプロセッサがひとつの集積回路装置、すなわちＬＳＩとして実装されている。図中、「ＷＤ」はライトデータ、「ＷＥ」はハイでライト、ローでリードを示すコマンド信号、「Ａ」はアドレス、「ＲＤ」はリードデータの総称であり、必要に応じてこれらの記号で表記する。

メモリブロック１０は多数のメモリセルを含むＳＲＡＭその他任意のＲＡＭである。テスト回路１２は、いわゆるＢＩＳＴ（Built In Self Test）用の回路であり、ライト用セレクタ１４はテスト回路１２によってメモリブロック１０へテストデータを書き込むための経路と通常のライトアクセス経路を切り換える。通常のライトアクセスはプロセッサがライトバス２４を用いて実施する。ライトバス２４は、ＷＤ、Ａ、ＷＥを伝搬する。ライト用メモリバス３０はライト用セレクタ１４とメモリブロック１０を結び、ＷＤ、Ａ、ＷＥを伝搬する。テスト回路１２からテスト用のＷＤ、Ａ、ＷＥがライト用セレクタ１４へ入力され、テスト中であることを示すテスト信号３６も入力される。テスト信号３６がアクティブのとき、テスト回路１２から出力されたＷＤ、Ａ、ＷＥがライト用セレクタ１４を経てメモリブロック１０へ入力される。一方、テスト信号３６がインアクティブのとき、プロセッサからのライトデータがライト用セレクタ１４を経てメモリブロック１０へ入力される。

リード用セレクタ１６はメモリブロック１０からのリードデータと、後述の代替データの一方を選択し、リードバス２６を介してプロセッサへ返す。

第１エラーアドレスレジスタ２１、第２エラーアドレスレジスタ２２はテスト回路１２によるＢＩＳＴの結果、エラーが検出されたメモリアドレス（以下単に「エラーアドレス」という）を記憶する。テスト回路１２はエラー発生時、エラー検出信号３８をアサートし、この信号が書込トリガとなる。第１エラーアドレスレジスタ２１と第２エラーアドレスレジスタ２２の２系統設けたのは、後述のごとく、メモリブロック１０を複数の領域に分け、第１エラーアドレスレジスタ２１が第１の領域、第２エラーアドレスレジスタ２２が第２の領域をそれぞれ担当するためである。したがって、第１の領域をテスト中にエラーが発生すれば、より厳密には、テスト回路１２は第１エラーアドレスレジスタ２１に対するエラー検出信号３８をアサートし、第２エラーアドレスレジスタ２２に対するエラー検出信号３８はネゲートしておく。以下、両系列とも構造は同等であるから、第１の系列のみ説明する。

第１エラーアドレスレジスタ２１に記憶されたエラーアドレスは第１アドレスコンパレータ３１へ出力される。第１アドレスコンパレータ３１はプロセッサからメモリブロック１０へのアクセスが発生したとき、そのアドレスを監視し、エラーアドレスと一致したとき、「エラーのあるメモリセル（以下単にエラーセルという）へのアクセス発生」を示す第１エラーセルアクセス信号６１をアサートする。イネーブルレジスタ１８は第１アドレスコンパレータ３１の動作自体を禁止または許可する。動作が禁止されているとき、第１エラーセルアクセス信号６１はアサートされない。

第１ライトロジック回路４１は論理回路であり、ＷＥ、ＷＤ、第１エラーセルアクセス信号６１を入力する。ＷＤに対して、第１ライトロジック回路４１はタイミング上の必要に応じて図示しないラッチまたはバッファ回路を内蔵するが、もちろん、スルー回路であってもよい。ここでは説明の簡単のためスルー回路とする。第１ライトロジック回路４１は、ＷＥがアクティブ、すなわちライトサイクルであり、かつ第１エラーセルアクセス信号６１がアサートされれば、そのときのＷＤを第１補正レジスタ５１へ書き込む。これにより、エラーセルへのライトデータ書込に替えて、代替セルとして機能する第１補正レジスタ５１へのデータ書込が実現する。以下、代替セルに記録されたデータを「代替データ」ともいう。

一方、エラーアドレスに対するアクセスがリードのとき、第１補正レジスタ５１への書込は発生しない。そのかわり、第１補正レジスタ５１に記憶された代替データがレジスタセレクタ２０とリード用セレクタ１６を経てプロセッサへ返される。このため、メモリブロック１０からのリードデータは無視され、エラーアドレスが代替セルによって完全に置換される。レジスタセレクタ２０は第１エラーセルアクセス信号６１と第２エラーセルアクセス信号６２を参照し、いずれの補正レジスタのデータを選択するか決定する。オアゲート３４は、第１エラーセルアクセス信号６１または第２エラーセルアクセス信号６２がアサートされるとハイを出力し、これにより、リード用セレクタ１６がレジスタセレクタ２０の出力を選択してリードバス２６へ出力する。

図２は、第１エラーアドレスレジスタ２１、第１アドレスコンパレータ３１、第１ライトロジック回路４１、第１補正レジスタ５１によって形成される第１の代替セル経路、第２エラーアドレスレジスタ２２、第２アドレスコンパレータ３２、第２ライトロジック回路４２、第２補正レジスタ５２によって形成される第２の代替セル経路、およびメモリブロック１０の内部構造の対応関係を示す。これらの代替セル回路は、エラー修復のためにメモリブロック１０へのアクセスをバイパスするため、「パイパス回路」と考えてもよい。

同図のごとく、第１、第２の代替セル経路は、それぞれ第１、第２の領域である第１ＲＡＭ１０ａ、第２ＲＡＭ１０ｂに対応している。メモリブロック１０は内部に複数の個別なＲＡＭを持っている場合があり、そうした場合、ＲＡＭごとに代替セルを準備することができる。個別のＲＡＭごとに代替セルを準備する場合、たとえば個別のＲＡＭごとに、それに近い場所に代替セルや関連回路をおくことができるなどのメリットがある。個別のＲＡＭごとにサイズが異なる場合、サイズに応じて代替セルの数を決めてもよい。たとえば、８キロバイトのＲＡＭに２個、１６キロバイトのＲＡＭに４個の代替セルなど、およそ比例して代替セルを設けてもよい。エラーセルの数は、ＲＡＭのサイズに比例すると考えられるためである。なお、図２では３以上のＲＡＭが存在しており、図１ではそのうちふたつを描いている。

図３は、テスト回路１２の内部構成を示す。ステート管理部１０２はテスト回路１２全体の動作を制御するとともに、テスト中はテスト信号３６をアサートする。ステートはリセット入力ＲＳＴによって初期化され、クロック入力ＣＬＫによって進行する。アドレス生成部１０４、データ生成部１０６、コマンド生成部１０８はそれぞれ、ステート管理部１０２の制御下、ステートごとに必要なアドレス、テストデータ、ライトおよびリードコマンドを発生する。

アドレス生成部１０４はアドレスマーチテストのためにインクリメントおよびデクリメント可能なカウンタ（図示せず）を内蔵する。コンパータ１１０は、テストデータのリード値と期待値を比較し、両者が不一致であればエラーアドレスを検出したとしてエラー検出信号３８をアサートする。エラーカウンタ１１２はエラー検出の回数をカウントし、カウント値が準備した代替セルの数を超えればこれをステート管理部１０２へ通知する。ステート管理部１０２は通知を受けテストを強制終了する。エラーカウンタ１１２はカウント値をプロセッサから読み出し可能にシステムレジスタとして構成され、プロセッサはテストの結果、エラーの数やエラーによる強制終了の有無を知ることができる。テスト回路１２によるテストは例えば以下のステートに従って行うことができる。
１．アドレス００→最終アドレスへオール０をライト
２．アドレス００→最終アドレスへ（オール０を）リードしながらオール１をライト
３．リードしたデータがオール０であるか比較チェック
４．最終アドレス→アドレス００へ（オール１を）リードしながらオール０をライト
５．リードしたデータがオール１であるか比較チェック
６．アドレス００→最終アドレスへオール１をライト
７．アドレス００→最終アドレスへ（オール１を）リードしながらオール０をライト
８．リードしたデータがオール１であるか比較チェック
９．最終アドレス→アドレス００へ（オール０を）リードしながらオール１をライト
１０．リードしたデータがオール０であるか比較チェック
１１．全ＲＡＭへのＢＩＳＴ終了
１２．エラーの数が代替セルの数を超えたら強制終了

図４は第１アドレスコンパレータ３１の内部構成を示す。ここではＲＡＭのサイズが１〜８キロバイトであるとし、それらにしたがい、入力されるアドレスが１０〜１３ビットのいずれかであるとする。コンパレータ１２０はプロセッサが出力しているアドレスＡと第１エラーアドレスレジスタ２１に記憶されたエラーアドレスを比較する。ただし、第１エラーアドレスレジスタ２１に有効なエラーアドレスが書き込まれていないときに両アドレスの偶然の一致を避けるべく、第１エラーアドレスレジスタ２１の最上位ビットＭＳＢを「エラー存否フラグ」として利用する。第１エラーアドレスレジスタ２１はリセット後ＭＳＢがゼロになるよう構成し、テスト回路１２がエラーを検出したとき、ＭＳＢに１を書き込み、同時にエラーアドレスを書き込む。これにより、第１エラーアドレスレジスタ２１に記憶されたエラーアドレスが有効なときに限り、ＭＳＢが１となる。

さらに、イネーブルレジスタ１８によってＢＩＳＴ動作が許可されている必要があるため、イネーブルレジスタ１８の出力とＭＳＢをアンドゲート１２２に入力し、その出力によってコンパレータ１２０をイネーブルする。コンパレータ１２０がイネーブルのときに限り、入力された両アドレスが一致すれば第１エラーセルアクセス信号６１がアサートされる。

図５はレジスタセレクタ２０の内部構成を示す。レジスタセレクタ２０は第１セレクタ１３０、第２セレクタ１３２を有し、それぞれ第１アンドゲート１３６、第２アンドゲート１３８によって制御される。第１アンドゲート１３６、第２アンドゲート１３８はそれぞれＷＥと第１エラーセルアクセス信号６１、ＷＥと第２エラーセルアクセス信号６２が入力される。

第１アンドゲート１３６は、ＷＥがローで第１エラーセルアクセス信号６１がハイ、すなわち、第１補正レジスタ５１が担当しているエラーアドレスへのリードの際、出力がハイになり、第２セレクタ１３２の「１」とラベリングされた、第１補正レジスタ５１からのデータが出力される。第２アンドゲート１３８は、ＷＥがローで第２エラーセルアクセス信号６２がハイ、すなわち、第２補正レジスタ５２が担当しているエラーアドレスへのリードの際、出力がハイになり、第１セレクタ１３０の「１」とラベリングされた、第２補正レジスタ５２からのデータが出力される。その際、第１アンドゲート１３６の出力はローなので、第２セレクタ１３２では「０」とラベリングされた第１セレクタ１３０からのパスが選択され、結果的に、第２補正レジスタ５２からのデータが第２セレクタ１３２から出力される。

ラッチ１３４は、第２セレクタ１３２の出力を保持しており、その出力は第１セレクタ１３０の「０」とラベリングされた側へ入力される。第１アンドゲート１３６の出力も第２アンドゲート１３８の出力もローのとき、すなわち、代替セルがデータを出力しなくてよいとき、ラッチ１３４が記録したデータが第１セレクタ１３０、第２セレクタ１３２、ラッチ１３４でループし、維持されつづける。以上、レジスタセレクタ２０の構成により、必要な代替セルから正しくデータが選択され、リード用セレクタ１６へ出力される。

以上の構成による動作を説明する。図６はＢＩＳＴの処理手順である。まず、メモリ装置１００に電源が入り、その他ハードウエア的またはソフトウエア的な方法でリセットがかかる（Ｓ１０）。これを契機としてテスト回路１２のステート管理部１０２がステート制御を開始し、ＢＩＳＴがはじまる（Ｓ１２）。ＢＩＳＴ中はテスト信号３６がアサートされるため、ライト用セレクタ１４はテスト回路１２の側を選択する。ＢＩＳＴ中のライト動作では、テスト回路１２からＷＤ、Ａ、ＷＥがメモリブロック１０へ出力される。一方、リード動作では、メモリブロック１０からのリードデータがテスト回路１２のコンパータ１１０へ入力され、エラーの有無がチェックされる。

ＢＩＳＴの詳細手順は前述のとおりで、その間、エラーが検出されると（Ｓ１４Ｙ）、まずエラーカウンタ１１２でエラーがカウントアップされる（Ｓ１６）。その結果、エラーの数が代替セルよりも多くなると（Ｓ１８Ｙ）、ＢＩＳＴは強制終了される（Ｓ２４）。エラーの数が代替セル以下であると（Ｓ１８Ｎ）、第１エラーアドレスレジスタ２１または第２エラーアドレスレジスタ２２にエラーアドレスが記録される（Ｓ２０）ここでＢＩＳＴが終了条件を満たせば（Ｓ２２Ｙ）終了し、そうでなければ（Ｓ２２Ｎ）Ｓ１４に戻ってテストが続けられる。

つぎに、ＢＩＳＴが終わった後の通常動作を説明する。図７は通常動作の手順である。ＢＩＳＴが終わっているため、テスト回路１２は動作せず、ライト用セレクタ１４はライトバス２４の側を選択している。プロセッサからのアクセスがない限り（Ｓ３０Ｎ）、メモリ装置１００は待機状態にある。

プロセッサからアクセスが発生すると（Ｓ３０Ｙ）、アクセス中のアドレスがエラーアドレスか否かが第１アドレスコンパレータ３１と第２アドレスコンパレータ３２で判定される（Ｓ３２）。エラーアドレスでなければ待機状態にもどり（Ｓ３２Ｎ）、エラーアドレスであれば第１エラーセルアクセス信号６１または第２エラーセルアクセス信号６２がアサートされる。これにより、リード用セレクタ１６はメモリブロック１０ではなくレジスタセレクタ２０の出力を選択してリードバス２６へ出力し、リード動作に備える。第１ライトロジック回路４１は、ＷＥを監視し、エラーアドレスへのアクセスがライトアクセスであれば（Ｓ３４Ｙ）、代替セルである第１補正レジスタ５１または第２補正レジスタ５２にＷＤを書き込む（Ｓ３６）。一方、ライトアクセスでなければ（Ｓ３４Ｎ）、リードアクセスであるから、第１補正レジスタ５１または第２補正レジスタ５２の必要なほうからレジスタセレクタ２０、リード用セレクタ１６を経てプロセッサへデータが返される（Ｓ３８）。

以上の実施の形態には以下のような利点がある。
まず、ＢＩＳＴがメモリ装置１００内部のハードウエアで行われるため、テスト時間が短い。また、プロセッサに負荷を掛ける必要がないし、テストのためのプログラムを走らせる必要もない。

つぎに、メモリブロック１０に対していくつかの代替セルを準備すれば足りるため、パリティビットを設けてエラー修復まで実施するメモリ装置に比べ、ハードウエアの増加量を極めて低く抑えることができる。

さらに、通常のメモリの出荷テストでは、エラーセルが見つかると、これを強制的に別のセルに置き換え、その置換のためにヒューズや配線を恒久的にカットすることがあるが、その方法では出荷後のエラーに対応できない。実施の形態によれば、出荷後のエラーに対して動的に対応できるため、実効性が高い。逆に、仮に出荷時にエラーセルがあっても、実施の形態では当然これをカバーできるので、従来の方法に比べ劣るところがない。

加えて、代替セルをメモリブロック１０の外部においたため、メモリブロック１０自体は従来のまま冗長度なく利用することができ、設計上メリットがある。

以上、本発明を実施の形態をもとに説明した。これらの実施の形態は例示であり、それらの各構成要素の組合せにいろいろな変形例や応用例が可能なこと、またそうした変形例等も本発明の範囲にあることは当業者に理解されるところである。そうした変形例等を例示する。

実施の形態では、メモリ装置１００だけ、またはメモリ装置１００とプロセッサがひとつの集積回路装置として実装されているとした。しかし、当然これには自由度があり、図１の任意の構成をＬＳＩの中に入れ、または外部に実装することができる。

実施の形態では、メモリブロック１０を利用する主体を単に「プロセッサ」とした。このプロセッサは例えば表示装置のＣＰＵ（中央処理装置）その他の制御装置であってもよく、その場合、メモリ装置１００を表示メモリとして利用するアプリケーションが考えられる。表示メモリにエラーセルがあると、例えばＬＣＤに表示したときドット抜けが生じるため、ユーザに「不良」と認識されがちである。実施の形態にかかるメモリ装置１００を表示メモリとすれば、エラーセルが修復できるため、たんに表示メモリの不良を回避するだけでなく、ＬＣＤその他表示装置自体の不良を回避することができ、その効果は大きい。

実施の形態では、図２の説明において、代替セル回路を「パイパス回路」と考えた。しかし、パイパス回路の解釈はほかにもあり、例えば第１補正レジスタ５１および第２補正レジスタ５２だけ、それらと第１アドレスコンパレータ３１および第２アドレスコンパレータ３２だけ、さらにそれらと第１エラーアドレスレジスタ２１および第２エラーアドレスレジスタ２２だけ、などと考えてもよい。

実施の形態に係るメモリ装置の構成を示す図である。 第１の代替セル経路、第２の代替セル経路、およびメモリブロックの内部構造の対応関係を示す図である。 テスト回路の内部構成を示す図である。 第１アドレスコンパレータの内部構成を示す図である。 レジスタセレクタの内部構成を示す図である。 実施の形態におけるＢＩＳＴの処理手順を示すフローチャートである。 実施の形態において、ＢＩＳＴ後の通常動作の手順を示すフローチャートである。

符号の説明

１０ メモリブロック、 １２ テスト回路、 ２１ 第１エラーアドレスレジスタ、 ２２ 第２エラーアドレスレジスタ、 ３１ 第１アドレスコンパレータ、 ３２ 第２アドレスコンパレータ、 ５１ 第１補正レジスタ、 ５２ 第２補正レジスタ。

Claims (5)

1. メモリセルが配置されたメモリブロックと、
   前記メモリセルに対するセルフテストを実行するテスト回路と、
   前記セルフテストの結果エラーとなったメモリセルを代替する代替セルと、
   前記エラーとなったメモリセルに対するアクセスを前記代替セルへのアクセスに切り換えるバイパス回路と、
   を内蔵することを特徴とするメモリ装置。
2. 前記代替セルは、前記メモリブロック外に設けられたレジスタ回路によって構成されることを特徴とする請求項１に記載のメモリ装置。
3. 前記バイパス回路は、
   前記エラーとなったメモリセルのアドレスを記憶するエラーアドレス記憶回路と、
   現在アクセスされているアドレスと前記エラーアドレス記憶回路に記憶されたアドレスとを比較する比較回路と、
   比較回路によって比較される両アドレスが一致したとき、前記代替セルへアクセス先を変更する切換回路と、
   を備えることを特徴とする請求項２に記載のメモリ装置。
4. 表示メモリと、その表示メモリからデータを読み出して表示する制御回路とを備え、前記表示メモリは、
   メモリセルが配置されたメモリブロックと、
   前記メモリセルに対するセルフテストを実行するテスト回路と、
   前記セルフテストの結果エラーとなったメモリセルを代替する代替セルと、
   前記エラーとなったメモリセルに対するアクセスを前記代替セルへのアクセスに切り換えるバイパス回路と、
   を内蔵することを特徴とする表示装置。
5. メモリ装置の使用に先立ち、所定のテスト開始条件にしたがって前記メモリ装置内のメモリセルに対してセルフテストを実施するステップと、
   前記セルフテストでエラーが検出されたとき、そのエラーが検出されたメモリセルに替えて代替セルを有効化するステップと、
   前記エラーが検出されたメモリセルに対するアクセスが発生したとき、アクセス先を前記代替セルへ切り換えるステップと、
   を備えることを特徴とするメモリ制御方法。

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