JP2005136649A - 瞬時応答振幅制限増幅回路 - Google Patents

Abstract

【課題】 波形の電位上昇部、電位下降部の応答劣化が生ぜず、回路構成に過剰な高速性能が要求されないようにした瞬時応答振幅制限増幅回路を提供する。
【解決手段】 信号入力端子１から入力され且つ２分岐された入力信号間に１ビット以下の遅延差（但し、０を含まず）を与える２個の遅延素子１８，１９と、該遅延素子１８，１９の出力信号を入力する差動増幅型振幅制限増幅回路２０と、該差動増幅型振幅制限増幅回路２０の差動出力信号を入力する差動型ヒステリシス比較回路２１とを具備する。
【選択図】 図１

Description

本発明は、間欠的に到着する光パケット信号等の光パルス信号を受信し、光電気変換した後に一定の電圧振幅に瞬時に増幅する瞬時応答振幅制限増幅回路に関するものである。

光パケット信号などを取り扱う光ネットワークでは、パケット毎に異なる光強度の信号が受信されるため、受信器には信号を等化増幅する増幅回路が必要になる。光信号を受光するフォトダイオードなどの受光素子は、一般に１チャネルにつき１つしか使用されないので、フォトダイオードの出力する電流信号を電圧信号に変換するインピーダンス変換増幅回路には、入出力が単一のシングルエンド型増幅回路が用いられている。しかしながら振幅制限機能の実現、論理回路とのインターフェイスの整合性向上などを目的として、インピーダンス変換増幅回路の後段の振幅制限増幅回路には差動増幅型の回路構成が使用されている。

差動増幅型振幅制限増幅回路が正常に動作するには、インピーダンス変換増幅回路の出力が接続されていない側の入力端子に、入力される信号の中間レベルの参照電位を与える必要があり、この参照電位が中間レベルからずれた場合には、出力信号の振幅低下やデューティ変動などの歪みが発生し、信号の品質が低下してしまう。即ち、瞬時応答振幅制限増幅回路は受信した光強度の異なるパケット信号から、瞬時に最適な参照電位を抽出し、一定振幅の差動信号を出力する機能を有する必要がある。

図９に、従来の典型的な瞬時応答振幅制限増幅回路（非特許文献１）を示す。図中の記号は、１は入力端子、２は差動増幅型振幅制限増幅回路、３は最高電位保持回路、４は最低電位保持回路、５，５’は同値の抵抗、６，７は差動増幅型振幅制限増幅回路２の差動入力端子、８，９は差動増幅型振幅制限増幅回路２の差動出力端子、１０，１１はリセット信号入力端子、を示す。

インピーダンス変換増幅回路の出力信号は、入力端子１から差動増幅型振幅制限増幅回路２の入力端子６に入力される。一方、入力端子１で分岐された信号は、最高電位保持回路３と最低電位保持回路４に入力され、瞬時に信号の最高電位と最低電位が抽出、保持される。保持された最高電位と最低電位から２個の抵抗５，５’を用いた抵抗分割により中間電位を作り出し、これを参照電位として差動増幅型振幅制限増幅回路２の入力端子７に入力することにより、良好な差動出力を得ることができる。

このように、従来の瞬時応答振幅制限増幅回路は高速な電位保持回路３，４を必要とするが、一般に電位保持回路は容量への電荷蓄積により電位を保持する構成をとるので、高速な応答性能を持たせる場合には非常に小さな容量で構成することになり、保持力の低下が生じるという課題があった。また電位保持回路を用いる構成では、次のパケット信号が入力されるまでに保持電位をリセットする必要があり、システムの構成が複雑になるという課題があった。

さらに、従来の瞬時応答振幅制限増幅回路はその動作原理から、インピーダンス変換増幅回路の出力端子と瞬時応答振幅制限増幅回路の入力端子を直流結合する必要がある。これは結合容量を用いて接続した場合、結合容量への電荷蓄積による過渡現象によって、信号の中間レベルが時間とともに大きく変動してしまうためである。このため増幅器全体の直流利得が増加し、動作の安定性が失われたり、低周波雑音が増加したりするという課題があった。

一方、光並列伝送方式に用いられる受信装置において、図１０に示す増幅方式（特許文献１）が提案されている。図中の記号は、１は入力端子、１２は微分回路、１３は容量、１４は振幅制限増幅回路、１５はヒステリシス比較回路、１６はフリップフロップ回路、１７は出力端子、を示す。

図１１は図１０に示した光並列伝送方式の動作原理を示すタイムチャートで、Ａは入力波形、Ｂは微分回路１２の出力波形、Ｃは振幅制限増幅回路１４の出力波形、Ｄはヒステリシス比較回路１５の出力波形、Ｂはフリップフロップ回路１６の出力波形、を示す。

インピーダンス変換増幅回路の出力信号は、入力信号Ａとして、入力端子１から微分回路１２に入力され、信号の立ち上がり部（電位上昇部）に上に凸、立ち下がり部（電位下降部）に下に凸の微分波形Ｂを抽出する。この波形Ｂを振幅制限増幅回路１４で振幅制限増幅した後、ヒステリシス比較回路１５に入力し、ヒステリシス比較回路１５の出力信号Ｄをトリガとしてフリップフロップ回路１６を動作させることにより、従来の瞬時応答増幅回路で行っていた参照電位の抽出を不要とし、直流結合を回避することができる。図中、Ｖth，−Ｖthで表した記号は、ヒステリシス比較回路１５の高電位側閾値と低電位側閾値を表す。
中村外２名著「バースト伝送用１５６Ｍb/sＣＭＯＳ受信器」１９９８年８月、ＩＥＥＥ会報、（M.Nakamura,N.Ishihara,and Y.Akazawa,"A 156Mb/s CMOS Optical Receiver for Burst-Mode Transmission.,"IEEE Journal of Solid-State Circuits,vol.SC-33,No.8,pp.1179-1187.)。 特開平６−１７７８３４号公報

しかしながら従来の光並列伝送方式では、微分回路１２のＣＲ時定数による過渡現象の影響で、波形の電位上昇部、電位下降部の傾きが劣化するという問題点があった。主に入力信号振幅が小さく、振幅制限増幅回路１４の振幅制限機能が十分に働かない線形増幅領域において（図１１中の波形Ｂがそのまま振幅拡大されて出力されるので）、この劣化は顕著になる。この場合、後段のヒステリシス比較回路１５の設定閾値Ｖth，−Ｖthの僅かな変動でも、再生される波形のデューティが変動してしまうという問題点があった。さらに、従来の光並列伝送方式では、微分回路１２の出力がＲＺ信号の高周波成分のみを切り出しているため、振幅制限増幅回路１４に高速性能を必要とするという問題があった。

本発明の目的は、上記した問題を解決し、波形の電位上昇部、電位下降部の応答劣化が生ぜず、回路構成に過剰な高速性能が要求されないようにした瞬時応答振幅制限増幅回路を提供することである。

請求項１にかかる発明の瞬時応答振幅制限増幅回路は、信号入力端子から入力され且つ２分岐された入力信号間に１ビット以下の遅延差（但し、０を含まず）を与える遅延手段と、該遅延手段の２つの出力信号を入力する差動増幅型振幅制限増幅回路と、該差動増幅型振幅制限増幅回路の差動出力信号を入力する差動型ヒステリシス比較回路とを具備することを特徴とする。
請求項２にかかる発明は、請求項１に記載の瞬時応答振幅制限増幅回路において、前記信号入力端子と前記遅延手段との間、前記遅延手段と前記差動増幅型振幅制限増幅回路との間、および前記差動増幅型振幅制限増幅回路と前記差動型ヒステリシス比較回路との間の少なくとも１つに結合容量を挿入したことを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載の瞬時応答振幅制限増幅回路において、前記差動型ヒステリシス比較回路を、その差動入力端子の一方に前記差動増幅型振幅制限増幅回路の差動出力端子の一方を接続し、前記差動入力端子の他方に参照電位発生回路を接続した差動型ヒステリシス比較回路に置き換えたことを特徴とする。

本発明の瞬時応答振幅制限増幅回路では、従来の微分回路によって生じる電位上昇部、電位下降部の応答劣化が生じないため、ヒステリシス比較回路の設定閾値の変動に強い瞬時応答振幅制限増幅回路を構成することができ、さらに、遅延差の設定によっては、差動増幅型振幅制限増幅回路の出力信号の速度を低く押さえることができるので、差動増幅型振幅制限増幅回路や差動型ヒステリシス比較回路に過剰な高速性能を要求することなく瞬時応答振幅制限増幅回路を構成することができる。

本発明は、入力信号を２分岐し、この分岐された２信号間に遅延差を与えて差動増幅型振幅制限増幅回路に入力することにより、２信号間の電位差を一定振幅で出力させる。この検出方式では、従来の光並列伝送方式に用いられる微分検出方式に比べて、電位上昇部および電位下降部の傾きが大きく劣化することが無いので、後段のヒステリシス比較回路の設定閾値が変動した場合でも、大きなデューティ変動を生じることなく信号を一定レベルに増幅することができる。また、遅延差の設定によっては、差動増幅型振幅制限増幅回路の出力信号の速度を入力信号と同程度にすることができるので、差動増幅型振幅制限増幅回路や差動型ヒステリシス比較回路に必要以上に高速性能を要求することなく、瞬時応答振幅制限回路の動作と同様の動作を実現できる。以下、詳しく説明する。

図１は本発明の実施例１を示す図で、図中の記号は図５と同じものは同様のものを示し、１８，１９は遅延素子、２０は差動増幅型振幅制限増幅回路、２１は閾値Ｖth，−Ｖthが設定された差動型ヒステリシス比較回路、２２は非反転出力端子、２３は反転出力端子、τは遅延差、を示す。ここでτは信号１ビット分の時間幅以下の遅延差（但し、０を含まず）とする。

図２は、実施例１の動作原理を示すタイムチャートで、図中の記号は、Ａ１は差動増幅型振幅制限増幅回路２０の入力波形（非反転入力側）、Ａ２は差動増幅型振幅制限増幅回路２０の入力波形（反転入力側）、Ｃ１は差動増幅型振幅制限増幅回路２０の出力波形（非反転出力側）、Ｃ２は差動増幅型振幅制限増幅回路の出力波形（反転出力側）、Ｄ１は差動型ヒステリシス比較回路２１の出力波形（非反転出力側）、Ｄ２は差動型ヒステリシス比較回路２１の出力波形（反転出力側）、τは遅延差、を示す。

入力端子１から入力された信号は２分岐され、遅延素子１８と遅延素子１９によってτの遅延差を与えられて差動増幅型振幅制限増幅回路２０に入力される。差動増幅型振幅制限増幅回路２０の出力は、遅延差τだけずらされた信号間の差分を抽出するため、Ｃ１，Ｃ２のような波形を出力する。電位上昇部、電位下降部は差動増幅型振幅制限増幅回路２０の高速応答性能にのみ依存する良好な特性が得られるので、従来の微分回路を用いた場合よりもヒステリシス比較回路２１の設定閾値Ｖth，−Ｖthの変動に対しデューティ変動の小さい出力波形が得られる。図２では例として遅延差τが信号の1/2ビット分の時間幅とした。

図３に遅延差τを信号の１ビット分の時間幅とした場合の動作波形を示す。図中の記号は図２と同様のものを示す。図３から分かるように、差動増幅型振幅制限増幅回路２０の出力信号Ｃ１，Ｃ２は図２のＣ１，Ｃ２に比べて低い速度の信号となっており、入力信号を増幅可能な程度の周波数特性を持つ振幅制限増幅回路で十分増幅することができる。

図４は、本発明の実施例２を示す図で、図中の記号は図１と同じものは同様のものを示し、２４，２４’は差動増幅型振幅制限増幅回路２０と差動型ヒステリシス比較回路２１との間に挿入した結合容量、を示す。差動増幅型振幅制限増幅回路２０の出力信号は、パケット信号が存在しない間は出力信号振幅の中間レベルを出力し、パケット信号が入ってきたときには信号振幅の中間レベルを基本レベルとして上下に変動するため、容量結合時の電荷蓄積による過渡現象が生じない。このため結合容量２４，２４’を挿入することにより、直流結合を回避することができる。

図５は、本発明の実施例３を示す図で、図中の記号は図１と同じものは同様のものを示し、２５，２５’は遅延素子１８，１９と差動増幅型振幅制限増幅回路２０との間に挿入した結合容量、を示す。ここで、結合容量２５，２５’は、微分回路などに使われる容量に比べて十分大きく、入力信号をそのまま差動増幅型振幅制限増幅器２０に伝えられる程度のものでなければならない。入力信号は、パケット信号が存在しない間は低電位で、パケット信号が入力されたときにハイレベルに向かって電位上昇するため、結合容量２５，２５’の電荷蓄積による過渡現象の影響を受け、オフセットレベルが変動する。

図６は実施例３の動作原理を示すタイムチャートで、図中の記号は図２と同じものは同様のものを示す。差動増幅型振幅制限増幅回路２０の入力オフセットレベルが変動しても、電位差出力は大きな影響を受けないため、本発明第２実施例と同様に直流結合を回避することができる。

図７は、本発明の実施例４を示す図で、図中の記号は図５と同じものは同様のものを示す。図から明らかなように、実施例４では結合容量２６を入力端子１と遅延素子１８，１９との間に挿入しているので、実施例３と同様の効果が得られる。

なお、以上の図４、図５、図７はそれぞれ差動増幅型振幅制限増幅回路２０と差動型ヒステリシス比較回路２１との間、遅延素子１８，１９と差動増幅型振幅制限増幅回路２０との間、入力端子１と遅延素子１８，１９との間に結合容量を挿入した構成を示したが、それらの２箇所以上に同時に結合容量を挿入しても構わない。

図８は、本発明の実施例５を示す図で、図中の記号は図１と同じものは同様のものを示し、２７は参照電位発生回路、を示す。本実施例５は、差動増幅型振幅制限増幅回路２０と差動型ヒステリシス比較回路２１との間の接続を単相としたもので、差動型ヒステリシス比較回路２１の入力バッファに十分な利得がある場合に有効である。参照電位発生回路２７から与える電位によって、差動型ヒステリシス比較回路２１の閾値Ｖth，−Ｖthのレベルを、入力信号のレベルに対して相対的に調整することができる。本実施例５にも図４、図５、図７で示した容量結合が有効であり、２箇所以上に同時に結合容量を付加しても構わない。

本発明で使用する遅延素子１８，１９は少ない損失で遅延を生じるものであれば、伝送線路でもケーブルでも、遅延回路でもどのようなものを用いても構わない。また、遅延素子１８の遅延が遅延素子１９の遅延よりも長い場合は信号が反転されて出力されるが、反転出力端子２３を非反転出力端子に、非反転出力端子２２を反転出力端子とするか、差動増幅型振幅制限増幅回路２０の非反転出力端子と反転出力端子を差動型ヒステリシス比較回路２１の入力端子対に逆に接続しても良い。本発明で使用する差動増幅型振幅制限増幅回路２０、差動型ヒステリシス比較回路２１に関しては、同様の動作をするものであれば回路構成の詳細は問わない。

実施例１の瞬時応答振幅制限増幅回路の構成を示すブロック図である。 実施例１の動作原理を示すタイムチャート（遅延差τが信号の1/2ビット分のとき）である。 実施例１の動作原理を示すタイムチャート（遅延差τが信号の１ビット分のとき）である。 実施例２の瞬時応答振幅制限増幅回路の構成を示すブロック図である。 実施例３の瞬時応答振幅制限増幅回路の構成を示すブロック図である。 実施例３の動作原理を示すタイムチャート（遅延差τが信号の１ビット分のとき）である。 実施例４の瞬時応答振幅制限増幅回路の構成を示すブロック図である。 実施例５の瞬時応答振幅制限増幅回路の構成を示すブロック図である。 従来の瞬時応答振幅制限増幅回路の構成を示すブロック図である。 従来の光並列伝送方式に用いられる瞬時応答振幅制限増幅回路の構成を示すブロック図である。 図１０の瞬時応答振幅制限増幅回路の動作原理を示すタイムチャートである。

符号の説明

１：入力端子
２：差動増幅型振幅制限増幅回路
３：最高電位保持回路
４：最低電位保持回路
５，５’：抵抗
６，７：差動増幅型振幅制限増幅回路２の差動入力端子
８，９：差動増幅型振幅制限増幅回路２の差動出力端子
１０，１１：リセット信号入力端子
１２：微分回路
１３：容量
１４：振幅制限増幅回路
１５：ヒステリシス比較回路
１６：フリップフロップ回路
１７：出力端子
１８，１９：遅延素子
２０：差動増幅型振幅制限増幅回路
２１：差動型ヒステリシス比較回路
２２：非反転出力端子
２３：反転出力端子
２４，２４’，２５，２５’，２６：結合容量
２７：参照電位発生回路
τ：遅延差
Ａ：入力波形
Ｂ：微分回路１２の出力波形
Ｃ：振幅制限増幅回路１４の出力波形
Ｄ：ヒステリシス比較回路１５の出力波形
Ｅ：フリップフロップ回路１６の出力波形
Ａ１：差動増幅型振幅制限増幅回路２０の入力波形（非反転入力側）
Ａ２：差動増幅型振暗制限増幅回路２０の入力波形（反転入力側）
Ｃ１：差動増幅型振幅制限増幅回路２０の出力波形（非反転出力側）
Ｃ２：差動増幅型振幅制限増幅回路２０の出力波形（反転出力側）
Ｄ１：差動型ヒステリシス比較回路２１の出力波形（非反転出力側）
Ｄ２：差動型ヒステリシス比較回路２１の出力波形（反転出力側）

Claims (3)

1. 信号入力端子から入力され且つ２分岐された入力信号間に１ビット以下の遅延差（但し、０を含まず）を与える遅延手段と、該遅延手段の２つの出力信号を入力する差動増幅型振幅制限増幅回路と、該差動増幅型振幅制限増幅回路の差動出力信号を入力する差動型ヒステリシス比較回路とを具備することを特徴とする瞬時応答振幅制限増幅回路。
2. 請求項１に記載の瞬時応答振幅制限増幅回路において、
   前記信号入力端子と前記遅延手段との間、前記遅延手段と前記差動増幅型振幅制限増幅回路との間、および前記差動増幅型振幅制限増幅回路と前記差動型ヒステリシス比較回路との間の少なくとも１つに結合容量を挿入したことを特徴とする瞬時応答振幅制限増幅回路。
3. 請求項１又は２に記載の瞬時応答振幅制限増幅回路において、
   前記差動型ヒステリシス比較回路を、その差動入力端子の一方に前記差動増幅型振幅制限増幅回路の差動出力端子の一方を接続し、前記差動入力端子の他方に参照電位発生回路を接続した差動型ヒステリシス比較回路に置き換えたことを特徴とする瞬時応答振幅制限増幅回路。

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