JP2013143745A - 伝送装置 - Google Patents

Abstract

【課題】高ビットレートでビット列を安定的に伝送することができる伝送装置を提供することを課題とする。
【解決手段】伝送装置は、値０又は値１の２値で表現される入力ビット列の初めに値０の１ビットを付加したビット列を入力し、前記ビット列を基に、隣り合う前後ビットの差分値＋１、０、又は−１の３値を演算して送信する送信回路と、初期値が０の１ビット情報を記憶し、前記送信回路により送信された値を受信し、前記受信した値＋１、０、又は−１と前記記憶している１ビットの和を演算し、前記演算した和が１以上であれば１を、０以下であれば０を受信信号として出力すると共に、前記記憶している１ビット情報を前記出力した受信信号の値に更新する受信回路とを有する。
【選択図】図６

Description

本発明は、伝送装置に関する。

ＣＭＯＳ（相補型金属酸化膜半導体：Complementary Metal Oxide Semiconductor）の大規模集積回路（ＬＳＩ：Large Scale Integration）間、或いはＬＳＩ内のデータ通信は大容量化しており、小型で消費電力が少なくＬＳＩプロセスと親和性が高い特徴を有したシリコンフォトニクスによる１０Ｔビット／秒規模の光伝送技術が注目されている。この光伝送技術には、１チャネル当たり１０Ｇビット／秒以上の高速性と、数百チャネルの並列伝送が求められる（例えば、非特許文献１参照）。

電気／光又は光／電気変換デバイスは、電気的な設計と光学的な設計を両立する必要があり、同じプロセス技術を用い、電気的に最適化したＣＭＯＳ回路の応答特性より、高周波領域で劣化しやすい。また、受光器にＣＭＯＳの許容限度を超えるバイアスを印加する目的で、受光器とＣＭＯＳ回路を容量結合で信号を伝達する場合（例えば、非特許文献２及び３参照）があるが、容量結合は低周波領域の信号を遮断してしまう。

このように光伝送を含めた伝送回路の応答特性が周波数領域によって変化する場合、そのまま２値のデジタル信号を伝送すると受信信号が歪んでしまう。このような高周波領域或いは低周波領域の抑圧による歪みは符号間干渉（ＩＳＩ：Intersymbol interference）と呼ばれ、データエラーの原因となる。

一方、各々のチャネルのおかれている環境は、−２０℃〜８５℃程度の大きな温度変化があり、チャネル毎の素子特性にはばらつきもあるので、伝送回路の応答特性は設計値から変動しやすい。加えて、半導体チップ内のデータ通信では、半導体チップの動作周波数自体が状況によって変化する場合も想定される（例えば、非特許文献４参照）。

このように、伝送回路に符号間干渉があり、且つその特性が変動する場合、 高周波領域の抑圧で生じる符号化干渉に対しては、アダプティブイコライゼーション（例えば、非特許文献５参照）と呼ばれる応答特性を補正するための歪みを送信信号或いは受信信号に与え、信号を回復する動的なアナログ処理技術で対応し、低周波領域の抑圧で生じる符号間干渉に対しては、伝送のプロトコルを工夫することで対処する８ｂ／１０ｂが知られている（例えば、非特許文献６参照）。

バックプレーン用途やそれより遠距離のデータ伝送では、このような技術でデータエラーを低減することが一般的である。しかしながら、アダプティブイコライゼーションや８ｂ／１０ｂなどのプロトコルは複雑な実装が必要であり、半導体チップ間や半導体チップ内の高密度実装を伴うデータ通信には適していない。

D. A. B. Miller, "Device Requirements for Optical Interconnects to Silicon Chips," Proceedings of the IEEE, Vol.97, pp.1166 -1185, 2009. A. S. Narasimha, et al., "An ultra low power CMOS photonics technology platform for H/S optoelectronic transceivers at less than $1 per Gbps," Conference on Optical Fiber Communication (OFC), 2010. F. Tavernier, and M. S. Steyaert, "A 5.5 Gbit/s optical receiver in 130 nm CMOS with speed-enhanced integrated photodiode," Proceedings of the ESSCIRC, 2010. S. Herbert, et al., "Variation-aware dynamic voltage/frequency scaling," IEEE 15th International Symposium HPCA 2009, pp.301-312, 2009. Y. Hidaka, et al., "A 4-Channel 1.25-10.3 Gb/s Backplane Transceiver Macro With 35 dB Equalizer and Sign-Based Zero-Forcing Adaptive Control," IEEE J. Solid-State Circuits, Vol.44, pp.3547-3559, 2009. A. X. Widmer and P. A. Franaszek, "A DC-Balanced, Partitioned-Block, 8B/10B Transmission Code," IBM Journal of Research and Development, Vol.27, pp.440-451, 1983.

本発明の目的は、高ビットレートでビット列を安定的に伝送することができる伝送装置を提供することである。

伝送装置は、値０又は値１の２値で表現される入力ビット列の初めに値０の１ビットを付加したビット列を入力し、前記ビット列を基に、隣り合う前後ビットの差分値＋１、０、又は−１の３値を演算して送信する送信回路と、初期値が０の１ビット情報を記憶し、前記送信回路により送信された値を受信し、前記受信した値＋１、０、又は−１と前記記憶している１ビットの和を演算し、前記演算した和が１以上であれば１を、０以下であれば０を受信信号として出力すると共に、前記記憶している１ビット情報を前記出力した受信信号の値に更新する受信回路とを有する。

高ビットレートでビット列を安定的に伝送することができる。

第１の実施形態による伝送装置の構成例を示すブロック図である。 図１の差動信号伝送回路の構成例を示す回路図である。 図２の差動信号伝送回路の等価回路を示す図である。 図１の遅延回路の構成例を示す回路図である。 図５（Ａ）は図１のセットリセットラッチ回路の構成例を示す回路図であり、図５（Ｂ）はセットリセットラッチ回路の真理値表を示す図である。 図６（Ａ）〜（Ｃ）は図１の伝送装置の動作例を示すタイムチャートである。 ビットレート及びビットエラーの関係を示すグラフである。 第２の実施形態による差動信号伝送回路の構成例を示す回路図である。 第３の実施形態による伝送装置の構成例を示すブロック図である。

（第１の実施形態）
図１は、第１の実施形態による伝送装置の構成例を示すブロック図である。伝送装置は、遅延回路１０１、差動信号伝送回路１０２及びセットリセット（ＳＲ）ラッチ回路１０３を有する。入力データビット列Ｄｉｎは、１ビット時間Ｔｂ単位で差動信号伝送回路１０２の入力端子ＩＮ０に入力される。遅延回路１０１は、入力データビット列Ｄｉｎを１ビット分遅延し、差動信号伝送回路１０２の入力端子ＩＮ１に出力する。差動信号伝送回路１０２は、閾値電圧ＶＴを入力し、入力データビット列Ｄｉｎと遅延回路１０１により遅延させられたビット列とを差動信号として伝送し、その伝送した差動信号を出力端子ＯＵＴ０及びＯＵＴ１から出力する。セットリセットラッチ回路１０３は、セット端子Ｓに出力端子ＯＵＴ０のビット列を入力し、リセット端子Ｒに出力端子ＯＵＴ１のビット列を入力し、ラッチする。そして、セットリセットラッチ回路１０３は、ラッチしたビット列Ｄｏｕｔを出力端子Ｑから出力し、ビット列Ｄｏｕｔの論理反転ビット列／Ｄｏｕｔを出力端子／Ｑから出力する。

図２は、図１の差動信号伝送回路１０２の構成例を示す回路図である。差動信号伝送回路１０２は、送信回路及び受信回路を有する。

まず、送信回路について説明する。ドライバアンプ２１１は、差動増幅器２０１及び抵抗Ｒｄｒｖを有する。差動増幅器２０１は、入力端子ＩＮ０及びＩＮ１の信号を差動増幅し、その増幅した差動信号Ｖｉｎ及び／Ｖｉｎを位相シフタ２０３及び２０４に出力する。マッハツェンダ（Mach-Zehnder）変調器２１２は、位相シフタ２０３，２０４を有する。位相シフタ２０３及び２０４は、抵抗Ｒｍｏｄ及び容量Ｃｍｏｄの直列接続回路の等価回路で表される。レーザーダイオード２０２は、光導波路２０５を介して、レーザー光Ｐｉｄを位相シフタ２０３及び２０４に出力する。位相シフタ２０３及び２０４は、差動電気信号Ｖｉｎ及び／Ｖｉｎを光信号Ｐｍｏｄに変換し、光信号Ｐｍｏｄを光導波路２０５を介してフォトダイオード２０６に送信する。

次に、受信回路について説明する。フォトダイオード２０６は、抵抗ＲＬを介して電源電位ノード及び基準電位ノード間に接続され、光信号Ｐｍｏｄを差動電気信号に変換し、カップリング容量Ｃａｃを介して、差動増幅器２０７に出力する。フォトダイオード２０６は、抵抗Ｒｐｄ、容量Ｃｐｄ及び電流源Ｉｐｄの等価回路で表される。トランスインピーダンスアンプ２１３は、差動増幅器２０７及び抵抗ＲＦを有する。差動増幅器２０７は、差動信号を増幅して、その増幅した差動信号Ｖｏｕｔ及び／Ｖｏｕｔを出力する。リミッティングアンプ２１４は、第１の比較器２０８及び第２の比較器２０９を有する。第１の比較器２０８は、電圧信号Ｖｏｕｔが閾値電圧ＶＴより大きいときには値「１」を出力端子ＯＵＴ０に出力し、電圧信号Ｖｏｕｔが閾値電圧ＶＴより小さいときには値「０」を出力端子ＯＵＴ０に出力する。第２の比較器２０９は、電圧信号／Ｖｏｕｔが閾値電圧ＶＴより大きいときには値「１」を出力端子ＯＵＴ１に出力し、電圧信号／Ｖｏｕｔが閾値電圧ＶＴより小さいときには値「０」を出力端子ＯＵＴ１に出力する。

図３は、図２の差動信号伝送回路１０２の等価回路を示す図である。差動増幅器２０１は、入力端子ＩＮ０及びＩＮ１の信号を差動増幅し、その増幅した差動信号Ｖｉｎ及び／Ｖｉｎをローパスフィルタ３０１に出力する。電圧Ｖｐ−ｐは、差動信号Ｖｉｎ及び／Ｖｉｎのピークトゥピークの電圧である。ローパスフィルタ３０１は、図２の送信回路のマッハツェンダ変調器（電気／光変換器）２１２の等価回路であり、時定数τｔｘのローパスフィルタである。差動増幅器３０４は、ローパスフィルタ３０１の出力差動信号を増幅し、その増幅した差動信号をハイパスフィルタ３０２に出力する。ハイパスフィルタ３０２は、図２のカップリング容量Ｃａｃによる交流（ＡＣ）結合回路の等価回路であり、時定数τａｃのハイパスフィルタである。差動増幅器３０５は、ハイパスフィルタ３０２の出力差動信号を増幅し、その増幅した差動信号をローパスフィルタ３０３に出力する。ローパスフィルタ３０３は、図２の受信回路のフォトダイオード（光／電気変換器）２０６の等価回路であり、時定数τｒｘのローパスフィルタである。なお、ハイパスフィルタ３０２及びローパスフィルタ３０３の位置は、入れ替えても、等価回路的には同じである。ローパスフィルタ３０３は、差動信号Ｖｏｕｔ及び／Ｖｏｕｔを出力する。第１の比較器２０８は、電圧信号Ｖｏｕｔが閾値電圧ＶＴより大きいときには値「１」を出力端子ＯＵＴ０に出力し、電圧信号Ｖｏｕｔが閾値電圧ＶＴより小さいときには値「０」を出力端子ＯＵＴ０に出力する。第２の比較器２０９は、電圧信号／Ｖｏｕｔが閾値電圧ＶＴより大きいときには値「１」を出力端子ＯＵＴ１に出力し、電圧信号／Ｖｏｕｔが閾値電圧ＶＴより小さいときには値「０」を出力端子ＯＵＴ１に出力する。

以上のように、送信回路の電気／光変換器は、時定数τｔｘのローパスフィルタ３０１で表され、受信回路の光／電気変換器は時定数τｒｘのローパスフィルタ３０３で表され、受信回路の交流結合は、時定数τａｃのハイパスフィルタ３０２で表される。比較器２０８及び２０９は、アナログ電圧信号Ｖｏｕｔ及び／Ｖｏｕｔを閾値電圧Ｖｔと比較し、値０又は１のバイナリ信号に変換し、出力端子ＯＵＴ０及びＯＵＴ１から出力する。図３の等価回路１０２で表現できる差動信号伝送回路１０２は、全て本実施形態の適用対象となる。例えば、ＵＳＢ（Universal Serial Bus） ３．０のスタティックイコライゼーションを用いてもよい。

図４は、図１の遅延回路１０１の構成例を示す回路図である。遅延回路１０１は、偶数個のインバータ４０１を有し、入力データビット列Ｄｉｎを１ビット分遅延する。遅延時間は、必ずしも１ビット時間Ｔｂに限定されず、１ビット時間Ｔｂ以下であればよい。

図５（Ａ）は図１のセットリセットラッチ回路１０３の構成例を示す回路図であり、図５（Ｂ）はセットリセットラッチ回路１０３の真理値表を示す図である。セットリセットラッチ回路１０３は、否定論理和（ＮＯＲ）回路５０１及び５０２を有する。否定論理和回路５０１は、リセット端子Ｒの値及び出力端子／Ｑの値の否定論理和値を出力端子Ｑに出力する。否定論理和回路５０２は、セット端子Ｓの値及び出力端子Ｑの値の否定論理和値を出力端子／Ｑに出力する。セット端子Ｓの値が「０」で、リセット端子Ｒの値が「０」である場合には、出力端子Ｑ及び／Ｑの値は前回の値と同じである。セット端子Ｓの値が「０」で、リセット端子Ｒの値が「１」である場合には、出力端子Ｑの値は「０」になり、出力端子／Ｑの値は「１」になる。セット端子Ｓの値が「１」で、リセット端子Ｒの値が「０」である場合には、出力端子Ｑの値は「１」になり、出力端子／Ｑの値は「０」になる。セット端子Ｓの値が「１」で、リセット端子Ｒの値が「１」である場合には、動作が不安定になり、禁止されている状態である。なお、セットリセットラッチ回路１０３は、図５（Ｂ）の真理値表を満たすものであれば、否定論理和回路５０１及び５０２以外の回路構成でもよい。

図６（Ａ）〜（Ｃ）は、図１の伝送装置の動作例を示すタイムチャートである。図６（Ａ）は、図１の入力データビット列Ｄｉｎの例を示すタイムチャートである。横軸は、ｔ／Ｔｂの時間を示す。ｔは時間であり、Ｔｂは１ビット時間である。縦軸はバイナリデジタル信号の値を示す。入力データビット列Ｄｉｎは、値０又は値１の２値で表現される入力ビット列の初めに初期値として値１及び値０の順番の２ビットを付加したビット列である。例えば、初期値「１０」の後に、データビット列「１１００１０１１」を入力する。入力データビット列Ｄｉｎは、ハイレベルが値「１」を示し、ローレベルが値「０」を示す。

図６（Ｂ）は、図３の送信差動信号Ｖｉｎ，／Ｖｉｎ及び受信差動信号Ｖｏｕｔ，／Ｖｏｕｔの例を示すタイムチャートである。値「＋１」は＋（Ｖｐ−ｐ）／２の電圧値で表され、値「０」は０Ｖのコモン電圧値で表され、値「−１」は−（Ｖｐ−ｐ）／２の電圧値で表される。図３の差動増幅器２０１は、入力端子ＩＮ０及びＩＮ１の信号を差動信号として増幅し、その増幅した差動信号Ｖｉｎ及び／Ｖｉｎを出力する。すなわち、差動増幅器２０１は、入力端子ＩＮ０の値（今回のビット値）から入力端子ＩＮ１の値（前回のビット値）を減算した値を、値＋１、０又は−１の３値により信号Ｖｉｎを出力する。信号／Ｖｉｎは、信号／Ｖｉｎの正負符号を反転した信号である。

例えば、「−１」の時間では、今回のビット値「０」から前回のビット値「１」を減算して、０−１＝「−１」を信号Ｖｉｎとして出力し、「＋１」を信号／Ｖｉｎとして、出力する。「０」の時間では、今回のビット値「１」から前回のビット値「０」を減算して、１−０＝「＋１」を信号Ｖｉｎとして出力し、「−１」を信号／Ｖｉｎとして、出力する。「１」の時間では、今回のビット値「１」から前回のビット値「１」を減算して、１−１＝「０」を信号Ｖｉｎとして出力し、「０」を信号／Ｖｉｎとして、出力する。

受信差動信号Ｖｏｕｔ及び／Ｖｏｕｔは、ローパスフィルタ３０３の出力信号であり、送信差動信号Ｖｉｎ及び／Ｖｉｎが伝送特性により歪んだ信号である。第１の比較器２０８は、電圧信号Ｖｏｕｔが閾値電圧ＶＴより大きければ値「１」を出力し、電圧信号Ｖｏｕｔが閾値電圧ＶＴより小さければ値「０」を出力する。第２の比較器２０９は、電圧信号／Ｖｏｕｔが閾値電圧ＶＴより大きければ値「１」を出力し、電圧信号／Ｖｏｕｔが閾値電圧ＶＴより小さければ値「０」を出力する。

ここで、出力端子ＯＵＴ０及びＯＵＴ１が共に値「１」を出力しないように、閾値電圧ＶＴを正に設定している。また、差動信号Ｖｉｎ，／Ｖｉｎ及び差動信号Ｖｏｕｔ，／Ｖｏｕｔのコモン電圧は、０Ｖの例を示しているが、０Ｖに限定されない。

図６（Ｃ）は、図１のセットリセットラッチ回路１０３の出力ビット列Ｄｏｕｔの例を示すタイムチャートである。まず、伝送を開始する「０」の時間前に、初期値として「１０」のビット列Ｄｉｎを伝送し、セットリセットラッチ回路１０３を初期化する。すなわち、「０」の時間前では、電圧信号Ｖｏｕｔは、閾値電圧ＶＴより小さいので、セット端子Ｓは値「０」になり、リセット端子Ｒは値「１」になる。その結果、出力ビット列Ｄｏｕｔは値「０」に初期化される。次に、「０」の時間の後において、電圧信号Ｖｏｕｔが閾値ＶＴより大きくなると、セット端子Ｓは値「１」になり、リセット端子Ｒは値「０」になる。その結果、出力ビット列Ｄｏｕｔは値「１」になる。次に、「１」の時間の後において、電圧信号Ｖｏｕｔが閾値ＶＴより小さくなると、セット端子Ｓは値「０」になり、リセット端子Ｒも値「０」になる。その結果、出力ビット列Ｄｏｕｔは、前回と同じ値「１」を維持する。次に、「２」の時間の後において、電圧信号／Ｖｏｕｔが閾値ＶＴより大きくなると、セット端子Ｓは値「０」になり、リセット端子Ｒは値「１」になる。その結果、出力ビット列Ｄｏｕｔは値「０」になる。以下、同様にして、出力ビット列Ｄｏｕｔの値が決まる。出力ビット列Ｄｏｕｔは、入力ビット列Ｄｉｎと同じ値になる。

以上のように、入力ビット列Ｄｉｎは、値「０」又は「１」の２値表現ビット列として入力される。次に、差動信号伝送回路１０２では、差動信号Ｖｉｎ，／Ｖｉｎ及び差動信号Ｖｏｕｔ，／Ｖｏｕｔは、値「−１」、「０」又は「＋１」の３値表現ビット列として伝送される。最後に、出力ビット列Ｄｏｕｔ，／Ｄｏｕｔは、値「０」又は「１」の２値表現ビット列として出力される。

図７は、ビットレート及びビットエラーの関係を示すグラフである。受信差動信号Ｖｏｕｔ，／Ｖｏｕｔは、ジッタが生じているので、ビットエラーはサンプリングタイミングと閾値電圧ＶＴの２つの変数に依存することになる。そこで、出力ビット列Ｄｏｕｔのエラーが０である領域を、閾値電圧ＶＴとサンプリングタイミングの２変数の面積で定義し、その面積をＦとする。横軸は、１／Ｔｂで表されるビットレートである。縦軸は、Ｆ／（Ｔｂ×Ｖｎ）で表される正規化された面積である。ここで、電圧Ｖｎは、ハイパスフィルタ３０２がなく（１／τａｃ＝０）、ビットレートが０（入力ビット列Ｄｉｎが直流）である場合の電圧振幅である。図７は、出力ビット列Ｄｏｕｔのエラーが０である面積Ｆ／（Ｔｂ×Ｖｎ）とビットレート１／Ｔｂとの関係を示す。また、周波数特性が悪くなるのは、送信回路の電気／光変換器が原因である場合が多いので、受信回路の周波数特性を無視するためローパスフィルタ３０３及びハイパスフィルタ３０２がなく（τｒｘ＝１／τａｃ＝０）、横軸のビットレートを１／τｔｘで正規化している。

特性３ＶＬは、図１の伝送装置の特性を示す。特性２ＶＬは、図３の入力端子ＩＮ０及びＩＮ１に相互に位相が反転した差動信号を入力し、差動信号伝送回路１０２のみで２値伝送した場合の特性を示す。低ビットレートの極限では、特性２ＶＬの方が特性３ＶＬより面積Ｆ／（Ｔｂ×Ｖｎ）は２倍大きい。ただし、この差は、例えば光源の光パワーを増やし、伝送回路の利得を倍にすれば補償することができる。

面積Ｆ／（Ｔｂ×Ｖｎ）は、ビットレートが０．８６／τｔｘを境に逆転する。それより、高ビットレートでは、特性３ＶＬの方が特性２ＶＬより面積Ｆ／（Ｔｂ×Ｖｎ）は大きい。１．４４３／τｔｘ以上のビットレートでは、特性２ＶＬは、どのように利得を改善してもビット列を伝送することができない。これに対して、特性３ＶＬでは、このような限界は存在せず、ビット列を伝送することができる。

次に、さらに厳しい条件を考える。ビットレートが１．４４３／τｔｘ、受信回路の周波数特性をτｒｘ／τｔｘ＝０．０５、交流結合の時定数をτｔｘ／τａｃ＝０．１と設定した場合のシミュレーションを行った。その結果、１／τａｃ＞０ では、ビット列が長すぎると、特性２ＶＬは信号を伝送することができない。これに対し、特性３ＶＬは、特性２ＶＬでは伝送不可能な条件でも、十分なマージンを有していることが分かった。

なお、伝送装置は、上記の機能を有するものであれば、上記の構成に限定されない。また、セットリセットラッチ回路１０３が「０」に既に初期化されている場合には、図６（Ａ）の入力ビット列Ｄｉｎにおいて、先頭の初期値「１０」を初期値「０」に変えることができる。

伝送装置は、送信回路及び受信回路を有する。送信回路は、図６（Ａ）及び（Ｂ）のように、値０又は値１の２値で表現される入力ビット列の初めに値０の１ビットを付加したビット列Ｄｉｎを入力し、ビット列Ｄｉｎを基に、隣り合う前後ビットの差分値＋１、０、又は−１の３値を演算して信号Ｖｉｎ，／Ｖｉｎを送信する。受信回路は、図６（Ｂ）及び（Ｃ）のように、初期値が０の１ビット情報を例えばセットリセットラッチ回路１０３により記憶し、送信回路により送信された信号Ｖｏｕｔ，／Ｖｏｕｔの値を受信し、受信した値＋１、０、又は−１と記憶している１ビットの和を演算し、演算した和が１以上であれば１を、０以下であれば０を受信信号Ｄｏｕｔとして出力すると共に、記憶している１ビット情報を出力した受信信号Ｄｏｕｔの値に更新する。

例えば、送信回路は、値０の１ビットを付加したビット列Ｄｉｎを１ビット分遅延する遅延回路１０１と、値０の１ビットを付加したビット列Ｄｉｎと遅延回路１０１により遅延させられたビット列とを差動増幅して差動信号Ｖｉｎ，／Ｖｉｎを送信する差動増幅器２０１とを有する。受信回路は、差動信号を構成する正差動信号Ｖｏｕｔ及び負差動信号／Ｖｏｕｔをそれぞれセット端子Ｓ及びリセット端子Ｒに入力してラッチし、受信信号Ｄｏｕｔとして出力するセットリセットラッチ回路１０３を有する。

また、受信回路は、第１の比較器２０８及び第２の比較器２０９を有する。第１の比較器２０８は、正差動信号Ｖｏｕｔが閾値ＶＴより大きいときには値１をセットリセットラッチ回路１０３のセット端子Ｓに出力し、正差動信号Ｖｏｕｔが閾値ＶＴより小さいときには値０をセットリセットラッチ回路１０３のセット端子Ｓに出力する。第２の比較器２０９は、負差動信号／Ｖｏｕｔが閾値ＶＴより大きいときには値１をセットリセットラッチ回路１０３のリセット端子Ｒに出力し、負差動信号／Ｖｏｕｔが閾値ＶＴより小さいときには値０をセットリセットラッチ回路１０３のリセット端子Ｒに出力する。

また、入力ビット列Ｖｉｎの初期値によりセットリセットラッチ回路１０３を初期化する場合には、入力ビット列Ｖｉｎの先頭に「１０」の初期値を付加する。その場合、遅延回路１０１は、入力ビット列の初めに値１及び値０の順番の２ビットを付加したビット列Ｄｉｎを１ビット分遅延する。差動増幅器２０１は、入力ビット列の初めに値１及び値０の順番の２ビットを付加したビット列Ｄｉｎと遅延回路１０１により遅延させられたビット列とを差動増幅して差動信号Ｖｉｎ，／Ｖｉｎを送信する。セットリセットラッチ回路１０３は、上記の２ビットによりリセットされ、値０をラッチする。

（第２の実施形態）
図８は、第２の実施形態による差動信号伝送回路１０２の構成例を示す回路図である。以下、本実施形態が第１の実施形態と異なる点を説明する。本実施形態（図８）は、第１の実施形態（図３）に対して、論理積（ＡＮＤ）回路８０１及び８０２を追加したものである。受信回路は、第１の論理積回路８０１及び第２の論理積回路８０２を有する。第１の論理積回路８０１は、第１の比較器２０８の出力値と第２の比較器２０９の出力値の論理反転値との論理積値をセットリセットラッチ回路１０３のセット端子Ｓに出力する。第２の論理積回路８０２は、第２の比較器２０９の出力値と第１の比較器２０８の出力値の論理反転値との論理積値をセットリセットラッチ回路１０３のリセット端子Ｒに出力する。本実施形態は、閾値電圧ＶＴが負でもセットリセットラッチ回路１０３が動作するように比較器２０８及び２０９の後段に論理積回路８０１及び８０２を設ける。

第１の比較器２０８の出力値が「０」、第２の比較器２０９の出力値が「０」の場合、セットリセットラッチ回路１０３のセット端子Ｓは「０」、リセット端子Ｒは「０」になる。第１の比較器２０８の出力値が「０」、第２の比較器２０９の出力値が「１」の場合、セットリセットラッチ回路１０３のセット端子Ｓは「０」、リセット端子Ｒは「１」になる。第１の比較器２０８の出力値が「１」、第２の比較器２０９の出力値が「０」の場合、セットリセットラッチ回路１０３のセット端子Ｓは「１」、リセット端子Ｒは「０」になる。第１の比較器２０８の出力値が「１」、第２の比較器２０９の出力値が「１」の場合、セットリセットラッチ回路１０３のセット端子Ｓは「０」、リセット端子Ｒは「０」になる。論理積回路８０１及び８０２を設けることにより、閾値電圧ＶＴが負の場合でも、セットリセットラッチ回路１０３のセット端子Ｓ及びリセット端子Ｒが共に「１」になることが無くなる。

（第３の実施形態）
図９は、第３の実施形態による伝送装置の構成例を示すブロック図である。図９の伝送装置は、図１の伝送装置に対して、スイッチ９０１を追加したものである。以下、本実施形態が第１及び第２の実施形態と異なる点を説明する。スイッチ９０１を制御することにより、図７において、低ビットレート場合には特性２ＶＬの伝送を行い、高ビットレートの場合には特性３ＶＬで伝送を行うことにより、ビットレートが変化しても、常にビットエラーを低減することができる。高ビットレートの場合には、スイッチ９０１は、第１の制御信号に応じて、遅延回路１０１の出力端子を差動信号伝送回路１０２の入力端子ＩＮ１に接続し、第１又は第２の実施形態による特性３ＶＬの伝送を行う。低ビットレートの場合には、スイッチ９０１は、第２の制御信号に応じて、反転入力ビット列／Ｄｉｎを差動信号伝送回路１０２の入力端子ＩＮ１に入力し、特性２ＶＬの伝送を行う。反転入力ビット列／Ｄｉｎは、入力ビット列Ｄｉｎの論理反転ビット列である。したがって、入力ビット列Ｄｉｎ及び／Ｄｉｎは、相互に位相が反転した差動信号を構成する。

差動増幅器２０１は、第１の制御信号（高ビットレート）がスイッチ９０１に入力されると、入力ビット列Ｄｉｎと遅延回路１０１により遅延させられたビット列とを差動増幅して差動信号Ｖｉｎ及び／Ｖｉｎを送信する。また、差動増幅器２０１は、第２の制御信号（低ビットレート）がスイッチ９０１に入力されると、ビット列Ｄｉｎとビット列Ｄｉｎの論理反転ビット列／Ｄｉｎとを差動増幅して差動信号Ｖｉｎ，／Ｖｉｎを送信する。

以上のように、本実施形態は、送信回路の遅延回路１０１にスイッチ９０１を設けることにより、特性２ＶＬの伝送と特性３ＶＬの伝送を切り替えることができる。入力ビット列Ｄｉｎが低ビットレートで、かつ低消費電力化のため差動信号伝送回路１０２の利得をできるだけ低くしたい条件では、図７の特性２ＶＬの伝送を選択した方が有利である。その場合、スイッチ９０１により、反転入力ビット列／Ｄｉｎを差動信号伝送回路１０２の入力端子ＩＮ１に入力するだけで、容易に特性２ＶＬの伝送を実現することができる。入力ビット列Ｄｉｎが高ビットレートに変化した場合、スイッチ９０１により、遅延回路１０１を差動信号伝送回路１０２の入力端子ＩＮ１に接続するだけで、すばやく特性３ＶＬの伝送に切り替えることができる。

第１〜第３の実施形態によれば、高密度実装可能な簡潔な回路構成で、環境の変化による特性変動や半導体チップの動的な周波数変化があっても、高周波領域の信号歪みや低周波領域の信号歪みがあっても、半導体チップ内或いは半導体チップ間の安定した高速データ伝送を実現することができる。すなわち、高ビットレートでビット列を安定的に伝送することができる。また、図３の等価回路で表現できる差動信号伝送回路１０２は、ＵＳＢ ３．０のスタティックイコライゼーションと組み合わせた伝送回路にも適用可能なので、本実施形態の適用分野は極めて広い。

また、本実施形態は、差動信号伝送回路１０２が光伝送する場合を例に説明したが、これに限定されず、差動信号伝送回路１０２は、電気と光との間の変換をせず、電気信号をそのまま伝送するようにしても、同様の効果が得られる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０１ 遅延回路
１０２ 差動信号伝送回路
１０３ セットリセットラッチ回路
２０１，３０４，３０５ 差動増幅器
２０８ 第１の比較器
２０９ 第２の比較器
３０１，３０３ ローパスフィルタ
３０２ ハイパスフィルタ

Claims (6)

1. 値０又は値１の２値で表現される入力ビット列の初めに値０の１ビットを付加したビット列を入力し、前記ビット列を基に、隣り合う前後ビットの差分値＋１、０、又は−１の３値を演算して送信する送信回路と、
   初期値が０の１ビット情報を記憶し、前記送信回路により送信された値を受信し、前記受信した値＋１、０、又は−１と前記記憶している１ビットの和を演算し、前記演算した和が１以上であれば１を、０以下であれば０を受信信号として出力すると共に、前記記憶している１ビット情報を前記出力した受信信号の値に更新する受信回路と
   を有することを特徴とする伝送装置。
2. 前記送信回路は、
   前記値０の１ビットを付加したビット列を１ビット分遅延する遅延回路と、
   前記値０の１ビットを付加したビット列と前記遅延回路により遅延させられたビット列とを差動増幅して差動信号を送信する差動増幅器とを有し、
   前記受信回路は、
   前記差動信号を構成する正差動信号及び負差動信号をそれぞれセット端子及びリセット端子に入力してラッチし、前記受信信号として出力するセットリセットラッチ回路を有することを特徴とする請求項１記載の伝送装置。
3. 前記受信回路は、
   前記正差動信号が閾値より大きいときには値１を前記セットリセットラッチ回路のセット端子に出力し、前記正差動信号が閾値より小さいときには値０を前記セットリセットラッチ回路のセット端子に出力する第１の比較器と、
   前記負差動信号が閾値より大きいときには値１を前記セットリセットラッチ回路のリセット端子に出力し、前記負差動信号が閾値より小さいときには値０を前記セットリセットラッチ回路のリセット端子に出力する第２の比較器とを有することを特徴とする請求項２記載の伝送装置。
4. 前記遅延回路は、前記入力ビット列の初めに値１及び値０の順番の２ビットを付加したビット列を１ビット分遅延し、
   前記差動増幅器は、前記入力ビット列の初めに値１及び値０の順番の２ビットを付加したビット列と前記遅延回路により遅延させられたビット列とを差動増幅して差動信号を送信し、
   前記セットリセットラッチ回路は、前記２ビットによりリセットされ、値０をラッチすることを特徴とする請求項２又は３記載の伝送装置。
5. 前記受信回路は、
   前記第１の比較器の出力値と前記第２の比較器の出力値の論理反転値との論理積値を前記セットリセットラッチ回路のセット端子に出力する第１の論理積回路と、
   前記第２の比較器の出力値と前記第１の比較器の出力値の論理反転値との論理積値を前記セットリセットラッチ回路のリセット端子に出力する第２の論理積回路とを有することを特徴とする請求項３記載の伝送装置。
6. 前記差動増幅器は、
   第１の制御信号が入力されると、前記値０の１ビットを付加したビット列と前記遅延回路により遅延させられたビット列とを差動増幅して差動信号を送信し、
   第２の制御信号が入力されると、前記値０の１ビットを付加したビット列と前記値０の１ビットを付加したビット列の論理反転ビット列とを差動増幅して差動信号を送信することを特徴とする請求項２〜５のいずれか１項に記載の伝送装置。

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