JP2005123563A - ポリシリコン結晶化の制御方法 - Google Patents

ポリシリコン結晶化の制御方法 Download PDF

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Abstract

【課題】 ポリシリコン薄膜トランジスタのポリシリコン膜の製造方法を提供する。
【解決手段】 先ず、基板２００より低い熱伝導係数を有する耐熱層２０１を、基板２００上に形成し、基板２００より高い熱伝導係数を有するヒートシンク層２０２を、耐熱層２０１上に形成する。ヒートシンク層２０２中をパターニングして、耐熱層２０１の一部を露出する開口部２０６を形成し、非晶質シリコン層２０４をヒートシンク層２０２上および開口部２０６中に形成し、発熱層２０５を非晶質シリコン層２０４上に形成する。そして、ヒートシンク層２０２上の非晶質シリコン層２０４をレーザアニールして、核生成サイトを形成する。
【選択図】 図２Ｂ

Description

本発明は、ポリシリコン薄膜トランジスタのポリシリコン膜の製造方法に関し、特にポリシリコン結晶化の制御方法に関する。
半導体に一般的によく使われるシリコン材料には、例えば、非晶質、多結晶または単結晶シリコンのように多くの形態がある。多結晶シリコン（ポリシリコン）薄膜は、その特別な物理特性および薄膜トランジスタ（ＴＦＴ）製作における低コストから、薄膜トランジスタ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）への応用に、最近特に注目を集めている。
ポリシリコンの電気的性能は、非晶質シリコンより良好であるものの、単結晶シリコンよりは劣る。ポリシリコンは単結晶粒子の集合体であるため多くの結晶粒界を有する。そのため、ポリシリコンの結晶粒径を増大させることと結晶粒界を低下させることは、装置機能の改良にとり非常に重要である。
ディスプレイの技術分野において、高機能なフラットパネルディスプレイ（例えば、システムオンパネル（ＳＯＰ））の開発が非常に注目されている。そのため、ポリシリコン薄膜トランジスタの電気的性能を向上することが必要であった。例えば、キャリア移動度の高い薄膜トランジスタは、高解析、高反応速度、高開口率そして低消費電力に役立つ。
従来技術によるポリシリコン膜の製作方法は、固相液晶化（ＳＰＣ）であるが、ガラス基板の工程最高温度は６５０℃であるため、固相液晶化はフラットパネルディスプレイの製作に応用することができなかった。また、さらに直接に化学的気相成長法（ＣＶＤ）も使用された。固相液晶化および化学的気相成長法において、ポリシリコンの結晶粒径は１００ｎｍほどと小さいため、ポリシリコン膜の機能は制限されていた。
エキシマレーザアニール法（ＥＬＡ）は、最近最もよく使用されるポリシリコン膜の製作方法である。エキシマレーザアニール法において、ポリシリコンの粒径は約３００〜６００ｎｍであるため、ポリシリコン膜のキャリア移動度は約２００ｃｍ２／Ｖ−ｓに達した。しかし、エキシマレーザアニール法は、高性能な未来のフラットパネルディスプレイにとっては十分でなかった。その上、不規則なレーザエネルギーの偏差により粒径分布が不均一となり、キャリア移動度およびしきい値電圧も不均一となり電気的性能も低下した。
装置の性能はポリシリコン膜の品質により左右され、結晶粒径はキャリア移動に直接影響を与える。粒界の存在は、しきい値電圧およびリーク電流を高めて、キャリアの移動度および装置の安定性を低下させた。従って、装置の性能を向上させるため、結晶粒径を増大させる以外に、粒径分布および粒位置を制御することも、チャネル中の粒界効果を下げる一つの方法であった。
本発明の目的は、フラットパネルディスプレイ製造に適用するポリシリコン結晶化の制御方法を提供することにある。異なる熱伝導係数を有する材料を使用して、非晶質シリコン膜中の熱勾配を形成し、横方向成長の結晶化を発生させて、良好な粒配列のマイクロメーター級の粒径を有するポリシリコン粒を形成する。結晶化時間は、溶融シリコンの温度を維持することによりさらに延長し、熱伝導の均一性を制御して、均等性に優れた横方向成長の結晶粒径を有するポリシリコンを得ることができる。
上述の本発明の目的を達成するために、ポリシリコン結晶化の制御方法を提供する。そして、その方法は次のステップを含む。ヒートシンク層を基板上に形成し、パターニングにより基板の一部を露出する開口部を形成する。次に、非晶質シリコン層をヒートシンク層上および開口部中に形成する。非晶質シリコン層は異なる下地の領域を有し、開口部中の非晶質シリコン層は基板上にあるが、その他の部分はヒートシンク層の上方にある。そして、ヒートシンク層は基板よりも伝熱係数が大きい。
非晶質シリコン層の脱水素処理の後、エキシマレーザアニールをおこなうと、非晶質シリコン層がレーザエネルギーを吸収して溶融する。冷却した後、ヒートシンク層上の溶融シリコン層の温度は、開口中の温度よりも早く低下するため、核生成サイトはヒートシンク層上の溶融シリコン層中に形成されて溶融シリコンを結晶化する。次に、横方向成長結晶化が開口部へ向かって発生し、最後には良好な粒配列でマイクロメーター級の粒径を有するポリシリコンが得られる。
上述の本発明の目的を達成するために、他のポリシリコン結晶化の制御方法を提供する。そして、その方法は次のステップを含む。耐熱層を基板上に形成してから、その上にヒートシンク層を形成する。ヒートシンク層をパターニングして、耐熱層の一部を露出する開口部を形成する。次に、非晶質シリコン層をヒートシンク層上および開口部中に形成して脱水素処理をおこなう。次に、発熱層を非晶質シリコン層上に形成する。
非晶質シリコン層は異なる下地を有する二つの領域を有し、開口部中の非晶質シリコン層の一領域は、耐熱層の上方にあり、非晶質シリコン層の他の領域はヒートシンク層の上方にある。ヒートシンク層は耐熱層よりも熱伝導係数が高い。
非晶質シリコン層の脱水素処理の後、エキシマレーザアニールをおこなうと、非晶質シリコン層がレーザエネルギーを吸収して溶融する。冷却した後、ヒートシンク層上の溶融シリコン層の温度は、開口中より早く低下するため、核生成サイトがヒートシンク層上の溶融シリコン層中に形成され、横方向成長結晶化が開口部へ向かって発生する。最後には良好な配列でマイクロメーター級の粒径を有するポリシリコンが得られる。その上、発熱層による付加された発熱機能は、レーザエネルギーの伝達をさらに均一にするため、結晶化時間が延長されて、より大きな横方向およびより均一な粒を形成することができる。
本発明のポリシリコン結晶化の制御方法によると、ポリシリコン結晶化を良好に制御することができる。本発明によると、結晶位置を制御することにより、薄膜トランジスタ装置をより良好に製作することができる。
本発明は、高伝熱係数を有する膜材料を使用する。つまり、良好な伝熱性を有する膜をパターニングして非晶質シリコン層下へ設けて、低温領域を非晶質シリコン下に形成する。他の材料で占められている非晶質シリコン下のその他の領域は高温領域である。非晶質シリコン層がレーザエネルギーを吸収すると、異なる下地材料により、温度分布が非晶質シリコン中に形成される。そして、非晶質シリコン層の低温度領域中に、核生成サイトを発生させ、温度差により結晶化が低温領域から高温領域へ横方向に成長する。そのため、大きい粒径で良好な配列の結晶粒を有するポリシリコン層が形成される。その上、結晶位置が、予めパターニングされた下地の高熱伝導性により良好に制御される。
本実施例は、ポリシリコン結晶化の制御方法を開示する。図１Ａに示すように、先ず高伝熱係数を有するヒートシンク層１０２を、プラズマ化学気相成長（ＰＥＣＶＤ）などにより基板１００上に形成する。基板１００は、ディスプレイ製作のためのガラス基板でもよく、ヒートシンク層１０２は、伝熱係数が１６〜３３Ｗ／ｍ２ｋの窒化シリコン（ＳｉＮｘ）などである高伝熱材料からなる。ヒートシンク層１０２の厚みは、約１００ｎｍが好ましい。
次に、ヒートシンク層１０２は、フォトリソグラフィおよびエッチングなどによりパターニングされ、開口部１０６が形成される。前述のエッチングは、四フッ化炭素（ＣＦ４）などの炭素イオン分子のガスを供給しておこなうプラズマドライエッチングでもよい。次に、例えばプラズマ化学気相成長または物理的気相成長法（ＰＶＤ）により、ヒートシンク層１０２上および開口部１０６中に非晶質シリコン層１０４を形成し、非晶質シリコン層１０４の厚みは約５０ｎｍが好ましい。続いて、脱水素処理を非晶質シリコン層１０４上におこない、後の工程のレーザアニール中における水素爆発を防止する。
最後に、好ましくはＸｅＣｌエキシマレーザによりレーザアニールをおこない、非晶質シリコン層１０４は、レーザからエネルギーを吸収して溶融非晶質シリコン層１０４となる。このレーザのエネルギーは、約３３０〜４５０ｍＪ／ｃｍ２が好ましい。ヒートシンク層１０２の開口部１０６により、非晶質シリコン層１０４は異なる下地材料による領域を有する。開口部１０６中の溶融非晶質シリコン層１０４は基板１００の上にある一方、領域１０８中の溶融非晶質シリコン層１０４はヒートシンク層１０２の上にあるため、冷却された後、溶融非晶質シリコン層１０４は異なる下地材料ごとに、異なる発熱領域を有する。ヒートシンク層１０２は基板１００よりも高い熱伝導性を有するため、領域１０８中の溶融非晶質シリコン層１０４は、開口部１０６中の溶融非晶質シリコン層１０４よりも温度が早く下がる。そのため、領域１０８中の溶融非晶質シリコン層１０４は低温領域となり、開口部１０６中の溶融非晶質シリコン層１０４は高温領域となる。
前述の構造設計において、冷却した後、核生成サイトが溶融非晶質シリコン層１０４の低温領域１０８中に形成してから、結晶化が横方向から高温領域に向かって成長させられる。その結果、スーパー横方向成長ポリシリコン層１１０（図１Ｂに示す）が形成される。図４は、ポリシリコン層１１０の一部を拡大した上面図である。本発明の実施例によると、ポリシリコン４００（例えば、ポリシリコン層１１０）の粒４１０は、結晶位置および結晶成長方向を制御することにより、マイクロメーター級の粒径および良好な配列を得ることができる。そして、粒界４２０の数は減少して、ポリシリコン４００のキャリア移動度が改善される。
実施例２において、別のポリシリコン結晶化の制御方法を開示する。熱伝導性が高い材料をヒートシンク層に使用する以外、加熱機能および保温する耐熱層を有する発熱層を加え、ポリシリコン結晶化を制御する別の膜構造を形成する。
図２Ａに示すように、先ず伝熱係数が低い耐熱層２０１を、プラズマ化学気相成長、物理的気相成長、回転塗布またはゲル化剤（Sol-Gel）などにより、基板２００上に形成する。基板２００はガラス基板でもよく、耐熱層２０１は伝熱係数が１．４Ｗ／ｍ２ｋの酸化ケイ素（ＳｉＯｘ）などで、熱伝導が悪い材料からなる。耐熱層は、基板よりも熱伝導率が低い。次に、例えばプラズマ化学気相成長により、伝導係数が高いヒートシンク層２０２を耐熱層２０１上に形成する。ヒートシンク層２０２は、熱伝導が良好なＳｉＮｘなどからなる。
次に、ヒートシンク層２０２を、フォトリソグラフィおよびエッチングなどによりパターニングし、開口部２０６を形成する。前述のエッチングは、四フッ化炭素（ＣＦ４）などの炭素イオン分子のガスを供給しておこなうプラズマドライエッチングでもよい。
図２Ｂに示すように、非晶質シリコン層２０４が、ヒートシンク層２０２上および開口部２０６中で、例えば、プラズマ化学気相成長により形成され、非晶質シリコン層２０４の厚みは約５０ｎｍが好ましい。続いて、脱水素処理を非晶質シリコン層２０４上におこなってから、後の工程のレーザアニール中における水素爆発を防止する。
次に、レーザビームの半透明性の発熱層２０５を、プラズマ化学気相成長などにより非晶質シリコン層２０４上に形成する。発熱層２０５は、窒素および炭素（ＳｉＯｘＮｙＣｚ）を含む酸化ケイ素などの半透明膜である。発熱層２０５の半透明性により、レーザエネルギーの一部は発熱層２０５を透過する一方、残りの一部は、後続のレーザアニール工程において、発熱層２０５により吸収されて非晶質シリコン層２０４を加熱し、レーザエネルギーが非晶質シリコン層２０４へより均一に伝達される。従って、非晶質シリコン層２０４が長時間、溶融し続けるため、結晶粒成長の時間は長くなり、非晶質シリコン層２０４により吸収されるレーザエネルギーの分布の均一性が向上する。
最後に、好ましくはＸｅＣｌエキシマレーザによりレーザアニールをおこない、レーザエネルギーの一部は発熱層２０５を透過して非晶質シリコン層２０４を溶融し、溶融非晶質シリコン層２０４にする一方、他のレーザエネルギーの一部は、発熱層２０５により吸収されて、溶融非晶質シリコン層２０４を加熱し続ける。
また、非晶質シリコン層２０４は異なる下地材料の領域を有する。開口部２０６中の溶融非晶質シリコン層２０４が耐熱層２０１上にある一方、領域２０８中の溶融非晶質シリコン層２０４はヒートシンク層２０２上にある。そして、耐熱層２０１は熱伝導を抑えるため、開口部２０６中の溶融非晶質シリコン層２０４を冷却すると、その温度は領域２０８よりもゆっくりと低下する。従って、溶融非晶質シリコン層２０４は、下地材料により異なる発熱領域を有する。開口部２０６中の溶融非晶質シリコン層２０４は高温領域となり、領域２０８中の溶融非晶質シリコン層２０４は、ヒートシンク層２０２の熱伝導機能のために低温領域となる。
溶融非晶質シリコン層２０４中において、より高い温度差を有する温度分布を形成するため、ヒートシンク層２０２および耐熱層２０１を同時に使用する。そのため結晶横方向成長が強化される。核生成サイトが溶融非晶質シリコン層２０４の低温度領域２０８中に形成されると、結晶化が促され、横方向から高温領域（開口部２０６）に向かって成長する。その結果、良好な配列でマイクロメーター級の粒径を有するポリシリコン層２１０（図２Ｃに示す）が形成され、ポリシリコン層２１０の一部を拡大した上面図を図４に示す。本発明の実施例によると、ポリシリコン４００（例えば、ポリシリコン層２１０）の粒４１０は、結晶位置および結晶成長方向を制御することにより、マイクロメーター級の粒径および良好な配列を得ることができる。その上、発熱層による付加機能は、レーザエネルギーの伝達をより均一にするため、結晶化時間が延長されて、より大きな横方向および均一な粒が形成される。従って、粒界４２０の数は減少し、ポリシリコン４００のキャリア移動度が改善される。
本発明の実施例３によると、薄膜材料を選択して構造を設計し、エキシマレーザアニールだけにより優れた横方向成長のポリシリコンが得られ、粒径以外に、結晶位置、粒配列および粒径の均一性を良好に制御することができる。
従って、本発明は薄膜トランジスタの製造に応用することができる、キャリア移動度がより高い装置を得ることができる。
図３Ａは、本発明の実施例３による薄膜トランジスタ中のチャネル領域の形成を示す断面図である。本実施例の薄膜トランジスタ構造を形成する際は、先ずバッファ層３０２が、プラズマ化学気相成長などにより基板３００上に形成される。基板３００はガラス基板であり、バッファ層３０２の材料はＳｉＯｘである。また、ポリシリコン結晶化の制御方法には、例えば本発明の好適な第１実施例を使用する。
図３Ａに示すように、伝熱係数が高いヒートシンク層３０４をバッファ層３０２上に形成し、開口部３０８をパターニング形成することにより、チャネル領域、ソース領域およびドレイン領域に対応する領域を定義する。次に、ポリシリコン層３０６をヒートシンク層３０４上および開口部３０８中に形成する。開口部３０８中のポリシリコン層３０６はチャネル領域となり、領域３１０および領域３１２中のポリシリコン層３０６は、それぞれドレイン領域およびソース領域となる。
前述の膜構造によると、レーザアニールおよび冷却を行った後、核生成サイトがポリシリコン層３０６の領域３１０および領域３１２中に形成され、結晶化が開口部３０８に向かって横方向に成長する。従って、ポリシリコンの結晶横方向成長領域が、開口部３０８中で正確に制御される。つまり、良好な粒配列でマイクロメーター級の粒径を有する結晶粒がチャネル領域（例えば、開口部３０８）に発生し、さらに単結晶粒を得ることもできる。特に、パターニングされたヒートシンク層３０４がチャネル領域を定義するため、後続の装置製造工程において、チャネル領域にマッチングするゲート領域のパターニングを、より正確に定義することができる。
最後に、従来の薄膜トランジスタの製造工程である、例えば、イオン注入、ゲート電極製作、層間絶縁膜製作、データライン定義、パッシベーション層および画素電極の製作を統合して、キャリア移動度が向上した薄膜トランジスタを完成させる。ヒートシンク層３０４をバッファ層として使用して、装置と基板とを絶縁するため、装置の機能は影響を受けない。
図３Ｂは、トップゲートの薄膜トランジスタ装置を示す断面図である。ゲート酸化層３１４は、ポリシリコン結晶化の後、ポリシリコン層３０６上にプラズマ化学気相成長などにより形成され、ゲート酸化層３１４は、例えばＳｉＯｘ層などである。続いて、ゲート金属３１６を、物理的気相成長法およびパターニングなどにより形成する。ゲート金属３１６は、電導性が良好な材料、例えばアルミニウム（Ａｌ）やモリブデン（Ｍｏ）などである。続いて、イオン注入をおこなう。つまり、ゲート金属３１６を自己整合マスクとして、不純物イオンをゲート金属３１６の両面上のポリシリコン層３０６へイオン注入し、ソース領域３０６ａおよびドレイン領域３０６ｂを定義する。同時に、ソース領域３０６ａとドレイン領域３０６ｂとの間のチャネル領域３０６ｃも定義する。
結果的に、層間絶縁膜３１８がゲート金属３１６およびゲート酸化層３１４上にプラズマ化学気相成長などにより形成され、層間絶縁膜３１８をパターニングして、ソース領域３０６ａおよびドレイン領域３０６ｂを露出するコンタクトホール３１９を形成する。層間絶縁膜３１８はＳｉＯｘ層でもよい。次に、ソースドレイン金属３２０を物理的気相成長法などにより形成し、ソースドレイン金属３２０をパターニングしてデータラインを形成する。ソースドレイン金属３２０は、コンタクトホール３１９中の層間絶縁膜３１８上において、ソース領域３０６ａ中とドレイン領域３０６ｂ中とのポリシリコン層３０６と接触し、ソースドレイン金属３２０はアルミニウムやモリブデンなど、電導性が良好な材料である。
続いて、パッシベーション層３２２がコンタクトホール３１９中のソースドレイン金属３２０上に形成され、パターニングによりドレイン領域３０６ｂに接続するソースドレイン金属３２０を露出するビアホール３２３を形成する。パッシベーション層３２２は、ＳｉＮｘまたはＰＣ４０３など、平坦性を有する絶縁材料である。最後に、画素電極３２４が、物理的気相成長法などにより形成され、画素ライン（図示せず）をフォトリソグラフィおよびエッチングにより定義する。画素電極３２４は、パッシベーション層３２２上およびビアホール３２３中において、ドレイン領域３０６ｂに接続されたソースドレイン金属３２０に接触する。画素電極３２４は、インジウムスズ酸化物（ＩＴＯ）などといった透明で導電性のある材料である。
さらに、上述の実施例２により薄膜トランジスタを製作するとき、ポリシリコン層上の発熱層を除去しなければならない。次の工程である薄膜トランジスタの製作をおこない、ヒートシンク層および耐熱層を、装置の特性に影響を与えないバッファ層として使用する。上述した発熱層の除去は、ウェットエッチングによりおこなうことが好ましく、例えばこれはＳｉＯｘＣｚ材料を含む発熱層を、フッ化水素（ＨＦ）が含まれる水溶液中でウェットエッチングにより完全に除去する。発熱層がプラズマドライエッチングにより除去されると、ポリシリコン層３０６にプラズマダメージが容易に発生し、装置特性が結果的に影響を受けた。
上述した複数の実施例によると、結晶粒がよく制御されたポリシリコン薄膜トランジスタの形成により、キャリア移動度が改善される。粒径が大きく良好な配列である結晶粒が、チャネル領域において、結晶位置および粒成長方向制御が正確に制御され、同時に、ゲート金属パターンがより正確にポリシリコンチャネル領域と整合する。また、本発明における結晶粒成長は、異なる熱伝達材料からなる熱勾配により抑制され、発熱層の使用によりレーザエネルギー伝達をより均一におこなうため、粒径の均一性がさらに向上する。チャネル領域は、マイクロメーター級の粒径が増大し、粒配列、粒成長方向および粒径の均一性により、粒界の減少が可能となるため、薄膜トランジスタのキャリア移動度が改善される。
本発明では好適な実施例を前述の通り開示したが、これらは決して本発明を限定するものではなく、当該技術を熟知するものなら誰でも、本発明の主旨と領域を脱しない範囲内で各種の変動や潤色を加えることができる。従って本発明の保護の範囲は、特許請求の範囲で指定した内容を基準とする。
本発明の好適な実施例１によるポリシリコン結晶化の制御工程を示す断面図である。 本発明の好適な実施例１によるポリシリコン結晶化の制御工程を示す断面図である。 本発明の好適な実施例２によるポリシリコン結晶化の制御工程を示す断面図である。 本発明の好適な実施例２によるポリシリコン結晶化の制御工程を示す断面図である。 本発明の好適な実施例２によるポリシリコン結晶化の制御工程を示す断面図である。 本発明の好適な実施例３による薄膜トランジスタ中に形成するチャネル領域を示す断面図である。 本発明の好適な実施例３によるディスプレイに適用する薄膜トランジスタの形成を示す断面図である。 本発明の好適な実施例１による形成されたポリシリコンの一部を拡大した上面図である。
符号の説明
１０２、２０２、３０４ ヒートシンク層、１００、２００、３００ 基板、１０４、２０４ 非晶質シリコン層、１０６、２０６、３０８ 開口部、１０８、２０８、３１０、３１２ 領域、１１０ スーパー横方向成長ポリシリコン層、２０１ 耐熱層、２０５ 発熱層、２１０、３０６ ポリシリコン層、３０２ バッファ層、３０６ａ ソース領域、３０６ｂ ドレイン領域、３０６ｃ チャネル領域、３１４ ゲート酸化層、３１６ ゲート金属、３１８ 層間絶縁膜、３１９ コンタクトホール、３２０ ソースドレイン金属、３２２ パッシベーション層、３２３ ビアホール、３２４ 画素電極、４００ ポリシリコン、４１０ 粒、４２０ 粒界

Claims (1)

  1. 基板より低い熱伝導係数を有する耐熱層を、前記基板上に形成するステップと、
    前記基板より高い熱伝導係数を有するヒートシンク層を、前記耐熱層上に形成するステップと、
    前記ヒートシンク層をパターニングして、前記耐熱層の一部が露出する開口部を形成するステップと、
    非晶質シリコン層を、前記ヒートシンク層上および前記開口部中に形成するステップと、
    発熱層を、前記非晶質シリコン層上に形成するステップと、
    前記ヒートシンク層上に位置する前記非晶質シリコン層をレーザアニールして、核生成サイトを形成するステップとを含むポリシリコン結晶化の制御方法であって、
    ポリシリコンの結晶化は、前記開口部中の前記非晶質シリコン層へ向かって成長し、良好な粒配列でマイクロメーター級の粒径を有するポリシリコン層を形成することを特徴とするポリシリコン結晶化の制御方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012227523A (ja) * 2011-04-08 2012-11-15 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI310585B (en) * 2003-10-14 2009-06-01 Ind Tech Res Inst Method of controlling polysilicon crystallization
KR101176539B1 (ko) * 2003-11-04 2012-08-24 삼성전자주식회사 폴리 실리콘막 형성 방법, 이 방법으로 형성된 폴리실리콘막을 구비하는 박막 트랜지스터 및 그 제조방법
US7569462B2 (en) * 2006-12-13 2009-08-04 Applied Materials, Inc. Directional crystallization of silicon sheets using rapid thermal processing
CN102945789B (zh) * 2012-11-22 2015-07-22 京东方科技集团股份有限公司 低温多晶硅薄膜制备方法、薄膜晶体管及其制备方法
CN103700695B (zh) * 2013-12-25 2017-11-03 深圳市华星光电技术有限公司 低温多晶硅薄膜及其制备方法、晶体管
CN104658891B (zh) 2015-03-03 2019-03-15 京东方科技集团股份有限公司 低温多晶硅薄膜的制备方法、薄膜晶体管及显示装置
CN106129121B (zh) 2016-08-25 2019-10-25 京东方科技集团股份有限公司 一种薄膜晶体管及制备方法、显示装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6780687B2 (en) * 2000-01-28 2004-08-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a heat absorbing layer
TW569350B (en) * 2002-10-31 2004-01-01 Au Optronics Corp Method for fabricating a polysilicon layer
TWI316736B (en) * 2003-05-02 2009-11-01 Au Optronics Corp Method of fabricating polysilicon film by excimer laser crystallization process
US6890819B2 (en) * 2003-09-18 2005-05-10 Macronix International Co., Ltd. Methods for forming PN junction, one-time programmable read-only memory and fabricating processes thereof
TWI310585B (en) * 2003-10-14 2009-06-01 Ind Tech Res Inst Method of controlling polysilicon crystallization

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012227523A (ja) * 2011-04-08 2012-11-15 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US9893196B2 (en) 2011-04-08 2018-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor film

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