JP2005110224A5 - - Google Patents

Claims (66)

1. 入力と負荷の間に結合する高電位側スイッチと、
   前記高電位側スイッチと結合され、前記高電位側スイッチを前記高電位側スイッチの両端の電圧の関数として制御する制御回路とを備え、
   前記高電位側スイッチがオフの間に前記制御回路が第１のしきい値を下回っていることが検知された場合、前記制御回路はオン時間に亘って前記高電位側スイッチをオンすることを特徴とする回路。
2. 前記オン時間は実質的に固定されていることを特徴とする請求項１に記載の回路。
3. 前記制御回路は、前記制御回路によって前記高電位側スイッチの両端の電圧降下が第２のしきい値と交差して該値を超えていることが検知された場合にオン時間の終了以前に前記高電位側スイッチをオフさせることを特徴とする請求項１に記載の回路。
4. 前記制御回路が前記高電位側スイッチを再度オンにする前に、前記制御回路は、最小のオフ時間、前記高電位側スイッチをオフにすることを特徴とする請求項３に記載の回路。
5. 前記制御回路は、前記高電位側スイッチのオフの間に前記高電位側スイッチの両端の電圧が前記第１のしきい値を割り込んで該値未満になった後、ある遅延時間、前記高電位側スイッチがオンになるのを遅延させることを特徴とする請求項１に記載の回路。
6. 前記負荷は変圧器を備えることを特徴とする請求項１に記載の回路。
7. 前記変圧器は巻き線を含んでおり、前記制御回路は前記変圧器の巻き線と結合されていることを特徴とする請求項６に記載の回路。
8. 前記高電位側スイッチは集積回路内に設けられていることを特徴とする請求項１に記載の回路。
9. 前記集積回路は制御回路を備えていることを特徴とする請求項１に記載の回路。
10. 前記集積回路は電力変換回路内に設けられていることを特徴とする請求項１に記載の回路。
11. 前記高電位側スイッチは金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であることを特徴とする請求項１に記載の回路。
12. 前記制御回路は、前記高電位側スイッチがオフ状態の間に前記高電位側スイッチの両端の電圧の傾斜の時間の経過に伴う変化を前記制御回路によって検知したときにあるオン時間前記高電位側スイッチをオンにすることを特徴とする請求項１に記載の回路。
13. 前記オン時間は実質的に固定されていることを特徴とする請求項１２に記載の回路。
14. 前記高電位側スイッチの両端の電圧の傾斜の時間の経過に伴う変化は、前記高電位側スイッチの両端の電圧の時間の経過に伴う傾斜の極性の変化を意味していることを特徴とする請求項１３に記載の回路。
15. 前記制御回路は、前記制御回路によって前記高電位側スイッチの両端の電圧降下が第２のしきい値と交差して該値を超えていることが検知された場合にオン時間の終了以前に前記高電位側スイッチをオフにすることを特徴とする請求項１２に記載の回路。
16. 前記制御回路が前記高電位側スイッチのオフに続くある最小のオフ時間中高電位側スイッチをオフに保つことを特徴とする請求項１に記載の回路。
17. 前記制御回路は、前記高電位側スイッチがオフ状態の間に前記高電位側スイッチの両端の電圧の傾斜が時間の経過に伴って変化した後のある遅延時間にわたって、前記高電位側スイッチがオンになるのを遅延させることを特徴とする請求項１２に記載の回路。
18. 前記入力は正の入力端子と負の入力端子を備えており、前記高電位側スイッチは前記正の入力端子と前記負荷の間に結合し、さらに前記負の入力端子と前記負荷の間に結合する低電位側スイッチをさらに備えていることを特徴とする請求項１に記載の回路。
19. 前記低電位側スイッチは、前記低電位側スイッチの両端の電圧の関数として前記低電位側スイッチを制御する第２の制御回路に結合されている請求項１８に記載の回路。
20. 前記低電位側スイッチは、低電位側スイッチがオフ状態にある間に前記低電位側スイッチの両端の電圧が低電位側しきい値を割り込んで該しきい値未満となったときに、低電位側オン時間中ある遅延時間の後にオンにされることを特徴とする請求項１９に記載の回路。
21. 前記遅延時間は実質的にゼロであることを特徴とする請求項２０に記載の回路。
22. フィードバック制御ループを提供するように前記負荷と前記第２の制御回路の間に結合されたフィードバック回路をさらに備えており、前記第２の制御回路は前記負荷に伝達される電力を調節するように前記遅延時間を変更することを特徴とする請求項２０に記載の回路。
23. 前記高電位側スイッチは、前記高電位側スイッチの両端の電圧が高電位側しきい値を割り込んで該しきい値未満となったときに高電位側オン時間の間オンにされていることを特徴とする請求項１８に記載の回路。
24. 前記低電位側スイッチは、前記低電位側スイッチの両端の電圧が低電位側しきい値を割り込んで該しきい値未満となったときに低電位側オン時間中ある遅延時間の後にオンにされていることを特徴とする請求項２３に記載の回路。
25. 前記高電位側オン時間と前記低電位側オン時間は実質的に固定されていることを特徴とする請求項２４に記載の回路。
26. 前記高電位側オン時間と前記低電位側オン時間は実質的に等しいことを特徴とする請求項２４に記載の回路。
27. 前記高電位側オン時間は、前記高電位側オン時間中の負荷の両端の電圧を前記低電位側オン時間中の負荷の両端の電圧と実質的に等しく維持させるように調整されていることを特徴とする請求項２４に記載の回路。
28. 前記遅延時間は実質的にゼロである請求項２４に記載の回路。
29. 前記高電位側スイッチは、前記高電位側スイッチのオフの間に前記高電位側スイッチの両端の電圧の傾斜が変化したときに高電位側オンの間オンにされていることを特徴とする請求項１８に記載の回路。
30. 前記低電位側スイッチは、低電位側スイッチがオフの間に前記低電位側スイッチの両端の電圧の傾斜が変化したときにある遅延時間の後に低電位側オンの間オンにされていることを特徴とする請求項２９に記載の回路。
31. 前記高電位側オン時間と前記低電位側オン時間は実質的に固定されていることを特徴とする請求項３０に記載の回路。
32. 前記高電位側と前記低電位側のスイッチの両端の電圧の傾斜の変化が、前記高電位側と前記低電位側のスイッチの両端の傾斜の極性の変化であることを特徴とする請求項３０に記載の回路。
33. 前記高電位側オン時間と前記低電位側オン時間は実質的に等しいことを特徴とする請求項３０に記載の回路。
34. 前記高電位側オン時間は、前記高電位側オン時間中における負荷の両端の電圧を前記低電位側オン時間中における負荷の両端の電圧と実質的に等しく維持するように調整されていることを特徴とする請求項３０に記載の回路。
35. 前記高電位側オン時間中における負荷の両端の電圧は前記高電位側オン時間の開始からある遅延の後に検知されることを特徴とする請求項３４に記載の回路。
36. 前記低電位側オン時間中における負荷の両端の電圧は前記低電位側オン時間の開始からある遅延の後に検知されることを特徴とする請求項３４に記載の回路。
37. 前記遅延時間は実質的にゼロであることを特徴とする請求項３０に記載の回路。
38. フィードバック制御ループを提供するように前記負荷と前記第２の制御回路の間に結合されたフィードバック回路をさらに備えており、前記第２の制御回路は前記負荷に伝達される電力を調節するように前記遅延時間を変更することを特徴とする請求項３０に記載の回路。
39. 前記低電位側スイッチは低電位側集積回路内に設けられていることを特徴とする請求項３０に記載の回路。
40. 前記低電位側集積回路はさらに前記低電位側オン時間を生成させる前記第２の制御回路を備えていることを特徴とする請求項３９に記載の回路。
41. 前記低電位側集積回路はさらに前記高電位側スイッチのオフ切り替えを検知するための検知回路を備えていることを特徴とする請求項３９に記載の回路。
42. 前記検知回路は前記低電位側スイッチの両端の電圧を監視することによって前記高電位側スイッチの前記オフ切り替えを検知することを特徴とする請求項４１に記載の回路。
43. 前記高電位側スイッチは高電位側集積回路内に設けられていることを特徴とする請求項２９に記載の回路。
44. 前記高電位側集積回路はさらに前記高電位側オン時間を生成させる前記制御回路を備えていることを特徴とする請求項４３に記載の回路。
45. 前記高電位側集積回路はさらに前記高電位側スイッチのオフ切り替えを検知するための検知回路を備えていることを特徴とする請求項４４に記載の回路。
46. 前記検知回路は前記高電位側スイッチの両端の電圧を監視することによって前記低電位側スイッチの前記オフ切り替えを検知することを特徴とする請求項４５に記載の回路。
47. 低電位側スイッチと、
    前記低電位側スイッチと結合された高電位側スイッチと、
    前記低電位側スイッチと結合された低電位側コンデンサと、
    前記低電位側コンデンサと前記高電位側スイッチと結合させた高電位側コンデンサと、
    前記低電位側スイッチと高電位側スイッチの間の接続点と、前記低電位側コンデンサと前記高電位側コンデンサとの間の接続点との間に接続し、前記高電位側スイッチは前記低電位側スイッチのオフ切り替えに応答して前記高電位側スイッチの両端の電圧の関数として高電位側オンの間オンになっている負荷とを備え、
    前記高電位側スイッチがオフの間に、前記高電位側スイッチの電圧が第１のしきい値以下になると前記高電位側スイッチはオン時間に亘って高電位側をオン状態にすることを特徴とするハーフブリッジ回路。
48. 前記低電位側スイッチは、前記高電位側スイッチをオフにした後、前記高電位側スイッチのオフ切り替えに応答して前記低電位側スイッチの両端の電圧の関数としてある遅延時間後の低電位側オンの間オンにさせることを特徴とする請求項４７に記載のハーフブリッジ回路。
49. 前記高電位側オン時間と前記低電位側オン時間は実質的に固定されていることを特徴とする請求項４８に記載の回路。
50. 前記高電位側スイッチは、前記高電位側スイッチの両端の電圧の傾斜の時間の経過に伴う関数として前記高電位側オンの間オンになることを特徴とする請求項４７に記載の回路。
51. 前記高電位側オン時間と前記低電位側オン時間のうちの一方は、前記高電位側オン時間中における負荷の両端の電圧を、前記低電位側オン時間中における負荷の両端の電圧と実質的に等しく維持するように調整されることを特徴とする請求項４８に記載のハーフブリッジ回路。
52. 前記負荷の両端の電圧は前記高電位側オン時間中のある一定の期間にわたって検知されることを特徴とする請求項４７に記載のハーフブリッジ回路。
53. 前記負荷の両端の電圧が前記低電位側オン時間中のある一定の期間にわたって検知されることを特徴とする請求項４８に記載のハーフブリッジ回路。
54. 前記遅延時間は実質的にゼロであることを特徴とする請求項４８に記載のハーフブリッジ回路。
55. 前記負荷に伝達される電力を調節させるように前記遅延時間を変更するために前記負荷と前記低電位側スイッチの間に結合したフィードバック回路をさらに備えることを特徴とする請求項４８に記載のハーフブリッジ回路。
56. 前記低電位側スイッチはハーフブリッジ回路の低電位側集積回路内に設けられていることを特徴とする請求項４８に記載のハーフブリッジ回路。
57. 前記低電位側集積回路はさらに、前記低電位側オン時間を生成させるように前記低電位側スイッチと結合された低電位側制御回路を備えていることを特徴とする請求項５６に記載のハーフブリッジ回路。
58. 前記低電位側制御回路は前記高電位側スイッチのオフ切り替えを検知するように結合されていることを特徴とする請求項５７に記載のハーフブリッジ回路。
59. 前記低電位側制御回路は、前記低電位側スイッチの両端の電圧を監視することによって、前記高電位側スイッチのオフ切り替えを検知することを特徴とする請求項５８に記載のハーフブリッジ回路。
60. 前記高電位側スイッチはハーフブリッジ回路の高電位側集積回路内に備えられていることを特徴とする請求項４７に記載のハーフブリッジ回路。
61. 前記高電位側集積回路はさらに、前記高電位側オン時間を生成させるように前記高電位側スイッチと結合された高電位側制御回路を備えていることを特徴とする請求項６０に記載のハーフブリッジ回路。
62. 前記高電位側制御回路は前記低電位側スイッチのオフ切り替えを検知するように結合されていることを特徴とする請求項６１に記載のハーフブリッジ回路。
63. 前記高電位側制御回路は、前記高電位側スイッチの両端の電圧を監視することによって、前記低電位側スイッチのオフ切り替えを検知することを特徴とする請求項６２に記載のハーフブリッジ回路。
64. スイッチングモードの電源内に備えられていることを特徴とする請求項４８に記載のハーフブリッジ回路。
65. 電力変換回路内に備えられていることを特徴とする請求項４８に記載のハーフブリッジ回路。
66. 前記低電位側スイッチと前記高電位側スイッチの各々は金属酸化物電界効果トランジスタ（ＭＯＳＦＥＴ）を備えていることを特徴とする請求項４８に記載のハーフブリッジ回路。