JP2005109654A - ポップ音低減回路、ポップ音低減方式、定電圧回路、及び増幅回路 - Google Patents
ポップ音低減回路、ポップ音低減方式、定電圧回路、及び増幅回路 Download PDFInfo
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Abstract
【解決手段】 最大電流発生回路は、シグナルGND電圧が立ち上がる直前の電圧を記憶するスイッチ手段SWと、ホールドコンデンサCHと、ボルテージフォロアAMP3で構成されたサンプルホールド回路を含む。スイッチ手段は、スリープ信号ISLPがハイレベルの場合、オンとなり、ローレベルの場合、オフとなる。待機時は、スリープ信号がハイレベルの為、スイッチ手段はオンである。待機モードが解除されると、スリープ信号はローレベルになり、スイッチ手段をオフとし、ホールドコンデンサの電圧を保持する。ホールドコンデンサの電圧は、ボルテージフォロアAMP3から出力される。最大電流発生回路は、基準電圧Vsと、ボルテージフォロアAMP3の出力電圧と、シグナルGND電圧SGoutを受けて、ボルテージフォロアAMP2から出力可能な最大出力電流と同じ値の電流を発生する。
【選択図】 図1
Description
以下に、従来のポップ音を低減させる回路の一例を示す。
パワーアンプAMP1は、差動増幅回路を入力段に備えている。パワーアンプAMP1の反転入力(−端子)には、抵抗R11を介して、オーディオ信号(IN)が入力されている。また、パワーアンプAMP11の出力と反転入力(−端子)との間には、帰還抵抗R12が接続されている。なお、パワーアンプの利得は、抵抗R11と抵抗R12との比率で決定される。
パワーアンプAMP1の非反転入力(+端子)には、基準電圧VsがボルテージフォロアAMP2を介して接続されている。ボルテージフォロアAMP2の出力電圧SGoutは、オーディオ信号のシグナル・グラウンド(以下、シグナルGND、またはSGと言う。)として用いられる。シグナルGND(SG)端子とグラウンドとの間には、シグナルGND電圧を安定化させるために、コンデンサC12が接続されている。
図11は、ポップ音対策を行っている従来のオーディオアンプの回路例である。
図10と比較して、基準電圧Vsの部分が、2つの抵抗R13、R14と、コンデンサC13とに置き換えている。このため、電源投入時、或いは待機モード解除時におけるボルテージフォロアAMP2の非反転入力(+端子)の電圧、及び出力電圧SGoutは、図8の実線で示すように、ゆっくりと上昇するようになる。この結果、ポップ音の低減が行われる。
一般的に、「聴いていて心地のよい音」とは、比較的低周波数の音であり、また、異なる周波数の音波の周波数が重ね合わさっている場合は、それらの周波数が整数倍である場合や、ある一定の関係(簡単な整数比)である場合に、心地よい音となって聞こえる。
例えば、ピアノの鍵盤中央の「ラ音」は、約442Hzで調律されていて、前記ラ音の1オクターブ下の「低ラ音」は、約221Hzで調律されている。一方、前記ラ音の1オクターブ上の「高ラ音」は、約884Hzで調律されている。このため、「低ラ音」、「ラ音」、「高ラ音」を同時に叩くと、「低ラ音」を基準とした整数倍の音が重ね合わされるため、非常に調和の取れた音が発生する。
例えば、ピアノの鍵盤をランダムに、且つ沢山の鍵盤を同時に叩くと、互いの周波数の関係は、上記のように互いに整数倍であったり、簡単な整数比であることはなく、そのため、不快な音が発生する。
そのため、音波の周波数を低周波寄りに変更することにより、あるいは、幾つかの周波数成分の音波をカットすることにより、ポップ音の音質を変更すれば、ポップ音の不快感は少なくなる。
前記第4のMOSFETのドレイン電流と、前記第3のMOSFETのドレイン電流との第2の差電流との和であることを特徴とする。
また、一般的な定電圧回路の保護回路としても使用可能であり、本発明の電流制限を定電圧回路に応用することによって、今までにない特殊な電流保護を行うことができるようになる。
図1は、本発明の一実施例であるポップ音低減回路の回路図である。
ポップ音低減回路は、入力段に差動増幅回路を備えたパワーアンプAMP1、利得を設定する入力抵抗R11と帰還抵抗R12、直流分をカット・オフするコンデンサC11、及びスピーカからなるパワーアンプ部と、基準電圧Vs、ボルテージフォロアAMP2、ボルテージフォロアAMP2から出力可能な最大出力電流を設定する最大電流発生回路からなるシグナルGND電圧発生回路で構成されている。
なお、最大電流発生回路は、シグナルGND電圧が立ち上がる直前の電圧を記憶するスイッチ手段SWと、ホールドコンデンサCHと、ボルテージフォロアAMP3で構成されたサンプルホールド回路を含んでいる。
更に、シグナルGND(SG)端子とGNDとの間には、シグナルGND電圧を安定化させるために、コンデンサC12が接続されている。
パワーアンプ部については、従来の技術と同じ技術を用いているため、説明を省略する。
スイッチ手段SWは、スリープ信号ISLPがハイレベルのときはオンとなり、ローレベルのときはオフとなる。待機時は、スリープ信号ISLPがハイレベルになっているので、スイッチ手段SWはオンである。また、待機時はボルテージフォロアAMP2が停止しているので、出力電圧は0Vとなり、この電圧でホールドコンデンサCHは充電されるので、電圧は0Vである。
最大電流発生回路は、基準電圧Vsと、ボルテージフォロアAMP3の出力電圧と、シグナルGND電圧SGoutを受けて、ボルテージフォロアAMP2から出力可能な最大出力電流と同じ電流を発生する。
実線Aで示すグラフは、電源投入時のシグナルGND電圧と最大出力電流との関係である。
また、破線Bで示すグラフは、待機モード解除時のシグナルGND電圧と最大出力電流との関係である。
シグナルGND電圧SGoutが低い場合は、最大出力電流Ioutが小さく、シグナルGND電圧SGoutが上昇するに連れ、最大出力電流Ioutは大きくなり、シグナルGND電圧SGoutが基準電圧Vsの1/2付近で最大となる。更に、シグナルGND電圧SGoutを基準電圧Vsまで上昇させると、最大出力電流Ioutは小さくなる。
ボルテージフォロアAMP2の出力には、コンデンサC12(図1参照)が接続されているので、コンデンサC12をボルテージフォロアAMP2の出力で充電することになる。そのため、ボルテージフォロアAMP2の最大出力電流の値によって、シグナルGND電圧の立ち上がる速度が異なる。図3の区間Bの立ち上がり部分に示すように、立ち上がり開始時は最大出力電流が小さいのでゆっくり上昇し、立ち上がりの中間では最大出力電流が大きくなるので速くなり、基準電圧Vsに近づくと再び最大出力電流が小さくなるのでゆっくり上昇するようになる。
実線は、本発明のポップ音対策を施したパワーアンプのシグナルGND電圧の時間変化である。
破線は、従来のポップ音対策を施したパワーアンプのシグナルGND電圧の時間変化であり、1点破線は、ポップ音対策を施していないパワーアンプの時間変化を示している。
実線は、本発明のポップ音対策を施したパワーアンプのスピーカ入力電圧の時間変化である。
破線は、従来のポップ音対策を施したパワーアンプのスピーカ入力電圧の時間変化であり、1点破線は、ポップ音対策を施していないパワーアンプにおける時間変化を示している。
従来のポップ音対策を施したパワーアンプ(図11参照)では、電源投入時に、ポップ音対策を施していないパワーアンプの場合ほどではないが、急激に上昇し、その後緩やかに基準電圧Vsに達するため(図4参照)、スピーカへの入力電圧は、最初は急激に上昇し、その後緩やかに0に落ちていく。
本発明のポップ音対策を施したパワーアンプ(図1参照)では、電源投入時に、緩やかに上昇し、途中まで徐々に上昇度合いが増していき、途中から上昇度合いが減少し、最後は緩やかに基準電圧Vsに達するため(図4参照)、スピーカへの入力電圧は、最初は緩やかに上昇し、ある時間を過ぎると、緩やかに減少し、0に落ちていく。
実線は、本発明のポップ音対策を施したパワーアンプのスピーカ入力電圧と周波数の関係を示したグラフである。
破線は、従来のポップ音対策を施したパワーアンプのスピーカ入力電圧と周波数の関係を示し、1点破線は、ポップ音対策を施していないパワーアンプのスピーカ入力電圧と周波数の関係を示したグラフである。なお、縦軸はデシベル表記である。
理想的には、スピーカ入力端子の電圧が正弦波(サイン・カーブ)に近づくとスペクトルが1つの周波数に立つことになり、すなわち耳障りになりにくい音が発生する。また、高周波数の音は、一般的に耳障りな音である。
逆に、本発明のポップ音低減回路を有するパワーアンプでは、低周波側にスペクトルが集まっていて、高周波側の強度は、ポップ音対策を施していないパワーアンプ、従来のポップ音対策を施したパワーアンプと比較して、小さくなっており、ポップ音が低減されていることが分かる。
しかも、図11で述べた、従来外付けにしていた容量の大きいコンデンサC13が不要になるので、機器の小型化が可能となる。
図7は、本発明の一実施例であるポップ音低減回路におけるボルテージフォロアAMP2、及び最大電流発生回路の詳細回路図である。
回路は、基準電圧Vs、差動増幅回路と出力端子SGoutの間に設けられた出力回路を含み、構成されている。なお、本図では、MOSFETのバックゲートの配線は全て省略してある。
差動増幅回路は、MOSFET(M1、M5、M2、M0、M6)を含み、構成されている。PchMOSFET(M1)とPchMOSFET(M5)は、差動入力を構成し、PchMOSFET(M6)は差動増幅回路のバイアス電流を供給する。NchMOSFET(M2)とNchMOSFET(M0)はカレントミラーを構成しており、差動入力の負荷となっている。
出力回路は、PchMOSFET(M7)とNchMOSFET(M3)で構成されている。
更に、PchMOSFET(M7)のドレインは、抵抗R0を介して差動増幅回路の反転入力(INM)に接続されているので、前記差動増幅回路と一体となってボルテージフォロアAMP2を構成している。ボルテージフォロアAMP2の出力は、シグナルGNDとして、出力端子SGoutより出力される。
伝達部は、MOSFET(M25、M14、M15、M15B)で構成されている。PchMOSFET(M14)は、前記PchMOSFET(M7)とカレントミラー回路を構成しているので、PchMOSFET(M7)のドレイン電流I1と同じドレイン電流I2を生成する。
NchMOSFET(M15)のドレイン電流I7は、PchMOSFET(M14)のドレイン電流I2から、後述する電流発生部で生成された電流値I6を引いた電流となる。NchMOSFET(M15)のゲートはNchMOSFET(M3)のゲートに接続されているため、NchMOSFET(M15)のドレイン電流I7とNchMOSFET(M3)のドレイン電流I8は等しくなる。
すなわち、PchMOSFET(M7)のドレイン電流I1の内、シグナルGND端子(SGout)から出力できる電流値Ioutは、PchMOSFET(M7)のドレイン電流I1からNchMOSFET(M3)のドレイン電流I8を引いた電流値である。前記したようにNchMOSFET(M3)のドレイン電流I8とNchMOSFET(M15)のドレイン電流I7は同じであるから、結局シグナルGND端子(SGout)から出力できる最大電流値Ioutは、最大電流発生回路で生成された電流値I6と同じになる。
なお、NchMOSFET(M3B)とNchMOSFET(M15B)は、それぞれNchMOSFET(M3)とNchMOSFET(M15)のチャネル長変調効果による影響を改善するためのものである。
PchMOSFET(M16、M21、M20)は、ゲートを所定のバイアス電圧BPに接続した定電流源(I3:I4:I5)を構成している。PchMOSFET(M16A、M21A、M20A)は、チャネル長変調効果による影響を改善するためのものである。
PchMOSFET(M23B)とPchMOSFET(M22C)は、定電流源であるPchMOSFET(M20)のドレイン電流I5を分流している。PchMOSFET(M23B)とPchMOSFET(M22C)のソースは共通接続され、さらにPchMOSFET(M20A)のドレインに接続されている。PchMOSFET(M23B)のゲートはシグナルGNDの出力端子(SGout)に接続され、PchMOSFET(M22C)のゲートは端子LIMTLを介して図8の第1の中間電圧に接続されている。
スイッチ手段SWは、NchMOSFET(M115)で構成され、ゲートにスリープ信号ISLPが印加されている。また、ドレインは端子SGinを介してボルテージフォロアAMP2の出力SGoutに接続されている。さらに、ソースはボルテージフォロアAMP3の非反転入力(+)を構成しているPchMOSFET(M105)のゲートに接続されている。
ホールドコンデンサCHは、NchMOSFET(M109)で構成され、ゲート・ソース間およびゲート・ドレイン間の容量を利用している。NchMOSFET(M109)のソースとドレインは接続され、さらに電源の負側(VSS)に接続されている。また、ゲートはNchMOSFET(M115)のソースに接続されている。
差動増幅回路はMOSFET(M100、M102、M101、M105、M106)で構成されている。PchMOSFET(M101)とPchMOSFET(M105)は差動入力を構成し、PchMOSFET(M106)は差動増幅回路のバイアス電流を供給する。NchMOSFET(M102)とNchMOSFET(M100)はカレントミラーを構成しており、差動入力の負荷となっている。
出力増幅回路はMOSFET(M107、M103)で構成されている。差動増幅回路の出力はNchMOSFET(M100)のドレインから取り出され、出力増幅回路のNchMOSFET(M103)のゲートに印加される。PchMOSFET(M107)はNchMOSFET(M103)の定電流負荷である。出力増幅回路の出力はMOSFET(M103)のドレインから取り出される。
さらに、出力増幅回路の出力と基準電圧Vs間に3つの抵抗(R100〜R102)で構成された直列回路が接続されている。抵抗R102と抵抗R101の交点からは、ボルテージフォロアAMP3の出力電圧と基準電圧Vsの中間電圧である第1の中間電圧LIMTLが、抵抗R101と抵抗R100の交点からは、第1の中間電圧LIMTLと基準電圧Vsの中間電圧である第2の中間電圧LIMTHが出力される。この2つの電圧は、端子LIMTHと端子LIMTLを介して、図7の端子LIMTHと端子LIMTLに接続されている。
最初に、PchMOSFET(M23B)のドレイン電流I5A、およびPchMOSFET(M22C)のドレイン電流I5Bと、立ち上がり時のシグナルGND電圧SGoutの関係を示す。
破線がPchMOSFET(M23B)のドレイン電流I5A、実線がPchMOSFET(M22C)のドレイン電流I5Bである。なお、実施例では定電流源(I3〜I5)をそれぞれ2.4μAとしている。
シグナルGND電圧SGoutが第1の中間電圧より十分低い場合は、PchMOSFET(M23B)だけがオンするため、PchMOSFET(M20)のドレイン電流I5は全てPchMOSFET(M23B)に流れる。この電流I5AはNchMOSFET(M23)のドレインに供給される。
シグナルGND電圧SGoutが第1の中間電圧に近づくに連れ、PchMOSFET(M22C)のドレイン電流I5Bが流れ出し、その分、PchMOSFET(M23B)のドレイン電流I5Aが減少する。第1の中間電圧と同電位になった時点で、PchMOSFET(M23B)とPchMOSFET(M22C)のドレイン電流(I5A:I5B)は等しくなる。
同様に、PchMOSFET(M22B)とPchMOSFET(M23C)は、定電流源であるPchMOSFET(M21)のドレイン電流I4を分流している。PchMOSFET(M22B)とPchMOSFET(M23C)のソースは共通接続され、さらにPchMOSFET(M21A)のドレインに接続されている。PchMOSFET(M22B)のゲートはシグナルGNDの出力端子SGoutに接続され、PchMOSFET(M23C)のゲートは端子LIMTHを介して図8の第2の中間電圧に接続されている。
1点鎖線がPchMOSFET(M22B)のドレイン電流I4A、点線がPchMOSFET(M23C)のドレイン電流I4Bである。
シグナルGND電圧(SGout)が第2の中間電圧より十分低い場合は、PchMOSFET(M22B)だけがオンするため、PchMOSFET(M21)のドレイン電流I4は全てPchMOSFET(M22B)に流れる。この電流I4AはNchMOSFET(M22)のドレインに供給される。
シグナルGND電圧(SGout)が第2の中間電圧に近づくに連れ、PchMOSFET(M23C)のドレイン電流I4Bが流れ出し、その分、PchMOSFET(M22B)のドレイン電流I4Aが減少する。第2の中間電圧と同電位になった時点で、PchMOSFET(M22B)とPchMOSFET(M23C)のドレイン電流(I4A:I4B)は等しくなる。
PchMOSFET(M16)のドレイン電流I3は、NchMOSFET(M17)とNchMOSFET(M24)のドレインに供給されている。
NchMOSFET(M17)とNchMOSFET(M23)は1:1のカレントミラーを構成しているので、NchMOSFET(M17)のドレイン電流I3AはNchMOSFET(M23)のドレイン電流(I5A+I4B)と同じである。そのため、NchMOSFET(M24)のドレイン電流I3Bは、NchMOSFET(M16)のドレイン電流I3からNchMOSFET(M23)のドレイン電流(I5A+I4B)を引いた電流値となる。
NchMOSFET(M18)およびNchMOSFET(M18B)とNchMOSFET(M22)は1:8のカレントミラーを構成しているので、NchMOSFET(M18)のドレイン電流はNchMOSFET(M22)のドレイン電流(I4A+I5B)の1/8の電流となる。
I6 =(I4A+I5B)/8+I3B/2・・・(式1)
I3B=I3−I3A=I3−I5A−I4B・・・(式2)
式2を式1に代入すると、以下の式3が得られる。
I6 =(I4A+I5B)/8+(I3−I5A−I4B)/2・・・(式3)
なお、NchMOSFET(M18C:M18B:M19B:M24B)は、チャネル長変調効果による影響を改善するためのものである。
さらに、図示しない回路によって、スリープ信号ISLPがハイレベルになると、バイアス電圧BPも電源VDDにショートされるので、シグナルGND電圧発生回路は動作を停止する。
さらに、上記実施例では、3つの電流源を分割する比率を、シグナルGND電圧の立ち上がり電圧に応じて変えてゆき、分割された電流値の加減算を行った結果を出力最大電流としたが、電流源は3つに限ることなく、さらに増やすことで、より細かな立ち上がり特性が設定できることは言うまでも無い。
AMP2、AMP3 ボルテージフォロア
BP バイアス電圧
C11 直流分カット用コンデンサ
C12 シグナルGND電圧安定化コンデンサ
CH ホールドコンデンサ
ISLP スリープ信号
I 電流
LIMTH、LIMTL 中間電圧
M MOSFET(PchMOSFET、またはNchMOSFET)
R0 抵抗
R11 入力抵抗
R12 帰還抵抗
R100、R101、R102 抵抗
SGout シグナルGND電圧
SW スイッチ手段
VDD 電源
VSS 電源(負側)
Vs 基準電圧
Claims (13)
- 入力回路に差動増幅回路を用い、前記差動増幅回路の一方の入力をシグナルGND端子としてシグナルGND電圧を印加し、他方の入力にはオーディオ信号を入力するようにしたオーディオアンプにおいて、
前記シグナルGND電圧を生成するシグナルGND電圧発生回路と、
基準電圧と、前記基準電圧を前記シグナルGND端子に印加するボルテージフォロアと、前記ボルテージフォロアの最大出力電流とを制御する出力電流制限回路と、
前記シグナルGND電圧が立ち上がるときの電圧に応じて前記最大出力電流を制御し、所定の特性でシグナルGND電流を立ち上げる最大出力電流制御手段とを有することを特徴とするポップ音低減回路。 - 前記所定の特性は、前記シグナルGND電圧の立ち上がり開始時は緩やかに上昇する特性と、
立ち上がりの中間で速くなる特性と、
前記基準電圧に近づくと再び緩やかに上昇する特性とを有することを特徴とする請求項1記載のポップ音低減回路。 - 前記最大出力電流の出力特性は、前記シグナルGND電圧が低い場合は最大出力電流を小さくする特性と、
前記シグナルGND電圧が上昇するに連れて、最大出力電流を大きくする特性と、
前記シグナルGND電圧が前記基準電圧の1/2付近で、最大出力電流を最大にする特性と、
前記シグナルGND電圧が前記基準電圧に近づくに連れて、最大出力電流を小さくする特性とを有することを特徴とする請求項1または2に記載のポップ音低減回路。 - 前記出力電流制限回路は、前記ボルテージフォロアの出力回路と、
前記ボルテージフォロアから出力可能な最大電流を生成する最大電流発生回路とを有し、
前記ボルテージフォロアから出力可能な最大電流を、前記最大電流発生回路で生成した電流値と同じ値にする手段を有することを特徴とする請求項1〜3のいずれか1項に記載のポップ音低減回路。 - 前記最大電流発生回路は、ソースを第1の電流源に接続し、ゲートを前記シグナルGND電圧発生回路の出力端子に接続した第1のMOSFETと、
ソースを前記第1のMOSFETと共通接続し、ゲートを0Vと前記基準電圧との中間電圧である第1の中間電圧に接続した第2のMOSFETと、
ソースを第2の電流源に接続し、ゲートを前記シグナルGND電圧発生回路の出力端子に接続した第3のMOSFETと、
ソースを前記第3のMOSFETと共通接続し、ゲートを前記第1の中間電圧と前記基準電圧との中間電圧である第2の中間電圧に接続した第4のMOSFETとを有し、
前記最大出力電流は、少なくとも、前記第1のMOSFETのドレイン電流と、
前記第2のMOSFETのドレイン電流との第1の差電流と、
前記第4のMOSFETのドレイン電流と、
前記第3のMOSFETのドレイン電流との第2の差電流との和であることを特徴とする請求項4記載のポップ音低減回路。 - 前記最大電流発生回路は、前記シグナルGND電圧が立ち上がる直前の電圧を記憶するサンプルホールド回路と、
ソースを第1の電流源に接続し、ゲートを前記シグナルGND電圧発生回路の出力端子に接続した第1のMOSFETと、
ソースを前記第1のMOSFETと共通接続し、ゲートを前記サンプルホールド回路で記憶されたシグナルGND電圧と前記基準電圧の中間電圧である第2のMOSFETと、
ソースを第2の電流源に接続し、ゲートを前記シグナルGND電圧発生回路の出力端子に接続した第3のMOSFETと、
ソースを前記第3のMOSFETと共通接続し、ゲートを前記第1の中間電圧と前記基準電圧との中間電圧である第2の中間電圧に接続した第4のMOSFETとを有し、
前記最大出力電流は、少なくとも、前記第1のMOSFETのドレイン電流と、
前記第2のMOSFETのドレイン電流との第1の差電流と、
前記第4のMOSFETのドレイン電流と、
前記第3のMOSFETのドレイン電流との第2の差電流との和であることを特徴とする請求項4記載のポップ音低減回路。 - 入力電圧を所定の電圧に変換して出力する定電圧回路であって、
前記定電圧回路から外部に定電圧を出力する出力回路と、
前記定電圧回路から出力可能な最大出力電流を生成する最大電流発生回路とを有し、
前記出力回路から出力可能な最大出力電流を、前記最大電流発生回路で生成した電流値と同じ値にする手段を有することを特徴とする定電圧回路。 - 前記最大電流発生回路は、ソースを第1の電流源に接続し、ゲートを前記定電圧回路の出力に接続した第1のMOSFETと、
ソースを前記第1のMOSFETと共通接続し、ゲートを0Vと前記所定の電圧との中間電圧である第1の中間電圧に接続した第2のMOSFETと、
ソースを第2の電流源に接続し、ゲートを前記停電圧回路の出力に接続した第3のMOSFETと、
ソースを前記第3のMOSFETと共通接続し、ゲートを前記第1の中間電圧と前記所定の電圧との中間電圧である第2の中間電圧に接続した第4のMOSFETとを有し、
前記最大出力電流は、少なくとも、前記第1のMOSFETのドレイン電流と、
前記第2のMOSFETのドレイン電流との第1の差電流と、
前記第4のMOSFETのドレイン電流と、
前記第3のMOSFETのドレイン電流との第2の差電流との和であることを特徴とする請求項7記載の定電圧回路。 - 前記最大電流発生回路は、複数の電流源を有し、
前記定電圧回路が立ち上がる際の出力電圧に応じて、前記複数の電流源から出力される電流を任意の組み合わせで加減算を行い、その結果を最大出力電流として設定する手段を有することを特徴とする請求項7または8記載の定電圧回路。 - 前記シグナルGND電圧発生回路として、請求項7〜9に記載の定電圧回路を有することを特徴とする請求項1〜6のいずれか1項に記載のポップ音低減回路。
- 入力回路に差動増幅回路を用い、前記差動増幅回路の一方の入力をシグナルGND端子としてシグナルGND電圧を印加し、他方の入力には増幅対象の信号を入力するようにした増幅回路において、
シグナルGND電圧を生成するシグナルGND電圧発生回路と、
基準電圧と、前記基準電圧を前記シグナルGND端子に印加するボルテージフォロアと、前記ボルテージフォロアの最大出力電流とを制御する出力電流制限回路と、
前記シグナルGND電圧が立ち上がるときの電圧に応じて前記最大出力電流を制御し、所定の特性でシグナルGND電流を立ち上げる最大出力電流制御手段とを有することを特徴とする増幅回路。 - 前記増幅回路において、前記所定の特性は、前記シグナルGND電圧の立ち上がり開始時は緩やかに上昇する特性と、
立ち上がりの中間で速くなる特性と、
前記基準電圧に近づくと再び緩やかに上昇する特性とを有することを特徴とするポップ音低減方式。 - 前記増幅回路において、前記最大出力電流の出力特性は、前記シグナルGND電圧が低い場合は最大出力電流を小さくする特性と、
前記シグナルGND電圧が上昇するに連れて、最大出力電流を大きくする特性と、
前記シグナルGND電圧が前記基準電圧の1/2付近で、最大出力電流を最大にする特性と、
前記シグナルGND電圧が前記基準電圧に近づくに連れて、最大出力電流を小さくする特性とを有することを特徴とするポップ音低減方式。
Priority Applications (2)
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