JP2005101529A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

Info

Publication number
JP2005101529A
JP2005101529A JP2004187217A JP2004187217A JP2005101529A JP 2005101529 A JP2005101529 A JP 2005101529A JP 2004187217 A JP2004187217 A JP 2004187217A JP 2004187217 A JP2004187217 A JP 2004187217A JP 2005101529 A JP2005101529 A JP 2005101529A
Authority
JP
Japan
Prior art keywords
insulating film
film
forming apparatus
raw material
film forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004187217A
Other languages
English (en)
Other versions
JP4887604B2 (ja
Inventor
Takaaki Kawahara
孝昭 川原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Leading Edge Technologies Inc
Original Assignee
Semiconductor Leading Edge Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Leading Edge Technologies Inc filed Critical Semiconductor Leading Edge Technologies Inc
Priority to JP2004187217A priority Critical patent/JP4887604B2/ja
Priority to TW093123897A priority patent/TW200515470A/zh
Priority to US10/917,288 priority patent/US6984565B2/en
Priority to KR1020040067667A priority patent/KR20050021335A/ko
Publication of JP2005101529A publication Critical patent/JP2005101529A/ja
Application granted granted Critical
Publication of JP4887604B2 publication Critical patent/JP4887604B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3141—Deposition using atomic layer deposition techniques [ALD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02219—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen
    • H01L21/02222—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen the compound being a silazane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3141—Deposition using atomic layer deposition techniques [ALD]
    • H01L21/3142—Deposition using atomic layer deposition techniques [ALD] of nano-laminates, e.g. alternating layers of Al203-Hf02
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H01L21/31612—Deposition of SiO2 on a silicon body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31645—Deposition of Hafnium oxides, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen

Abstract

【課題】 不純物含有量の少ない高誘電率膜を形成する。
【解決手段】 下層基板に、第１の絶縁膜を形成し、第１の絶縁膜上に、第１の絶縁膜より比誘電率の高い第２の絶縁膜を形成する。その後、第２の絶縁膜上に、ゲート電極を形成する。ここで、第２の絶縁膜形成の際、成膜装置内への第２の絶縁膜の成膜原料の供給、成膜装置内に供給された前記成膜原料のパージ、成膜原料を酸化させる酸化剤の供給、酸化剤をパージ、還元ガスプラズマの発生により生成した活性種の供給、過剰の活性種をパージの６工程からなるサイクルを繰り返し行う。
【選択図】 図２

Description

この発明は半導体装置の製造方法および半導体装置に関し、より詳しくは、高誘電率絶縁膜を有する半導体装置の製造方法および半導体装置に関する。
近年、半導体装置の高集積化、微細化に伴い、半導体装置における消費電力低下のため、トランジスタのゲート長が縮小化されている。また、これに伴い、駆動電流低下の防止等のため、ゲート絶縁膜においては、薄膜化が進められている。
具体的に、ＩＴＲＳ（International Technology Roadmap for Semiconductor；国際半導体ロードマップ）においては、２００７年に製品出荷が予想されている６５nm技術ノード世代の半導体装置におけるゲート絶縁膜（Equivalent Oxide Thickness；等価酸化膜厚）について、ＥＯＴで、１．２nm〜１．６nmを、目標値として推奨している。
ゲート絶縁膜が、ＥＯＴで１．２nm〜１．６nmとなると、従来のＳｉＯ２膜のゲート絶縁膜では、トンネル電流が増大してしまう。従って、従来のように、ＳｉＯ２膜単層のゲート絶縁膜を用いることはできない。そこで、ＳｉＯ２より、比誘電率の大きい、高誘電率膜（以下、この明細書において、High-k膜と称することとする）を、ゲート絶縁膜として用いる研究が進められている。High-k膜を、ゲート絶縁膜として用いる場合、物理的な膜厚を厚く確保してトンネル電流を抑えつつ、かつ、ＥＯＴを薄くして消費電力を抑えることができる。
一般に、High-k膜をゲート絶縁膜として用いる場合、ゲート絶縁膜は、ＳｉＯＮ等の界面ゲート絶縁膜と、High-k膜との積層構造となる。この場合、界面ゲート絶縁膜は、従来通り、窒素雰囲気中での熱酸化等により形成する。一方、High-k膜は、ＣＶＤ（Chemical Vapor Deposition；化学気相成長）法、スパッタ法、あるいは、ＡＬＤ（Atomic Layer Deposition）法等により成膜することができるが、中でも、化学吸着の利点を生かし、厚さおよび組成の極めて均質な膜を成膜できるＡＬＤ法が好適であると考えられる。
この方法により、例えば、High-k膜として、ＨｆＯ２を成膜する場合について説明する。まず、界面ゲート絶縁膜の形成した基板を挿入した成膜装置内に、成膜原料として、ＴＥＭＡＨｆ（Tetrakis (ethylmethylamino) hafnium；Ｈｆ（ＮＥｔＭｅ）４）を、常温、液体で、供給し、基板に、単分子層を化学吸着させる。その後、ＴＥＭＡＨｆをパージして、成膜装置内から排出させた後、酸化剤として、Ｈ２Ｏを供給し、基板をＨ２Ｏに曝す。その後、Ｈ２Ｏをパージして、成膜装置内から排出する。この、ＴＥＭＡＨｆの供給、パージ、Ｈ２Ｏの供給、パージの４工程を１サイクルとして、このサイクルを複数回繰り返すことにより、ＨｆＯ２膜が形成される。
しかし、ＡＬＤ法によりＨｆＯ２膜等のHigh-k膜を形成すると、膜中に、原料起因の不純物が多く存在する。具体的に、ＡＬＤ法により、成膜原料ＨｆＣｌ４と、酸化剤Ｈ２Ｏとを用いて、３００℃の成膜温度で成膜したＨｆＯ２膜について分析すると、２×１０２１atoms/cm3程度のＣｌ（塩素）、２×１０２０atoms/cm3程度のＨ（水素）、１×１０２１atoms/cm3程度のＣ（炭素）が確認された。また、成膜原料ＴＭＡ（Trimethylaluminum；Ａｌ（ＣＨ３）３）と、酸化剤Ｈ２Ｏを用いて形成したＡｌ２Ｏ３膜には、２×１０２１atoms/cm3程度のＨ（水素）、８×１０１９atoms/cm3程度のＣ（炭素）が不純物として確認された。また、特に、ＨｆＯ２膜中のＣｌや、ＨｆＯ２膜、Ａｌ２Ｏ３膜中のＣは、ＨｆＯ２/Ｓｉ界面、あるいは、Ａｌ２Ｏ３/Ｓｉ界面に多く存在している。このように、ゲート絶縁膜中に、不純物が多く存在すると、リーク電流を増大させる。また、不純物が界面に多く存在する場合には、界面準位となり移動度の劣化をもたらす原因ともなる。
そこで、High-k膜中の不純物をある程度減少させるため、先の出願（特願２００２−２７３７６５号）において、上述したような、成膜原料（ＴＥＭＡＨｆ）の供給、パージ、酸化剤（Ｈ２Ｏ）の供給、パージの４工程のうち、酸化剤のパージ時間を、長時間化し、ロングパージとする方法を、提案した。
この酸化剤のパージをロングパージとした方法により、具体的に、例えば、上述したようなＨｆＯ２膜中不純物については、Ｃｌを、２×１０２０atoms/cm3程度に、Ｈを、１×１０２０atoms/cm3程度にまで減少させることができた。また、同様に、Ａｌ２Ｏ３膜については、Ｈを、２×１０２０atoms/cm3程度に、Ｃを、４×１０１９atoms/cm3程度にまで減少させることができた。即ち、ロングパージとすることにより、それぞれ、不純物を１/２〜１/１０程度にまで減少でき、リーク電流を抑えることができる。
また、ＨｆＯ２/Ｓｉ界面、あるいは、Ａｌ２Ｏ３膜/Ｓｉ界面等、High-k膜/Ｓｉ界面に多く存在していたＣは、上述した４工程のサイクルの初期１０〜２０程度のサイクルをロングパージとし、残りのサイクルを、通常のパージ時間のパージとすることで、膜中の不純物と同程度にまで低減することができる。従って、界面準位による移動度の低下も抑えることができる。
また、High-k膜中の不純物をある程度減少させる別の方法として、成膜原料の供給、パージ、水素ラジカルの供給、パージ、Ｏ２ラジカルの供給、パージ、水素ラジカルの供給、パージ、の８工程を１サイクルとして、このサイクルを繰り返す方法も提案されている。この方法によれば、水素ラジカルや、Ｏ２ラジカルの供給により、基板表面にＯＨ基が生成するため、成膜原料の、基板表面への吸着をスムーズにすることができる。また、成膜原料供給後は、成膜原料のリガンド（ligand）を除去することができる。これにより、良好な特性のHigh-k膜を成膜することができる（例えば、特許文献１参照）。
米国特許第６４７５９１０号
しかし、上述のように、ロングパージを適用することで、不純物を低減することはできるが、それでも依然として、High-k膜中には、１×１０１９〜２×１０２０atoms/cm3程度のＨ、Ｃ、Ｃｌ等の不純物が含まれる。このような不純物の存在は、上述したように、リーク電流の増加につながるため、問題となる。例えば、従来、ゲート絶縁膜に用いられてきたＳｉＯＮ膜においては、不純物はppmオーダー以下であり、High-k膜の純度は、ＳｉＯＮ膜に比して、桁違いに劣っている。従って、High-k膜中の不純物をさらに減少させ、純度を上げることが望まれる。
また、特許文献１の場合、酸化剤は、酸素ラジカルに限られるため、製造工程における選択の幅が狭まってしまう。
従って、この発明は、上述のような問題を解決し、不純物の混入を抑えたHigh-k膜を含む半導体装置の製造方法を提供するものである。
本願の第１の発明にかかる半導体装置の製造方法は、半導体基板の上に第１の絶縁膜を形成する工程と、この第１の絶縁膜の上に、第１の絶縁膜より比誘電率の高い第２の絶縁膜を形成する工程と、この第２の絶縁膜の上にゲート電極を形成する工程とを備える。第２の絶縁膜を形成する工程は、成膜装置内に原料ガスを供給して、第１の絶縁膜の表面に原料を吸着させる第１の工程と、成膜装置内を不活性ガスでパージして、過剰の原料ガスを排出する第２の工程と、成膜装置内に酸化性ガスを供給して、第１の絶縁膜の表面に吸着した原料を酸化する第３の工程と、成膜装置内を不活性ガスでパージして、過剰の酸化性ガスを排出する第４の工程と、成膜装置内に還元ガスプラズマを発生させることにより生成した活性種（ラジカルやイオンなどの活性な化学種。以下、本明細書において同じ。）を第１の絶縁膜の表面に吸着している原料の未酸化部分と反応させる第５の工程と、成膜装置内を不活性ガスでパージして、過剰の活性種を排出する第６の工程とを有し、第１の工程から第６の工程までを繰り返し行うことを特徴とするものである。
本願の第１の発明においては、第１の工程から第６の工程までを行った後に、第３の工程から第６の工程までをさらにｎ（ｎは１０以下の整数）回繰り返して行い、これを１サイクルとして、第２の絶縁膜が所定の膜厚に達するまでこのサイクルを繰り返して行うことができる。
また、本願の第１の発明においては、第１の工程から第６の工程までを行った後に、第５の工程から第６の工程までをさらにｎ（ｎは１０以下の整数）回繰り返して行い、これを１サイクルとして、第２の絶縁膜が所定の膜厚に達するまでこのサイクルを繰り返して行うこともできる。
本願の第２の発明にかかる半導体装置の製造方法は、半導体基板の上に第１の絶縁膜を形成する工程と、この第１の絶縁膜の上に、第１の絶縁膜より比誘電率の高い第２の絶縁膜を形成する工程と、この第２の絶縁膜の上にゲート電極を形成する工程とを備える。第２の絶縁膜を形成する工程は、成膜装置内に原料ガスを供給して、第１の絶縁膜の表面に原料を吸着させる第１の工程と、成膜装置内を不活性ガスでパージして、過剰の原料ガスを排出する第２の工程と、成膜装置内に酸化性ガスを供給して、第１の絶縁膜の表面に吸着した原料を酸化する第３の工程と、成膜装置内を不活性ガスでパージして、過剰の酸化性ガスを排出する第４の工程と、成膜装置内に還元ガスプラズマを発生させることにより生成した活性種を第１の絶縁膜の表面に吸着している原料の未酸化部分と反応させる第５の工程と、成膜装置内を不活性ガスでパージして、過剰の活性種を排出する第６の工程とを有する。そして、第１の工程から第６の工程までをｎ（ｎは１０以下の整数）回繰り返した後に、第２の絶縁膜が所定の膜厚に達するまで、第１の工程から第４の工程までをさらに繰り返して行う。
本願の第２の発明においては、第１の工程から第６の工程までを行った後に、第３の工程から第６の工程までをさらにｎ´（ｎ´は１０以下の整数）回繰り返して行い、これを１サイクルとしてこのサイクルをｎ回繰り返した後に、第１の工程から第４の工程までを繰り返して行うことができる。
また、本願の第２の発明においては、第１の工程から第６の工程までを行った後に、第５の工程から第６の工程までをさらにｎ´（ｎ´は１０以下の整数）回繰り返して行い、これを１サイクルとしてこのサイクルをｎ回繰り返した後に、第１の工程から第４の工程までを繰り返して行うこともできる。
本願の第３の発明にかかる半導体装置の製造方法は、半導体基板の上に第１の絶縁膜を形成する工程と、この第１の絶縁膜の上に、２種類以上の絶縁膜の混合膜からなり、この２種類以上の絶縁膜のうちいずれか１種類が第１の絶縁膜より比誘電率の高い第２の絶縁膜を形成する工程と、第２の絶縁膜の上にゲート電極を形成する工程とを備える。第２の絶縁膜を形成する工程は、成膜装置内に第１の原料ガスを供給して、第１の絶縁膜の表面に第１の原料を吸着させる第１の工程と、成膜装置内を不活性ガスでパージして、過剰の第１の原料ガスを排出する第２の工程と、成膜装置内に第１の酸化性ガスを供給して、第１の絶縁膜の表面に吸着した第１の原料を酸化する第３の工程と、成膜装置内を不活性ガスでパージして、過剰の第１の酸化性ガスを排出する第４の工程と、成膜装置内に第１の還元ガスプラズマを発生させることにより生成した第１の活性種を第１の絶縁膜の表面に吸着している第１の原料の未酸化部分と反応させる第５の工程と、成膜装置内を不活性ガスでパージして、過剰の第１の活性種を排出する第６の工程と、成膜装置内に第２の原料ガスを供給して、酸化された第１の原料の表面に第２の原料を吸着させる第７の工程と、成膜装置内を不活性ガスでパージして、過剰の第２の原料ガスを排出する第８の工程と、成膜装置内に第２の酸化性ガスを供給して、第１の原料の表面に吸着した第２の原料を酸化する第９の工程と、成膜装置内を不活性ガスでパージして、過剰の第２の酸化性ガスを排出する第１０の工程と、成膜装置内に第２の還元ガスプラズマを発生させることにより生成した第２の活性種を第１の原料の表面に吸着している第２の原料の未酸化部分と反応させる第１１の工程と、成膜装置内を不活性ガスでパージして、過剰の第２の活性種を排出する第１２の工程とを有し、第１の工程から第１２の工程までを繰り返し行うことを特徴とするものである。
本願の第３の発明においては、第１の工程から第１２の工程までをｎ（ｎは１０以下の整数）回繰り返して行った後に、第２の絶縁膜が所定の膜厚に達するまで、第１の工程から第４の工程に続いて第７の工程から第１２の工程までをさらに繰り返して行うことができる。
また、本願の第３の発明においては、第１の工程から第１２の工程までをｎ（ｎは１０以下の整数）回繰り返して行った後に、第２の絶縁膜が所定の膜厚に達するまで、第１の工程から第６の工程に続いて第７の工程から第１０の工程までをさらに繰り返して行うこともできる。
本願の第４の発明にかかる半導体装置の製造方法は、半導体基板の上に第１の絶縁膜を形成する工程と、この第１の絶縁膜の上に、２種類以上の絶縁膜の混合膜からなり、この２種類以上の絶縁膜のうちいずれか１種類が前記第１の絶縁膜より比誘電率の高い第２の絶縁膜を形成する工程と、この第２の絶縁膜の上にゲート電極を形成する工程とを備える。記第２の絶縁膜を形成する工程は、成膜装置内に第１の原料ガスを供給して、第１の絶縁膜の表面に第１の原料を吸着させる第１の工程と、成膜装置内を不活性ガスでパージして、過剰の第１の原料ガスを排出する第２の工程と、成膜装置内に第１の酸化性ガスを供給して、第１の絶縁膜の表面に吸着した第１の原料を酸化する第３の工程と、成膜装置内を不活性ガスでパージして、過剰の第１の酸化性ガスを排出する第４の工程と、成膜装置内に第１の還元ガスプラズマを発生させることにより生成した第１の活性種を第１の絶縁膜の表面に吸着している第１の原料の未酸化部分と反応させる第５の工程と、成膜装置内を不活性ガスでパージして、過剰の第１の活性種を排出する第６の工程と、成膜装置内に第２の原料ガスを供給して、酸化された第１の原料の表面に第２の原料を吸着させる第７の工程と、成膜装置内を不活性ガスでパージして、過剰の第２の原料ガスを排出する第８の工程と、成膜装置内に第２の酸化性ガスを供給して、第１の原料の表面に吸着した第２の原料を酸化する第９の工程と、成膜装置内を不活性ガスでパージして、過剰の第２の酸化性ガスを排出する第１０の工程と、成膜装置内に第２の還元ガスプラズマを発生させることにより生成した第２の活性種を第１の原料の表面に吸着している第２の原料の未酸化部分と反応させる第１１の工程と、成膜装置内を不活性ガスでパージして、過剰の第２の活性種を排出する第１２の工程とを有する。そして、第１の工程から第６の工程までを繰り返して行った後に、第７の工程から第１２の工程までをさらに繰り返して行う。
本願の第４の発明においては、第１の工程から第６の工程までをｎ（ｎは１０以下の整数）回繰り返して行ってから、さらに第１の工程から第４の工程までを所定回数繰り返して行い、その後に第７の工程から第１２の工程までを繰り返すことができる。
また、本願の第４の発明においては、第１の工程から第６の工程までを繰り返して行った後に、第７の工程から前記第１２の工程までをｎ（ｎは１０以下の整数）回繰り返して行い、さらに第７の工程から第１０の工程までを所定回数繰り返すこともできる。
また、本願の第４の発明においては、第１の工程から第６の工程までを行った後に、第３の工程から第６の工程までをさらにｎ（ｎは１０以下の整数）回繰り返して行い、これを１サイクルとしてこのサイクルを所定回数繰り返した後に、第７の工程から第１２の工程までを繰り返して行うこともできる。
また、本願の第４の発明においては、第７の工程から第１２の工程までを行った後に、第９の工程から第１２の工程までをさらにｎ（ｎは１０以下の整数）回繰り返して行い、これを１サイクルとしてこのサイクルを所定回数繰り返すこともできる。
また、本願の第４の発明においては、第１の工程から第６の工程までを行った後に、第５の工程から第６の工程までをさらにｎ（ｎは１０以下の整数）回繰り返して行い、これを１サイクルとしてこのサイクルを所定回数繰り返した後に、第７の工程から第１２の工程までを繰り返して行うこともできる。
さらに、本願の第４の発明においては、第７の工程から第１２の工程までを行った後に、第１１の工程から第１２の工程までをさらにｎ（ｎは１０以下の整数）回繰り返して行い、これを１サイクルとしてこのサイクルを所定回数繰り返すこともできる。
本願の第１〜第４の発明においては、第２の絶縁膜は、ＳｉＯ２、Ｓｃ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｎｄ２Ｏ３、Ｎｂ２Ｏ３、Ｓｍ２Ｏ３、ＥｕＯ、Ｇｄ２Ｏ３、Ｔｂ２Ｏ３、Ｄｙ２Ｏ３、Ｈｏ２Ｏ３、Ｅｒ２Ｏ３、Ｔｍ２Ｏ３、Ｌｕ２Ｏ３、ＺｒＯ２、ＴｉＯ２、ＭｏＯ２、ＷＯ２、ＭｇＯ、ＺｎＯ、ＳｎＯ、ＩｎＯ、Ｔａ２Ｏ３、ＨｆＯ２およびＡｌ２Ｏ３よりなる群から選ばれる少なくとも１つを含むものとすることができる。
また、本願の第１〜第４の発明においては、還元ガスプラズマは、アンモニア、水素および窒素の少なくとも１種の還元ガスをプラズマ化して発生させたものとすることができる。
本願の第５の発明にかかる半導体装置は、半導体基板上に形成された第１の絶縁膜と、この第１の絶縁膜上に形成されて、第１の絶縁膜より比誘電率の高い第２の絶縁膜と、この第２の絶縁膜上に形成されたゲート電極と、このゲート電極の側壁部に形成された第３の絶縁膜と、半導体基板に形成されたソース・ドレイン拡散層とを有する。そして、第２の絶縁膜に含まれる炭素の濃度は、第２の絶縁膜に含まれる窒素の濃度より低いことを特徴とする。
以上説明したように、この発明によれば、第１の絶縁膜より比誘電率の高い第２の絶縁膜を形成する際に、従来の、成膜原料の供給、パージ、酸化剤の供給、パージの通常のサイクルに加えて、活性種の供給、パージを、行う。これにより、不純物の含有率の少ない、第２の絶縁膜を形成することができる。従って、リーク電流の増加を抑え、デバイス特性の良好な半導体装置を得ることができる。
以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
実施の形態１．
本実施の形態における半導体装置の製造方法は、半導体基板の上に第１の絶縁膜を形成する工程と、この第１の絶縁膜の上に、第１の絶縁膜より比誘電率の高い第２の絶縁膜を形成する工程と、この第２の絶縁膜の上にゲート電極を形成する工程とを備える。
本実施の形態において、第２の絶縁膜を形成する工程は、成膜装置内に原料ガスを供給して、第１の絶縁膜の表面に原料を吸着させる第１の工程と、成膜装置内を不活性ガスでパージして、過剰の原料ガスを排出する第２の工程と、成膜装置内に酸化性ガスを供給して、第１の絶縁膜の表面に吸着した原料を酸化する第３の工程と、成膜装置内を不活性ガスでパージして、過剰の酸化性ガスを排出する第４の工程と、成膜装置内に還元ガスプラズマを発生させることにより生成した活性種を第１の絶縁膜の表面に吸着している原料の未酸化部分と反応させる第５の工程と、成膜装置内を不活性ガスでパージして、過剰の活性種を排出する第６の工程とを有し、第１の工程から第６の工程までを繰り返し行うことを特徴とするものである。
図１は、この発明の実施の形態１におけるトランジスタを説明するための断面模式図である。
図１に示すように、トランジスタにおいて、Ｓｉ基板１には、不純物が注入され、拡散層２が形成されている。また、Ｓｉ基板１の、素子分離領域４に分離された領域上には、第１のゲート絶縁膜６、第２のゲート絶縁膜８が形成され、さらに、その上に、ゲート電極１０が形成されている。第１のゲート絶縁膜６は、ＳｉＯＮからなる界面ゲート絶縁膜である。第２のゲート絶縁膜８は、高誘電率膜（High-k膜）であるＨｆＯ２等からなる薄膜である。ゲート電極１０は、ポリシリコンにより形成されている。ゲート電極１０の側面には、サイドウォール１２が形成されている。サイドウォール１２は、Ｓｉ３Ｎ４により構成されている。
Ｓｉ基板１表面の、ゲート電極１０より外側に、比較的不純物濃度の低い拡散層であるＳＤエクステンション１４が形成されている。また、Ｓｉ基板１表面付近の、ＳＤエクステンション１４より外側、かつ、サイドウォール１２より外側部分に、比較的接合深さが深く、かつ、不純物濃度の高い拡散層であるソース/ドレイン１６が形成されている。
また、Ｓｉ基板１上には、ゲート電極１０、サイドウォール１２等を埋め込むようにして、層間絶縁膜２０が堆積されている。また、層間絶縁膜２０には、層間絶縁膜２０を貫通し、ソース/ドレイン１６に至るコンタクトプラグ２２が形成されている。また、コンタクトプラグ２２上には、配線層２４が形成されている。
以上のように、実施の形態１におけるトランジスタは構成されている。このトランジスタは、構造的には、従来のトランジスタと同様のものである。しかし、実施の形態１におけるトランジスタにおいて、High-k膜である第２のゲート絶縁膜８の不純物含有率は、従来のものに比べて、低くなっている。特に、第２のゲート絶縁膜８中に含まれるＣの量は、Ｎの量よりも小さくなっている。
図２は、この発明の実施の形態１におけるトランジスタの製造方法を説明するためのフロー図である。また、図３〜図８は、トランジスタの各製造過程における状態を説明するための断面模式図である。
以下、図１〜図８を参照して、この発明の実施の形態１におけるトランジスタの製造方法について説明する。
まず、不純物を注入することにより拡散層２を形成した、Ｓｉ基板１上に、素子分離領域４を形成して、さらに、各領域に分離したＳｉ基板１の表面を、ＨＦクリーンを行うことにより洗浄する（ステップＳ２）。洗浄後、図３に示すように、Ｓｉ基板１上に、第１のゲート絶縁膜６の材料となるＳｉＯＮ膜を形成する（ステップＳ１０４）。第１のゲート絶縁膜６は、Ｈ２と、Ｎ２Ｏとを用いて形成する。
次に、第２のゲート絶縁膜８の材料となる、例えば、ＨｆＯ２膜を形成する。ここでは、第２の絶縁膜の成膜原料の供給、パージ、酸化剤の供給、パージ、活性種の供給、パージからなる１サイクルを繰り返し行う（ステップＳ１０６〜Ｓ１１６）。
具体的には、第１のゲート絶縁膜６が形成された基板を装填した成膜装置（図示せず）内に、第２の絶縁膜の成膜原料３０として、ＴＥＭＡＨｆ（Tetrakis (ethylmethylamino) hafnium；Ｈｆ（ＮＥｔＭｅ）４）を供給する（ステップＳ１０６）。これにより、図４に示すように、第１の絶縁膜６の表面に、成膜原料３０の単分子層が化学吸着する。次に、成膜装置内をパージして、成膜装置内のＴＥＭＡＨｆを排出する（ステップＳ１０８）。その後、続けて、成膜装置内に、酸化剤として、Ｈ２Ｏを供給する（ステップＳ１１０）。これにより、ＴＥＭＡＨｆと、Ｈ２Ｏとが反応して、図５に示すように、薄いＨｆＯ２膜（第２のゲート絶縁膜）８が形成される。その後、成膜装置内をパージして、Ｈ２Ｏを排出する（ステップＳ１１２）。
続けて、成膜装置内に、ＮＨ３／Ａｒプラズマを発生させて活性種を供給する（ステップＳ１１４）。その後、成膜装置内をパージして活性種を排出する（ステップＳ１１６）。
以上のような、ＴＥＭＡＨｆの供給（ステップＳ１０６）、パージ（ステップＳ１０８）、Ｈ２Ｏの供給（ステップＳ１１０）、パージ（ステップＳ１１２）、アンモニアラジカルの供給（ステップＳ１１４）、パージ（ステップＳ１１６）の６工程からなるサイクルを１サイクルとして、複数回繰り返し行う。
ここで、ＨｆＯ２膜８は、約０．８Å/1サイクルの成膜速度で形成される。従って、形成したいＨｆＯ２の膜厚から、サイクル回数を算出し、その回数分だけ、サイクルを繰り返すことにより、所望の膜厚のＨｆＯ２膜（第２のゲート絶縁膜）８を成膜することができる。
次に、図６に示すように、第２のゲート絶縁膜（ＨｆＯ２膜）８上に、ゲート電極１０の材料となるポリシリコン膜を堆積する（ステップＳ１２０）。ポリシリコン膜（ゲート電極）１０は、ＣＶＤ（Chemical Vapor Deposition）法により形成する。その後、図７に示すように、リソグラフィ工程およびエッチングにより、ポリシリコン膜（ゲート電極）１０を、所定のゲート長に加工する（ステップＳ１２２）。このとき、第２のゲート絶縁膜（ＨｆＯ２膜）８、第１のゲート絶縁膜（ＳｉＯＮ）膜６もエッチングし、第１、第２のゲート絶縁膜６、８を、ゲート電極１０と同じ幅に加工する。その後、ゲート電極１０をマスクとして、イオン注入を行い、接合深さの比較的浅い拡散層であるＳＤエクステンション１４を形成する（ステップＳ１２４）。
次に、図８に示すように、ゲート電極１０の側面にサイドウォール１２を形成する（ステップＳ１２６）。サイドウォール１２は、ゲート電極１０を埋め込むようにして、ＳｉＮ膜等を堆積した後、エッチバックを行い、ＳｉＮ膜をゲート電極１０の側面にのみ残すことにより形成される。
次に、ゲート電極１０およびサイドウォール１２をマスクとして、イオン注入を行い、Ｓｉ基板１表面に、不純物濃度の高い拡散層であるソース/ドレイン１６を形成する（ステップＳ１２８）。その後、ＳＤエクステンション１４、ソース/ドレイン１６に注入した不純物を活性化するための活性化アニールを行う（ステップＳ１３０）。
その後、ゲート電極１０およびサイドウォール１２等を埋め込むようにして、Ｓｉ基板１上に、層間絶縁膜２０を形成する。さらに、層間絶縁膜２０に、ソース/ドレイン１６に至るコンタクトプラグ２２を形成した後、コンタクトプラグ２２上に配線層２４を形成する。
以上のようにして、図１に示す、トランジスタが形成される。また、この後、必要に応じて、さらに上層に、層間絶縁膜の形成、ビアプラグの形成、配線層の形成等を行うことにより、トランジスタを含む半導体装置が形成される。
図９は、従来同様のＡＬＤ法により形成したＨｆＯ２膜と、上述したロングパージを適用した方法により形成したＨｆＯ２膜と、実施の形態１において説明した方法により形成したＨｆＯ２膜中とのそれぞれにおける、Ｃ（炭素）の含有量を説明するためのグラフである。図９において、横軸は、ＨｆＯ２膜表面からの深さ（nm）を示し、縦軸は、含有するＣ濃度（atoms/cm3）を示す。また、グラフ中、曲線（ａ）は、従来のＡＬＤ法によりＨｆＯ２膜を形成した場合であり、曲線（ｂ）は、ロングパージを適用した場合であり、曲線（ｃ）は、ＨｆＯ２膜の形成時に、ＮＨ３／Ａｒプラズマの供給を行った場合を表す。
図９に示すように、実施の形態１の方法によりＨｆＯ２膜を形成した場合、従来のＡＬＤ法によりＨｆＯ２膜を形成した場合や、ロングパージを用いてＨｆＯ２膜を形成した場合に比べて、Ｃ（炭素）の含有濃度が、全体に低減できている。また、特に、ＨｆＯ２／Ｓｉ界面付近においては、Ｃの減少は顕著であり、Ｃ（炭素）の量が、約１×１０１９atoms/cm3にまで低減できていることがわかる。これは、還元ガスプラズマ供給を追加したこの実施の形態１における製造方法の場合、ＮＨ３の分解により形成された励起ラジカル（ＮＨ、ＮＨ２等）が、基板表面に付着しているＨｆ−Ｎ−ＣＨ３Ｃ２Ｈ５と反応して、Ｃや、Ｈなどがガスとなって排出されるためであると考えられる。また、ＨｆＯ２膜中は、Ｃの含有量が減少する一方、Ｎの含有量は増加する。
また、図１０（ａ）および図１０（ｂ）は不純物毎の濃度分布を示したものであり、図１０（ａ）は従来法による場合、図１０（ｂ）は本発明による場合である。これらの図より、本発明によれば、Ｃだけでなく、Ｈ（水素）やＮ（窒素）についても濃度を低減できることが分かる。特に、Ｈは、ＨｆＯ２／ＳｉＯ２／Ｓｉの界面付近における濃度の減少が大きい。
以上説明したように、実施の形態１によれば、第２のゲート絶縁膜８を構成するHigh-k膜であるＨｆＯ２膜を形成する際、成膜原料の供給、パージ、酸化剤の供給、パージの４工程からなる従来のサイクル（ステップＳ１０６〜Ｓ１１２）に、活性種の供給、パージの２工程（ステップＳ１１４〜Ｓ１１６）を加えた６工程を１サイクルとして、これを繰り返すことにより第２のゲート絶縁膜（ＨｆＯ２膜）８を形成する。これにより、ＨｆＯ２膜中に含まれるＣ等の不純物濃度を低くすることができ、不純物に起因するリーク電流や、界面準位を抑えることができる。また、従来の工程で、High-k膜を形成した場合には、特に、不純物濃度は、High-k／Ｓｉ界面で高くなりやすいが、この実施の形態１の方法によれば、特に、効果的に、界面付近の不純物濃度が高くなるのを抑えることができるため、より効果的に界面準位を抑え、移動度の低下を抑えることができる。さらに、この方法によれば、ＨｆＯ２膜中に含まれるＮの量は増加する。Ｎが含有することにより、基板やポリＳｉ電極との界面近傍のＳｉの拡散や、ポリＳｉ電極中のドーパント（例えば、ボロン等）のHigh-k膜中への拡散を抑制でき、デバイス特性のよい半導体装置を得ることができる。
実施の形態２.
本実施の形態は、実施の形態１における第１の工程から第６の工程までをｎ（ｎは１０以下の整数）回繰り返した後に、第２の絶縁膜が所定の膜厚に達するまで、第１の工程から第４の工程までをさらに繰り返して行うことを特徴とする。
図１１は、この発明の実施の形態２における第２のゲート絶縁膜６の成膜方法を説明するためのフロー図である。
実施の形態２におけるトランジスタは、構造上は、実施の形態１において説明したトランジスタと同様のものである。
また、実施の形態２におけるトランジスタの製造方法は、実施の形態１において説明した方法とほぼ同様である。しかし、実施の形態１では、第２の絶縁膜（ＨｆＯ２膜）８を、成膜原料の供給、パージ、酸化剤の供給、パージ、活性種の供給、パージの６工程（ステップＳ１０６〜Ｓ１１８）を、１サイクルとして、繰り返し行うことにより形成した。これに対して、実施の形態２では、このサイクルを１０回繰り返した後、残りのサイクルでは、成膜原料の供給、パージ、酸化剤の供給、パージ（ステップＳ２０２〜Ｓ２０８）からなる従来のＡＬＤ法と同様のサイクルを繰り返す、２段階成膜により、第２の絶縁膜８を形成する。
具体的に説明すると、まず、実施の形態１のステップＳ１０６〜ＳＳ１１６と同様のサイクルを行う。即ち、成膜装置内に、成膜原料として、ＴＥＭＡＨｆを供給し（ステップＳ２０２）、Ｓｉ基板１に成膜原料３０を吸着させた後、成膜装置内のパージを行う（ステップＳ２０４）。その後、酸化剤として、Ｈ２Ｏを供給し（ステップＳ２０６）、パージを行う（ステップＳ２０８）。続けて、還元ガスプラズマとしてアンモニアラジカルを供給し（ステップＳ２１０）、その後パージを行う（ステップＳ２１２）。この６工程からなるサイクルを、１０サイクル繰り返し行う。
このサイクルを１０回繰り返した後、実施の形態２においては、再び、ステップＳ２０２〜Ｓ２０８と同様の工程を行う。しかし、１１サイクル目それ以降は、活性種の供給およびパージ（ステップＳ２１０、Ｓ２１２）を行わず、ＴＥＭＡＨｆの供給、パージ、Ｈ２Ｏの供給、パージの４工程のみを繰り返し行う。
ＨｆＯ２は、成膜速度約０．８Å/1サイクルで形成されるため、形成するＨｆＯ２膜の膜厚により、全サイクル数を算出し、その回数に応じて、成膜サイクルを必要な回数繰り返せばよい。
所望膜厚のＨｆＯ２膜（第２のゲート絶縁膜）８を形成した後は、実施の形態１と同様に、ゲート電極１０、ＳＤエクステンション１４、サイドウォール１２、ソース/ドレイン１６の形成等を行い（ステップＳ１２２〜Ｓ１３２）、実施の形態１と同様の半導体装置を形成する。
以上説明したように、実施の形態２においては、第２のゲート絶縁膜（ＨｆＯ２膜）８の形成において、最初の１０サイクルのみ、ＴＥＭＡＨｆの供給、パージ、Ｈ２Ｏの供給、パージ、活性種の供給、パージの６工程を１のサイクルとして繰り返す。その後は、通常通り、ＴＥＭＡＨｆの供給、パージ、Ｈ２Ｏの供給、パージ、の４工程からなる成膜サイクルのみを繰り返して行う。このように、２段階成膜を行い、２段階目で還元ガスプラズマ、パージの工程を削除した場合、膜厚１５nmのＨｆＯ２膜中に含まれるＣの量は、従来のＡＬＤ法により形成したＨｆＯ２膜中のＣの量とほぼ同様である。しかし、ＨｆＯ２／Ｓｉ界面付近におけるＣの量の増加は抑えることができ、界面付近における不純物を、従来のＡＬＤ法を用いた場合等よりも減少させることができる。界面付近における不純物を減少させることにより、リーク電流の増加や、界面準位による移動度の低下を抑えることができ、トランジスタの性能を向上させることができる。
また、実施の形態２によれば、ＨｆＯ２膜の形成において、最初の１〜１０サイクルのみ、６工程を１サイクルとして繰り返し行い、残りのサイクルは、通常のＡＬＤ法と同様に、４工程のサイクルのみを繰り返し行う。これにより、スループットを低下させることなく、良好なデバイス特性を有する半導体装置を得ることができる。
その他は、実施の形態１と同様であるから説明を省略する。
なお、実施の形態２では、最初の１〜１０サイクルのみ成膜原料の供給、パージ、酸化剤の供給、パージ、活性種の供給、パージ、の６工程からなるサイクルを繰り返し、残りは、活性種の供給、パージを省いた４工程のみを繰り返す場合について説明した。しかし、この発明において、繰り返し回数は、このような割合に限るものではなく、成膜する膜の膜厚や、許容される不純物濃度等を考慮して、活性種の供給、パージを含む６工程のサイクルのサイクル数と、活性種の供給、パージの工程を省いた４工程のみのサイクル数とを決定すればよい。また、初期段階に、複数回、活性種の供給、パージを含ませることにより、効果的に、High-k/Ｓｉ界面付近における不純物を低下させることができる。しかし、この発明は、初期段階の複数サイクルのみを６工程とする場合に限るものでもなく、例えば、成膜原料供給、パージ、酸化剤の供給、パージの４工程を繰り返し行う途中に、適宜活性種の供給と、パージとを含めて行うようにしてもよい。
また、実施の形態２においては、成膜原料の供給（ステップＳ２０２）、パージ（ステップＳ２０４）、酸化剤の供給（ステップＳ２０６）、パージ（ステップＳ２０８）、活性種の供給（ステップＳ２１０）、パージ（ステップＳ２１２）を順に行うサイクルについて説明した。しかし、この発明においてこのサイクルは、これに限るものではない。例えば、１サイクル中に、酸化剤の供給、パージ、活性種の供給、パージ（ステップＳ２０６〜Ｓ２１２）からなる４工程を、成膜原料の供給、パージ（ステップＳ２０２〜Ｓ２０４）の後に、繰り返し複数回行うものであってもよい。このとき、好適には、この酸化剤の供給、パージ、活性種の供給、パージ（ステップＳ２０６〜Ｓ２１２）からなる４工程を、１〜１０回程度繰り返すとよい。また、例えば、成膜原料の供給、パージ、酸化剤の供給、パージ、活性種の供給、パージ（ステップＳ２０２〜Ｓ２１２）の１サイクル中に、活性種の供給、パージ（ステップＳ２１０〜Ｓ２１２）を複数回繰り返すものであってもよい。この場合にも、好適には、１サイクル中に、１０回程度の繰り返しを含めるとよい。このようにすることで、より効果的に、界面付近における不純物の混入を防止することができる。
実施の形態３．
本実施の形態における半導体装置の製造方法は、半導体基板の上に第１の絶縁膜を形成する工程と、この第１の絶縁膜の上に、２種類以上の絶縁膜の混合膜からなり、この２種類以上の絶縁膜のうちいずれか１種類が第１の絶縁膜より比誘電率の高い第２の絶縁膜を形成する工程と、第２の絶縁膜の上にゲート電極を形成する工程とを備える。
第２の絶縁膜を形成する工程は、成膜装置内に第１の原料ガスを供給して、第１の絶縁膜の表面に第１の原料を吸着させる第１の工程と、成膜装置内を不活性ガスでパージして、過剰の第１の原料ガスを排出する第２の工程と、成膜装置内に第１の酸化性ガスを供給して、第１の絶縁膜の表面に吸着した第１の原料を酸化する第３の工程と、成膜装置内を不活性ガスでパージして、過剰の第１の酸化性ガスを排出する第４の工程と、成膜装置内に第１の還元ガスプラズマを発生させることにより生成した第１の活性種を第１の絶縁膜の表面に吸着している第１の原料の未酸化部分と反応させる第５の工程と、成膜装置内を不活性ガスでパージして、過剰の第１の活性種を排出する第６の工程と、成膜装置内に第２の原料ガスを供給して、酸化された第１の原料の表面に第２の原料を吸着させる第７の工程と、成膜装置内を不活性ガスでパージして、過剰の第２の原料ガスを排出する第８の工程と、成膜装置内に第２の酸化性ガスを供給して、第１の原料の表面に吸着した第２の原料を酸化する第９の工程と、成膜装置内を不活性ガスでパージして、過剰の第２の酸化性ガスを排出する第１０の工程と、成膜装置内に第２の還元ガスプラズマを発生させることにより生成した第２の活性種を第１の原料の表面に吸着している第２の原料の未酸化部分と反応させる第１１の工程と、成膜装置内を不活性ガスでパージして、過剰の第２の活性種を排出する第１２の工程とを有する。
本実施の形態においては、第１の工程から第１２の工程までを繰り返し行うことができる。また、第１の工程から第６の工程までを繰り返して行った後に、第７の工程から第１２の工程までをさらに繰り返して行うこともできる。
図１２は、この発明の実施の形態３におけるトランジスタの形成方法を説明するためのフロー図である。
実施の形態３におけるトランジスタは、実施の形態１において説明したトランジスタとほぼ同様である。しかし、実施の形態１においては、第２のゲート絶縁膜８として、ＨｆＯ２膜を用いているが、実施の形態３において、第２のゲート絶縁膜８は、ＨｆＯ２膜と、Ａｌ２Ｏ３膜の混合膜で構成されている。
実施の形態３のトランジスタの製造方法も、実施の形態１において説明した方法と、ほぼ同様である。しかし、実施の形態３のトランジスタは、第２のゲート絶縁膜８が実施の形態１のトランジスタとは異なることから、この第２のゲート絶縁膜８の形成方法において、実施の形態１の形成方法とは異なっている。以下、具体的に説明する。
まず、実施の形態１のステップＳ１０２〜Ｓ１０４と同様にして、第１のゲート絶縁膜を形成した基板上に、ＨｆＯ２膜を形成するため、第１の成膜原料の供給、パージ、酸化剤の供給、パージ、活性種の供給、パージ（ステップＳ３０２〜Ｓ３１２）の６工程を行う。ここでは、成膜装置内に、まず第１の成膜原料として、ＨｆＣｌ４を供給し（ステップＳ３０２）、これを吸着させた後、成膜装置内をパージする（ステップＳ３０４）。次に、酸化剤として、Ｈ２Ｏを供給し（ステップＳ３０６）、その後、成膜装置内をパージする（ステップＳ３０８）。次に、還元剤として、水素ラジカルを供給し（ステップＳ３１０）、成膜装置内をパージする（Ｓ３１２）。
実施の形態３においては、続けて、Ａｌ２Ｏ３膜を形成するため、第２の成膜原料の供給、パージ、酸化剤の供給、パージ、活性種の供給、パージ（ステップＳ３１４〜Ｓ３２４）に移る。まず、第２の成膜原料として、ＴＭＡ（Trimethylaluminum；Ａｌ（ＣＨ３）３）を供給し（ステップＳ３１４）、成膜原料を十分に吸着させた後、成膜装置内をパージする（ステップＳ３１６）。次に、酸化剤として、Ｏ２ラジカルを供給し（ステップＳ３１８）、成膜装置内をパージする（ステップＳ３２０）。その後、還元剤として、水素ラジカルを供給し（ステップＳ３２２）、成膜装置内をパージする（ステップＳ３２４）。
その後、再び、第１の成膜原料供給（ステップＳ３０２）に戻る。
ＨｆＯ２形成のためのサイクル（ステップＳ３０２〜Ｓ３１２）と、Ａｌ２Ｏ３形成のためのサイクル（ステップＳ３１４〜Ｓ３２４）とを１サイクルとして、複数サイクル繰り返すことにより、ＨｆＯ２膜と、Ａｌ２Ｏ３の混合膜である、ＨｆＡｌＯｘが第２のゲート絶縁膜８として形成される。
その後、実施の形態１に説明したのと同様の方法により、ゲート電極１０、ＳＤエクステンション１４、サイドウォール１２、ソース/ドレイン１６の形成等（ステップＳ１２２〜Ｓ１３２）を行うことにより、実施の形態３におけるトランジスタを得ることができる。
以上説明したように、実施の形態３においては、第２のゲート絶縁膜８として、High-k膜の混合膜であるＨｆＡｌＯｘを形成する。また、この場合にも、従来の成膜原料の供給、パージ、酸化剤の供給、パージの４工程に加えて、活性種の供給、パージを行う。これにより、不純物含有率の少ないHigh-k膜を形成することができ、信頼性の高いトランジスタ、良好なデバイス特性の半導体装置を得ることができる。
その他は、実施の形態１、２と同様であるから説明を省略する。
なお、実施の形態３においては、第２のゲート絶縁膜８成膜の際、ＨｆＯ２形成のための、第１の成膜原料の供給、パージ、酸化剤の供給、パージ、活性種の供給、パージ（ステップＳ３０２〜３１２）を行い、続けて、Ａｌ２Ｏ３形成のための、第２の成膜原料の供給、パージ、酸化剤の供給、パージ、活性種の供給、パージ（ステップＳ３１４〜Ｓ３２４）を行う、合計１２工程からなるサイクルを１サイクルとして、繰り返す場合について説明した。しかし、この発明においては、これに限るものではなく、例えば、第１成膜原料の供給から還元ガスプラズマのパージまでの６工程、あるいは、第２成膜原料の供給から還元ガスラジアルのパージまでの６工程のいずれか一方において、活性種の供給、パージを省いたものであってもよい。また、例えば、実施の形態２に説明したように、１サイクルの中で、第１、あるいは、第２成膜原料供給後の活性種の供給、パージの工程（ステップＳ３１０〜Ｓ３１２、あるいは、Ｓ３２２〜Ｓ３２４）を、複数回繰り返すものであってもよい。また、例えば、実施の形態２に説明したような酸化剤の供給、パージ、活性種の供給、パージ（ステップＳ３０６〜Ｓ３１２、あるいは、Ｓ３１８〜Ｓ３２４）を、１サイクルの中で、複数回繰り返すものであってもよい。このようにすることにより、界面付近における不純物の混入をより効果的に抑えることができる。
また、この実施の形態では、第１の成膜原料の供給、パージ、酸化剤の供給、パージ、活性種の供給、パージ（ステップＳ３０２〜３１２）を行い、続けて第２の成膜原料の供給、パージ、酸化剤の供給、パージ、活性種の供給、パージ（ステップＳ３１４〜Ｓ３２４）を行う場合について説明した。しかし、これに限るものではなく、例えば、第１の成膜原料の供給、パージ、酸化剤の供給、パージ、活性種の供給、パージ（ステップＳ３０２〜３１２）からなるサイクルを、複数回繰り返した後で、第２の成膜原料の供給、パージ、酸化剤の供給、パージ、活性種の供給、パージ（ステップＳ３１４〜Ｓ３２４）からなるサイクルを複数回繰り返したものであってもよい。この各サイクル数を制御することにより、第２のゲート絶縁膜を、それぞれ、所望の膜厚を有する、２種以上の絶縁膜の混合膜あるいは積層構造とすることもできる。
なお、実施の形態１〜３においては、Ｓｉ基板１上に１のトランジスタを形成する場合について説明し、図においても、Ｓｉ基板１上に１のトランジスタのみを表して説明した。しかし、この発明において形成する半導体装置は、１のトランジスタを含むものに限らず、ＣＭＯＳＦＥＴ（complementary metal-oxide-semiconductor field effect transistors）など、複数のトランジスタを含むものであってもよい。
また、この実施の形態１〜３において説明した成膜方法は、ゲート絶縁膜としてHigh-k膜を形成する場合だけでなく、他の薄膜形成にも適用することができる。特に、ゲート絶縁膜以外の箇所（キャパシタ、配線など）に、不純物の含有率の少ないHigh-k膜、メタル配線、等の形成をする必要がある場合等に有効である。
また、実施の形態１〜３においては、第１のゲート絶縁膜６として、ＳｉＯＮ膜を形成する場合について説明した。しかし、この発明において第１のゲート絶縁膜６は、ＳｉＯＮ膜に限るものではなく、例えば、ＳｉＮ膜、熱酸化膜など、比誘電率の比較的低い絶縁膜を形成するものであってもよい。
また、実施の形態１、２においては、第２のゲート絶縁膜８として、第１のゲート絶縁膜より比誘電率の高いHigh-k膜であるＨｆＯ２膜を形成する場合について説明した。しかし、この発明において、第２の絶縁膜は、これに限るものではなく、他のHigh-k膜、例えば、Ｓｃ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｎｄ２Ｏ３、Ｎｂ２Ｏ３、Ｓｍ２Ｏ３、ＥｕＯ、Ｇｄ２Ｏ３、Ｔｂ２Ｏ３、Ｄｙ２Ｏ３、Ｈｏ２Ｏ３、Ｅｒ２Ｏ３、Ｔｍ２Ｏ３、Ｌｕ２Ｏ３、ＺｒＯ２、ＴｉＯ２、ＭｏＯ２、ＷＯ２、ＭｇＯ、ＺｎＯ、ＳｎＯ、ＩｎＯ、Ｔａ２Ｏ３、Ａｌ２Ｏ３等が考えられる。また、同様に、実施の形態３では、ＨｆＯ２と、Ａｌ２Ｏ３の混合膜であるＨｆＡｌＯｘ膜を形成する場合について説明した。しかし、この発明において、第２の絶縁膜は、この混合膜に限るものでもなく、例えば、上記に例示したHigh-k膜の混合膜等であってもよい。また、例えば、ＨｆＯ２膜とＳｉＯ２膜の混合膜であるＨｆＳｉＯｘ膜等、混合する絶縁膜の一方のみが、High-k膜の場合であっても良い。
また、実施の形態１〜３において、ＨｆＯ２膜を形成する場合、成膜原料として、ＴＥＭＡＨｆ、あるいは、ＨｆＣｌ４、を用いる場合について説明した。しかし、この発明において、ＨｆＯ２の成膜原料は、これに限るものではない。例えば、他の原料として、Ｈｆ［ＯＣ（ＣＨ３）２ＣＨ２ＯＣＨ３］４、Ｈｆ［ＯＣ（ＣＨ３）３］４、Ｈｆ［Ｎ（ＣＨ３）２］４、Ｈｆ［Ｎ（Ｃ２Ｈ５）２］４、Ｈｆ（ＮＯ３）４、あるいは、Ｈｆ（Ｃ１１Ｈ１９Ｏ２）４等が考えられる。
また、実施の形態３において、Ａｌ２Ｏ３膜を形成する場合、ＴＭＡを用いる場合について説明した。しかし、この発明において、Ａｌ２Ｏ３を形成する場合の成膜原料は、これに限るものではない。
また、上述したように、第２のゲート絶縁膜として、ＳｉＯ２膜を混合する場合の、成膜原料としては、例えば、Ｓｉ（ＮＥｔＭｅ）４、Ｓｉ（ＯＣ（ＣＨ３）３）４、Ｓｉ（ＯＣ２Ｈ５）４、あるいは、（Ｃ２Ｈ５）２ＳｉＨ２等が好適である。しかし、この発明においては、この原料に限られるものではない。
また、実施の形態１〜３において、酸化剤として、Ｈ２Ｏを用いる場合について説明した。しかし、この発明において、酸化剤は、これに限るものではなく、例えば、Ｏ３やＯ２、Ｏ２ラジカルなどであってもよい。
また、実施の形態１〜３において、還元ガスプラズマとして、アンモニアラジカル、あるいは、水素ラジカルを用いるものについて説明した。しかしこの発明はこれに限るものではなく、還元剤は、使用する成膜原料等を考慮して用いればよい。例えばＮ２、あるいは、ＮＨ３、Ｈ２、Ｎ２のいずれかを含む混合ガスのラジカルであってもよい。
なお、例えば、実施の形態１〜３において、素子分離領域４の形成されたＳｉ基板１は、この発明の下層基板に該当する。
また、例えば、実施の形態３において、ＨｆＯ２膜とＡｌ２Ｏ３膜との混合膜が、この発明の２種以上の絶縁膜の混合膜に該当する。
また、実施の形態１〜３において、ステップＳ１０４を実行することにより、この発明の第１の絶縁膜形成工程が実行され、ステップＳ１２０〜Ｓ１２２を実行することにより、この発明のゲート電極形成工程が実行される。
また、例えば、実施の形態１、２において、ステップＳ１０６、Ｓ２０２を実行することにより、この発明の、成膜原料供給工程が、ステップＳ１０８、Ｓ２０４を実行することにより成膜原料パージ工程が、ステップＳ１１０、Ｓ２０６を実行することにより、酸化剤供給工程が、ステップＳ１１２、Ｓ２０８を実行することにより、酸化剤パージ工程が、ステップＳ１１４、Ｓ２１０を実行することにより還元ガスプラズマ供給工程が、ステップＳ１１６、Ｓ２１２を実行することにより還元ガスプラズマパージ工程が、それぞれ、実行される。
また、例えば、実施の形態３において、ステップＳ３０２を実行することにより、第１成膜原料供給工程が、ステップＳ３０４を実行することにより、第１成膜原料パージ工程が、ステップＳ３０６を実行することにより、第１酸化剤供給工程が、ステップＳ３０８を実行することにより、第１酸化剤パージ工程が、ステップＳ３１０を実行することにより、第１還元ガスプラズマ供給工程が、ステップＳ３１２を実行することにより、第１還元ガスプラズマパージ工程が、ステップＳ３１４を実行することにより、第２成膜原料供給工程が、ステップＳ３１６を実行することにより、第２成膜原料パージ工程が、ステップＳ３１８を実行することにより、第２酸化剤供給工程が、ステップＳ３２０を実行することにより、第２酸化剤パージ工程が、ステップＳ３２２を実行することにより、第２還元ガスプラズマ供給工程が、ステップＳ３２４を実行することにより、第２還元還元ガスプラズマパージ工程が、それぞれ、実行される。
以上述べた本発明によれば、半導体基板上に形成された第１の絶縁膜と、この第１の絶縁膜上に形成されて、第１の絶縁膜より比誘電率の高い第２の絶縁膜と、この第２の絶縁膜上に形成されたゲート電極と、このゲート電極の側壁部に形成された第３の絶縁膜と、半導体基板に形成されたソース・ドレイン拡散層とを有し、第２の絶縁膜に含まれる炭素の濃度が、第２の絶縁膜に含まれる窒素の濃度より低い半導体装置を得ることができる。以下に、この半導体装置によってもたらされる効果について詳述する。
従来より、Ｈｉｇｈ−ｋ膜である第２の絶縁膜には、ソース・ドレイン拡散層を活性化するための熱処理（通常、１，０００℃程度。）の際に、材料の結晶化が起こりやすいという問題があった。例えば、第２の絶縁膜としてＨｆＯ２膜を用いた場合には、上記の熱処理によってＨｆが結晶化する。一方、第２の絶縁膜中にＮ（窒素）やＣ（炭素）などが含まれていると、熱処理を行っても材料の結晶化は起こり難くなる。但し、Ｃはリーク電流に与える影響がＮより大きいので、ＣはＮより少ない量にした方が好ましい。
本発明の半導体装置によれば、第２の絶縁膜がＮおよびＣを含むので、熱処理によってＨｉｇｈ−ｋ膜材料が結晶化するのを抑制することができる。また、第２の絶縁膜に含まれるＣの濃度をＮの濃度より低くしているので、リーク電流の増加を抑えることもできる。この場合、Ｎの濃度は、閾値電圧Ｖｔｈに変動を与えない程度の値とすることが好ましい。
この発明の実施の形態１におけるトランジスタを説明する場合の断面模式図である。 この発明の実施の形態１におけるトランジスタの製造方法を説明するためのフロー図である。 この発明の実施の形態１におけるトランジスタの製造過程における状態を説明するための断面模式図である。 この発明の実施の形態１におけるトランジスタの製造過程における状態を説明するための断面模式図である。 この発明の実施の形態１におけるトランジスタの製造過程における状態を説明するための断面模式図である。 この発明の実施の形態１におけるトランジスタの製造過程における状態を説明するための断面模式図である。 この発明の実施の形態１におけるトランジスタの製造過程における状態を説明するための断面模式図である。 この発明の実施の形態１におけるトランジスタの製造過程における状態を説明するための断面模式図である。 この発明の実施の形態１におけるトランジスタ中のＣ（炭素）の含有量を説明するためのグラフ図である。 （ａ）は従来のトランジスタ中に含まれる不純物の濃度分布を示す図であり、（ｂ）は実施の形態１によるトランジスタ中に含まれる不純物の濃度分布を示す図である。 この発明の実施の形態２におけるトランジスタの製造方法を説明するためのフロー図である。 この発明の実施の形態３におけるトランジスタの製造方法を説明するためのフロー図である。
符号の説明
１００ トランジスタ
１ Ｓｉ基板
２ 拡散層
４ 素子分離領域
６ 第１のゲート絶縁膜
８ 第２のゲート絶縁膜
１０ ゲート電極
１２ サイドウォール
１４ ＳＤエクステンション
１６ ソース/ドレイン
２０ 層間絶縁膜
２２ コンタクトプラグ
２４ 配線層
３０ 成膜原料

Claims (9)

  1. 半導体基板の上に第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜の上に、前記第１の絶縁膜より比誘電率の高い第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜の上にゲート電極を形成する工程とを備え、
    前記第２の絶縁膜を形成する工程は、成膜装置内に原料ガスを供給して、前記第１の絶縁膜の表面に原料を吸着させる第１の工程と、
    前記成膜装置内を不活性ガスでパージして、過剰の前記原料ガスを排出する第２の工程と、
    前記成膜装置内に酸化性ガスを供給して、前記第１の絶縁膜の表面に吸着した前記原料を酸化する第３の工程と、
    前記成膜装置内を不活性ガスでパージして、過剰の前記酸化性ガスを排出する第４の工程と、
    前記成膜装置内に還元ガスプラズマを発生させることにより生成した活性種を前記第１の絶縁膜の表面に吸着している前記原料の未酸化部分と反応させる第５の工程と、
    前記成膜装置内を不活性ガスでパージして、過剰の前記活性種を排出する第６の工程とを有し、
    前記第１の工程から前記第６の工程までを繰り返し行うことを特徴とする半導体装置の製造方法。
  2. 前記第１の工程から前記第６の工程までを行った後に、前記第３の工程から前記第６の工程までをさらにｎ（ｎは１０以下の整数）回繰り返して行い、これを１サイクルとして、前記第２の絶縁膜が所定の膜厚に達するまで前記サイクルを繰り返す請求項１に記載の半導体装置の製造方法。
  3. 前記第１の工程から前記第６の工程までを行った後に、前記第５の工程から前記第６の工程までをさらにｎ（ｎは１０以下の整数）回繰り返して行い、これを１サイクルとして、前記第２の絶縁膜が所定の膜厚に達するまで前記サイクルを繰り返す請求項１に記載の半導体装置の製造方法。
  4. 半導体基板の上に第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜の上に、前記第１の絶縁膜より比誘電率の高い第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜の上にゲート電極を形成する工程とを備え、
    前記第２の絶縁膜を形成する工程は、成膜装置内に原料ガスを供給して、前記第１の絶縁膜の表面に原料を吸着させる第１の工程と、
    前記成膜装置内を不活性ガスでパージして、過剰の前記原料ガスを排出する第２の工程と、
    前記成膜装置内に酸化性ガスを供給して、前記第１の絶縁膜の表面に吸着した前記原料を酸化する第３の工程と、
    前記成膜装置内を不活性ガスでパージして、過剰の前記酸化性ガスを排出する第４の工程と、
    前記成膜装置内に還元ガスプラズマを発生させることにより生成した活性種を前記第１の絶縁膜の表面に吸着している前記原料の未酸化部分と反応させる第５の工程と、
    前記成膜装置内を不活性ガスでパージして、過剰の前記活性種を排出する第６の工程とを有し、
    前記第１の工程から前記第６の工程までをｎ（ｎは１０以下の整数）回繰り返した後に、前記第２の絶縁膜が所定の膜厚に達するまで、前記第１の工程から前記第４の工程までをさらに繰り返して行うことを特徴とする半導体装置の製造方法。
  5. 前記第１の工程から前記第６の工程までを行った後に、前記第３の工程から前記第６の工程までをさらにｎ´（ｎ´は１０以下の整数）回繰り返して行い、これを１サイクルとして該サイクルをｎ回繰り返した後に、前記第１の工程から前記第４の工程までを繰り返して行う請求項４に記載の半導体装置の製造方法。
  6. 前記第１の工程から前記第６の工程までを行った後に、前記第５の工程から前記第６の工程までをさらにｎ´（ｎ´は１０以下の整数）回繰り返して行い、これを１サイクルとして該サイクルをｎ回繰り返した後に、前記第１の工程から前記第４の工程までを繰り返して行う請求項４に記載の半導体装置の製造方法。
  7. 半導体基板の上に第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜の上に、２種類以上の絶縁膜の混合膜からなり、該２種類以上の絶縁膜のうちいずれか１種類が前記第１の絶縁膜より比誘電率の高い第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜の上にゲート電極を形成する工程とを備え、
    前記第２の絶縁膜を形成する工程は、成膜装置内に第１の原料ガスを供給して、前記第１の絶縁膜の表面に第１の原料を吸着させる第１の工程と、
    前記成膜装置内を不活性ガスでパージして、過剰の前記第１の原料ガスを排出する第２の工程と、
    前記成膜装置内に第１の酸化性ガスを供給して、前記第１の絶縁膜の表面に吸着した前記第１の原料を酸化する第３の工程と、
    前記成膜装置内を不活性ガスでパージして、過剰の前記第１の酸化性ガスを排出する第４の工程と、
    前記成膜装置内に第１の還元ガスプラズマを発生させることにより生成した第１の活性種を前記第１の絶縁膜の表面に吸着している前記第１の原料の未酸化部分と反応させる第５の工程と、
    前記成膜装置内を不活性ガスでパージして、過剰の前記第１の活性種を排出する第６の工程と、
    前記成膜装置内に第２の原料ガスを供給して、酸化された前記第１の原料の表面に第２の原料を吸着させる第７の工程と、
    前記成膜装置内を不活性ガスでパージして、過剰の前記第２の原料ガスを排出する第８の工程と、
    前記成膜装置内に第２の酸化性ガスを供給して、前記第１の原料の表面に吸着した前記第２の原料を酸化する第９の工程と、
    前記成膜装置内を不活性ガスでパージして、過剰の前記第２の酸化性ガスを排出する第１０の工程と、
    前記成膜装置内に第２の還元ガスプラズマを発生させることにより生成した第２の活性種を前記第１の原料の表面に吸着している前記第２の原料の未酸化部分と反応させる第１１の工程と、
    前記成膜装置内を不活性ガスでパージして、過剰の前記第２の活性種を排出する第１２の工程とを有し、
    前記第１の工程から前記第１２の工程までを繰り返し行うことを特徴とする半導体装置の製造方法。
  8. 半導体基板の上に第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜の上に、２種類以上の絶縁膜の混合膜からなり、該２種類以上の絶縁膜のうちいずれか１種類が前記第１の絶縁膜より比誘電率の高い第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜の上にゲート電極を形成する工程とを備え、
    前記第２の絶縁膜を形成する工程は、成膜装置内に第１の原料ガスを供給して、前記第１の絶縁膜の表面に第１の原料を吸着させる第１の工程と、
    前記成膜装置内を不活性ガスでパージして、過剰の前記第１の原料ガスを排出する第２の工程と、
    前記成膜装置内に第１の酸化性ガスを供給して、前記第１の絶縁膜の表面に吸着した前記第１の原料を酸化する第３の工程と、
    前記成膜装置内を不活性ガスでパージして、過剰の前記第１の酸化性ガスを排出する第４の工程と、
    前記成膜装置内に第１の還元ガスプラズマを発生させることにより生成した第１の活性種を前記第１の絶縁膜の表面に吸着している前記第１の原料の未酸化部分と反応させる第５の工程と、
    前記成膜装置内を不活性ガスでパージして、過剰の前記第１の活性種を排出する第６の工程と、
    前記成膜装置内に第２の原料ガスを供給して、酸化された前記第１の原料の表面に第２の原料を吸着させる第７の工程と、
    前記成膜装置内を不活性ガスでパージして、過剰の前記第２の原料ガスを排出する第８の工程と、
    前記成膜装置内に第２の酸化性ガスを供給して、前記第１の原料の表面に吸着した前記第２の原料を酸化する第９の工程と、
    前記成膜装置内を不活性ガスでパージして、過剰の前記第２の酸化性ガスを排出する第１０の工程と、
    前記成膜装置内に第２の還元ガスプラズマを発生させることにより生成した第２の活性種を前記第１の原料の表面に吸着している前記第２の原料の未酸化部分と反応させる第１１の工程と、
    前記成膜装置内を不活性ガスでパージして、過剰の前記第２の活性種を排出する第１２の工程とを有し、
    前記第１の工程から前記第６の工程までを繰り返して行った後に、前記第７の工程から前記第１２の工程までをさらに繰り返して行うことを特徴とする半導体装置の製造方法。
  9. 半導体基板上に形成された第１の絶縁膜と、
    前記第１の絶縁膜上に形成されて、前記第１の絶縁膜より比誘電率の高い第２の絶縁膜と、
    前記第２の絶縁膜上に形成されたゲート電極と、
    前記ゲート電極の側壁部に形成された第３の絶縁膜と、
    前記半導体基板に形成されたソース・ドレイン拡散層とを有し、
    前記第２の絶縁膜に含まれる炭素の濃度は、前記第２の絶縁膜に含まれる窒素の濃度より低いことを特徴とする半導体装置。
JP2004187217A 2003-08-29 2004-06-25 半導体装置の製造方法 Active JP4887604B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2004187217A JP4887604B2 (ja) 2003-08-29 2004-06-25 半導体装置の製造方法
TW093123897A TW200515470A (en) 2003-08-29 2004-08-10 Semiconductor device and manufacturing method therefor
US10/917,288 US6984565B2 (en) 2003-08-29 2004-08-13 Method of manufacturing a semiconductor device
KR1020040067667A KR20050021335A (ko) 2003-08-29 2004-08-27 반도체 장치의 제조 방법 및 반도체 장치

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2003307149 2003-08-29
JP2003307149 2003-08-29
JP2004187217A JP4887604B2 (ja) 2003-08-29 2004-06-25 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2005101529A true JP2005101529A (ja) 2005-04-14
JP4887604B2 JP4887604B2 (ja) 2012-02-29

Family

ID=34220778

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004187217A Active JP4887604B2 (ja) 2003-08-29 2004-06-25 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US6984565B2 (ja)
JP (1) JP4887604B2 (ja)
KR (1) KR20050021335A (ja)
TW (1) TW200515470A (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006351689A (ja) * 2005-06-14 2006-12-28 Tokyo Electron Ltd シリコン酸化膜の形成方法、シリコン酸化膜の形成装置及びプログラム
JP2007012684A (ja) * 2005-06-28 2007-01-18 Mitsubishi Electric Corp 半導体装置とゲート酸化膜の製造方法
JP2007073701A (ja) * 2005-09-06 2007-03-22 Canon Inc アモルファス酸化物層を用いた薄膜トランジスタ
JP2008135633A (ja) * 2006-11-29 2008-06-12 Hitachi Kokusai Electric Inc 半導体デバイスの製造方法
JP2008205136A (ja) * 2007-02-19 2008-09-04 Rohm Co Ltd 半導体装置及びその製造方法
JP2009111355A (ja) * 2007-09-20 2009-05-21 Interuniv Micro Electronica Centrum Vzw Ｍｏｓｆｅｔデバイスおよびその製造方法
JP2009182207A (ja) * 2008-01-31 2009-08-13 Toshiba Corp 絶縁膜、およびこれを用いた半導体装置
JP2010226037A (ja) * 2009-03-25 2010-10-07 Toshiba Corp 半導体装置
JP2010267925A (ja) * 2009-05-18 2010-11-25 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理装置
US8357593B2 (en) 2009-01-29 2013-01-22 Samsung Electronics Co., Ltd. Methods of removing water from semiconductor substrates and methods of depositing atomic layers using the same

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005322668A (ja) * 2004-05-06 2005-11-17 Renesas Technology Corp 成膜装置および成膜方法
US7242055B2 (en) * 2004-11-15 2007-07-10 International Business Machines Corporation Nitrogen-containing field effect transistor gate stack containing a threshold voltage control layer formed via deposition of a metal oxide
US7667247B2 (en) * 2007-03-30 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method for passivating gate dielectric films
US20120181584A1 (en) * 2011-01-19 2012-07-19 Ru Huang Resistive Field Effect Transistor Having an Ultra-Steep Subthreshold Slope and Method for Fabricating the Same
US9064891B2 (en) * 2013-07-16 2015-06-23 Globalfoundries Inc. Gate encapsulation achieved by single-step deposition
US10153155B2 (en) * 2015-10-09 2018-12-11 University Of Florida Research Foundation, Incorporated Doped ferroelectric hafnium oxide film devices
US10629749B2 (en) * 2017-11-30 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of treating interfacial layer on silicon germanium
CN109103087A (zh) * 2018-07-13 2018-12-28 上海华力集成电路制造有限公司 氧化铪栅极介质层的制造方法
CN115044887A (zh) * 2022-06-27 2022-09-13 湖北九峰山实验室 一种氧化铟锡薄膜的制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002033320A (ja) * 2000-07-06 2002-01-31 Sharp Corp ドープジルコニアまたはジルコニア様の誘電体膜トランジスタ構造およびその堆積方法
WO2002023614A1 (fr) * 2000-09-18 2002-03-21 Tokyo Electron Limited Procede de formation d'un film d'isolant de grille, appareil pour la formation d'un film d'isolant de grille et outil combine
JP2002319583A (ja) * 2001-02-02 2002-10-31 Samsung Electronics Co Ltd 半導体素子の誘電体膜及びその製造方法
JP2002539326A (ja) * 1999-03-11 2002-11-19 ジエヌス・インコーポレイテツド ラジカルを利用した連続ｃｖｄ
WO2003026019A1 (fr) * 2001-09-12 2003-03-27 Nec Corporation Dispositif a semi-conducteurs et procede de production correspondant

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0136935B1 (ko) * 1994-04-21 1998-04-24 문정환 메모리 소자의 제조방법
US5882993A (en) * 1996-08-19 1999-03-16 Advanced Micro Devices, Inc. Integrated circuit with differing gate oxide thickness and process for making same
JP2001274260A (ja) 2000-03-24 2001-10-05 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2002043435A (ja) 2000-07-27 2002-02-08 Nec Corp システムオンチップの製造方法、半導体装置の製造方法
JP2003309188A (ja) 2002-04-15 2003-10-31 Nec Corp 半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002539326A (ja) * 1999-03-11 2002-11-19 ジエヌス・インコーポレイテツド ラジカルを利用した連続ｃｖｄ
JP2002033320A (ja) * 2000-07-06 2002-01-31 Sharp Corp ドープジルコニアまたはジルコニア様の誘電体膜トランジスタ構造およびその堆積方法
WO2002023614A1 (fr) * 2000-09-18 2002-03-21 Tokyo Electron Limited Procede de formation d'un film d'isolant de grille, appareil pour la formation d'un film d'isolant de grille et outil combine
JP2002319583A (ja) * 2001-02-02 2002-10-31 Samsung Electronics Co Ltd 半導体素子の誘電体膜及びその製造方法
WO2003026019A1 (fr) * 2001-09-12 2003-03-27 Nec Corporation Dispositif a semi-conducteurs et procede de production correspondant

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006351689A (ja) * 2005-06-14 2006-12-28 Tokyo Electron Ltd シリコン酸化膜の形成方法、シリコン酸化膜の形成装置及びプログラム
JP2007012684A (ja) * 2005-06-28 2007-01-18 Mitsubishi Electric Corp 半導体装置とゲート酸化膜の製造方法
JP2007073701A (ja) * 2005-09-06 2007-03-22 Canon Inc アモルファス酸化物層を用いた薄膜トランジスタ
JP2008135633A (ja) * 2006-11-29 2008-06-12 Hitachi Kokusai Electric Inc 半導体デバイスの製造方法
JP2008205136A (ja) * 2007-02-19 2008-09-04 Rohm Co Ltd 半導体装置及びその製造方法
JP2009111355A (ja) * 2007-09-20 2009-05-21 Interuniv Micro Electronica Centrum Vzw Ｍｏｓｆｅｔデバイスおよびその製造方法
JP2009182207A (ja) * 2008-01-31 2009-08-13 Toshiba Corp 絶縁膜、およびこれを用いた半導体装置
US8357593B2 (en) 2009-01-29 2013-01-22 Samsung Electronics Co., Ltd. Methods of removing water from semiconductor substrates and methods of depositing atomic layers using the same
JP2010226037A (ja) * 2009-03-25 2010-10-07 Toshiba Corp 半導体装置
JP2010267925A (ja) * 2009-05-18 2010-11-25 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理装置

Also Published As

Publication number Publication date
US6984565B2 (en) 2006-01-10
JP4887604B2 (ja) 2012-02-29
KR20050021335A (ko) 2005-03-07
TW200515470A (en) 2005-05-01
US20050048728A1 (en) 2005-03-03

Similar Documents

Publication Publication Date Title
JP4887604B2 (ja) 半導体装置の製造方法
US6806145B2 (en) Low temperature method of forming a gate stack with a high k layer deposited over an interfacial oxide layer
US7510983B2 (en) Iridium/zirconium oxide structure
JP4212435B2 (ja) 半導体装置およびその製造方法
US8102013B2 (en) Lanthanide doped TiOx films
US7393736B2 (en) Atomic layer deposition of Zrx Hfy Sn1-x-y O2 films as high k gate dielectrics
KR101139194B1 (ko) 반도체 장치의 제조 방법
US7989285B2 (en) Method of forming a film containing dysprosium oxide and hafnium oxide using atomic layer deposition
US7727908B2 (en) Deposition of ZrA1ON films
US7473994B2 (en) Method of producing insulator thin film, insulator thin film, method of manufacturing semiconductor device, and semiconductor device
US20140327065A1 (en) Conductive layers for hafnium silicon oxynitride films
US20150140838A1 (en) Two Step Deposition of High-k Gate Dielectric Materials
JP2005064317A (ja) 半導体装置
KR100685748B1 (ko) 박막 형성 방법 및 이를 이용한 게이트 구조물의 제조 방법
US20130316546A1 (en) Methods of atomic layer deposition of hafnium oxide as gate dielectrics
JP2005032908A (ja) 薄膜の形成方法
JP4483364B2 (ja) 半導体装置の製造方法
EP1425785A2 (en) Method of fabricating a gate stack at low temperature
JP2006060155A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20050331

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070227

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080912

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100521

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110201

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111115

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111128

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4887604

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141222

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350