JP2005086949A

JP2005086949A - チャージポンプ回路

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Publication number: JP2005086949A
Application number: JP2003318806A
Authority: JP
Inventors: Kengo Umeda; 謙吾梅田
Original assignee: Isron Corp
Current assignee: Isron Corp
Priority date: 2003-09-10
Filing date: 2003-09-10
Publication date: 2005-03-31
Anticipated expiration: 2023-09-10
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Abstract

【課題】本発明は、昇圧ステップ電圧をアナログ量的に変化させ、所望の昇圧電圧を出力できる高電力効率なチャージポンプ回路を提供することを目的とする。
【解決手段】電源端子と出力端子との間に少なくとも３個のスイッチ素子を直列に接続し、スイッチ素子の第1の直列接続点に第１のコンデンサを接続し、前記スイッチ素子の第２の直列接続点に第２のコンデンサを接続し、昇圧電圧が電源電圧に設定され、第１相のクロックパルスで動作するフライングバッファを第1のコンデンサに接続し、第１相のクロックパルスとは逆位相の第２相のクロックパルスおよび昇圧ステップ電圧が印加されて動作し、昇圧電圧を任意の電圧に設定可能な可変クロックドライバ回路を第２のコンデンサに接続し、可変クロックドライバの昇圧電圧を設定するための昇圧ステップ電圧を昇圧ステップ検出回路により供給して出力端子にフライングバッファと前記可変クロックドライバ回路で昇圧された昇圧電圧を発生させる。
【選択図】図１

Description

本発明は携帯機器の電源回路等に用いられるチャージポンプ回路、特に、昇圧ステップ電圧をアナログ量的に変化させて所望の昇圧電圧を出力することができるチャージポンプ回路に関する。

チャージポンプ回路は、半導体集積回路の電源電圧よりも高い電圧を発生する機能を発揮する回路であり、スイッチ機能を有するダイオードあるいはＭＯＳトランジスタで構成されるスイッチとコンデンサによって構成されており、コンデンサからコンデンサへ電荷を転送することによって、電源電圧よりも高い電圧を発生するものである。例えば、液晶表示機能を備えた携帯機器における液晶表示装置駆動用の半導体集積回路に内蔵され、液晶表示装置を駆動するための高電圧を発生する回路として用いられている。

図７にダイオードを使用した周知の4段のDickson型チャージポンプ回路を示す。（非特許文献１参照）
図７において、直列に接続されたダイオードD1〜D5の直列接続点n1、n2、n3、およびn4にはコンデンサC1〜C4の一端がそれぞれ接続され、また、コンデンサの他端はクロックドライバ回路部10を構成するフライングバッファの出力端子に接続され、コンデンサC1とC3にはクロックパルスCLK1が、また、コンデンサC2とC4にはクロックパルスCLK1とは逆位相のクロックパルスCLK2が供給される構成となっている。コンデンサCoutは出力電圧の平滑の役割を果たす。

以上の構成からなるチャージポンプ回路のダイオードD5とコンデンサCout との接続点n5は昇圧電圧VCHの出力端子であり、電流Ioutはこの接続点n5に接続される電流負荷20を駆動する。
チャージポンプ回路における１段あたりの電源電圧の昇圧は、電源電圧をVdd、ダイオードのしきい値電圧をVtとすると、Vdd−Vtとしてあらわされ、n段構成のチャージポンプ回路であれば昇圧電圧VCHは式

・・・・・（1）
で表すことができる。

なお、(1)式中のVLは出力電流Ioutによる電圧降下であり、クロックパルスの周波数をf、コンデンサの容量をCとすると、次のように表すことができる。

図7で示したチャージポンプ回路の動作を以下に説明する。なお、簡単のため出力電流Ioutによる電圧降下VLは無視し、0とする。
クロックドライバ10から出力されるクロックパルスCLK1がLレベル（＝０Ｖ）、クロックパルスCLK2がHレベル（＝Vdd）の時、コンデンサC1は電源電圧Vddによって充電され、直列接続点n1の電位は(Vdd−Vt)となる。次に、クロックパルスCLK1がHレベル（＝Vdd）、クロックパルスCLK2がLレベル（＝０Ｖ）になると、直列接続点n1はクロックドライバ回路部10により(2Vdd−Vt)に昇圧され、コンデンサC1からコンデンサC2に電荷が転送される。このとき直列接続点n2の電位が(2Vdd−2Vt)となる。このようにして後段に位置するコンデンサに電荷を転送して昇圧する動作が繰り返されることによって、最終段のダイオードD5から昇圧電圧（VCH）として5Vdd−5Vtの電圧が出力される。

出力端子となる接続点n5から負荷20に流れる電流をIoutとしたとき、電源端子の電圧Vddが印加される初段のダイオードD1に入力される電流および電源端子からクロックドライバの各段に入力される電流は、直列接続点n1〜n4の寄生容量へのクロックドライバ回路部10による充放電電流を無視すると、平均的に電流Ioutと等しくなる。従って、図7の4段チャージポンプ回路に入力される全電流Iinは5Ioutとなる。

段数がn段のチャージポンプ回路の場合には、全入力電流は(n+1)Ioutとなる。
このようにチャージポンプ回路の入力電流は駆動段数によって決定される。また、チャージポンプ回路の電力効率ηは出力電力と入力電力の比（％）で定義され，以下の式のようになる。

・・・・・（2）

例えば、携帯電話等の携帯機器の電源電圧Vddは、一般に電池（バッテリー）から供給されており、バッテリーの消耗につれて電源電圧Vddが低下する。電源電圧Vddの変化は、式(1)からも明らかなように、チャージポンプ回路の昇圧電圧VCHの変化となるため、チャージポンプ回路による電圧昇圧動作のみでは所望の一定電圧VOUTを得るのが困難である。従って、チャージポンプ回路を高電圧発生器として用いる場合には、何らかの方法によってチャージポンプ回路の出力電圧を安定化もしくは自動制御して所望の一定電圧VOUTを得ている。

この出力電圧の制御手法の従来例として、クロックドライバにより昇圧動作を間欠的に停止させる手法がある。図8はこの手法を実現する回路を示す図であり、比較回路30でチャージポンプの昇圧電圧VCHを抵抗R1とR2で分割した電圧VCH1と基準電圧VREFを比較し、クロックドライバ10による昇圧動作を制御することによって、VCHを所望の一定電圧VOUTにしている。ここで基準電圧VREFと比較される分割電圧VCH1は、

と表すことができる。

また、基準電圧VREFは

なる関係が成り立つように定められている。以下に図８の回路動作を説明する。

昇圧電圧VCHと所望の一定電圧VOUTとの間に VCH＜VOUTの関係が成立している場合、VCH1とVREFを比較することによって比較回路30の出力VsigはHレベルとなる。このとき、NAND回路40はインバータとして動作するのでクロックドライバ回路部10にはクロックパルスCLKおよびこれとは逆位相のクロックパルスが供給され、昇圧動作が実行される。

一方、VCH＞VOUTの関係が成立している場合には、VCH1とVREFを比較することによって比較回路30の出力VsigはLレベルとなる。このとき、NAND回路40の出力はHレベルに固定されることとなり、クロックドライバ回路部10にはクロックパルスCLKが供給されず、チャージポンプ回路の昇圧動作が停止される。
以上のような動作を繰り返すことにより、昇圧電圧VCHと所望の一定電圧VOUTとを等しくする回路動作が実行される。
第13回回路とシステム（軽井沢）ワークショップ「0.5Vddポンプアップ方式による高効率チャージポンプ回路」486ページ図１

以上説明した制御手法にはいくつかの問題点がある。
第一の問題点として電源からの突入電流のピーク値が非常に高いということが挙げられる。これは昇圧動作を間欠的に停止させることに起因しており、停止状態から昇圧動作を開始する時に、電源からダイオードD1またはクロックドライバ回路部10に出力負荷に必要な電流が瞬時に流れるためである。

第二の問題点として電源電圧Vddが変動したときに回路の電力効率が低下するということが挙げられる。上述したように携帯機器の電源電圧は電池から供給されており、電池の消耗につれて電源電圧が低下する。例えば、リチウムイオン電池は通常時の電圧が3.8〜3.6Vであるのに対して、消耗時では2.9V〜2.7Vまで電源電圧が低下する。このため、電源電圧低下時でも所望の一定電圧VOUTを発生できるようにチャージポンプ回路の構成段数を設計するところとなるが、電源電圧が通常時の値である場合にはチャージポンプ回路が能力過剰になり、電力効率が低下してしまう。

本発明は、上記の課題を解決するためになされたものであり、突入電流を防ぐための昇圧動作の停止に代えて、昇圧ステップ電圧をアナログ量的に変化させることによって、昇圧電圧を適正な所望の電圧に制御できるチャージポンプ回路を実現することにある。さらに、電源電圧Vddの低下時に所望の電圧が得られるようにチャージポンプ回路の駆動段数を設定した場合でも、電源電圧Vddが通常の場合に生じる電力効率ηの低下を防ぎ、電力効率ηを改善することのできるチャージポンプ回路を実現することである。

上記の課題を解決するために、本発明は、チャージポンプ回路を、電源端子と出力端子との間に接続され、少なくとも３個のスイッチ素子を直列に接続してなるスイッチ回路部、前記スイッチ素子の第１の直列接続点に一端が接続された第１のコンデンサ、前記スイッチ素子の第２の直列接続点に一端が接続された第２のコンデンサ、前記第１のコンデンサの他端に接続されるとともに第１相のクロックパルスが印加されて動作し、昇圧電圧が電源電圧に設定されたフライングバッファ、前記第２のコンデンサの他端に接続されるとともに第１相のクロックパルスとは逆位相の第２相のクロックパルスおよび昇圧ステップ電圧が印加されて動作し、昇圧電圧を任意の電圧に設定可能な可変クロックドライバ回路および前記昇圧ステップ電圧を発生する昇圧ステップ電圧検出回路を備えた構成とし、前記出力端子にフライングバッファと前記可変クロックドライバ回路で昇圧された昇圧電圧を発生させることを特徴とする。

また、昇圧ステップ電圧検出回路を、出力端子の電圧を分割してなる第1および第２の分割電圧と基準電圧とを比較する２個の比較回路と、昇圧ステップ電圧発生端子と接地点との間に接続されたコンデンサと、前記比較回路の出力変化で前記コンデンサの充放電を制御する制御回路を備えた構成とし、昇圧ステップ電圧が、前記出力端子の電圧の上昇もしくは低下に基づく比較回路の出力変化による前記コンデンサの放電もしくは充電により異なる値に設定されることを特徴とする。

また、昇圧ステップ電圧検出回路に印加する基準電圧を可変制御して、昇圧ステップ電圧を任意の値に設定することを特徴とする。
また、チャージポンプ回路を、電源端子と出力端子との間に接続され、少なくとも４個のスイッチ素子を直列に接続してなるスイッチ回路部、前記スイッチ素子の第１および第２の直列接続点に一端が接続された第１および第２のコンデンサ、前記スイッチ素子の第３の直列接続点に一端が接続された第３のコンデンサ、前記第１および第２のコンデンサの他端に接続され昇圧電圧が電源電圧に設定された第１および第２のフライングバッファ、で構成されたクロックドライバ回路、前記第３のコンデンサの他端に接続されるとともに昇圧電圧を任意の電圧に設定可能な可変クロックドライバ回路、前記昇圧ステップ電圧を発生する昇圧ステップ電圧検出回路および前記第１および第２のフライングバッファに印加するクロックパルスを同位相のクロックパルスもしくは逆位相関係にある２相のクロックパルスのいずれかに切替え可能な昇圧段数制御回路を備えた構成とし、前記第１および第２のフライングバッファへの同位相のクロックパルスの印加で、前記第１および第２のフライングバッファを１段相当のフライングバッファとして動作させ、昇圧段数を制御することを特徴とする。

本発明によれば、昇圧ステップ電圧をアナログ量的に変化させることができ、昇圧動作を停止せずに昇圧電圧を所望の電圧に制御することができるチャージポンプ回路が実現され、電源からの突入電流のピーク値を低く抑えて昇圧電圧を所望の電圧に制御することができる。
また、電源電圧Vddの低下時に所望の電圧が得られるようにチャージポンプ回路の駆動段数を設定した場合でも、電源電圧Vddが通常の場合に生じる電力効率ηの低下を防ぎ、電力効率ηを改善することができる。

本発明によれば、昇圧ステップ電圧をアナログ量的に変化させることができ、昇圧動作を停止せずにチャージポンプ回路の昇圧電圧を所望の電圧に制御することができる。
また、電源電圧Vddの低下時に所望の電圧が得られるようにチャージポンプ回路の駆動段数を設定した場合でも、電源電圧Vddが通常の場合に生じる電力効率ηの低下を防ぎ、電力効率ηを改善することができる。

以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明のチャージポンプ回路の第一の実施形態を示す図である。
本発明のチャージポンプ回路の基本的な構成は、スイッチとして機能する複数のダイオードＤ1〜Ｄ5、ダイオードＤ1〜Ｄ5の直列接続点に一端が接続されたコンデンサＣ1〜Ｃ4、クロックパルスCLK1およびこれとは逆位相のクロックパルスCLK2が供給され、コンデンサＣ1とＣ2を昇圧するステップ電圧が電源電圧Vddであるクロックドライバ回路部10、クロック信号CLK1とCLK2が供給され、コンデンサＣ3とＣ4を昇圧するステップ電圧を設定することができる可変クロックドライバ回路部50ならびに可変クロックドライバ回路50の昇圧ステップ電圧を検出する昇圧ステップ電圧検出回路60を備えた構成となっている。

以上の構成とされた本発明のチャージポンプ回路では昇圧ステップ電圧検出回路60および可変クロックドライバ回路部50によって後段２段の昇圧ステップ電圧をチャージポンプ回路の昇圧電圧VCHの状態に応じて調整することによって、最適な昇圧ステップ電圧で昇圧する回路動作が実行され、昇圧電圧VCHが所望の電圧範囲VOUT1〜VOUT2に制御されるところとなる。ここで、可変クロックドライバ回路部50の昇圧ステップ電圧をVCLKREFとすると、図1の4段チャージポンプ回路の昇圧電圧VCHは、

となる。一般化してn段チャージポンプ回路の昇圧電圧VCHは

となる。

図２は、本発明のチャージポンプ回路において、昇圧ステップ電圧を変化させるための主要回路部である昇圧ステップ電圧検出回路60の構成を具体的に示した図であり、比較回路61、比較回路62、ENORゲート63、PMOSトランジスタMP1、NMOSトランジスタMN1、伝送ゲートTG1、電圧保持用コンデンサ64、インバータ65から構成されている。なお、図２においては、チャージポンプ回路との接続関係について、図1における昇圧ステップ電圧検出回路60内の端子番号1、2、3と対応させて端子番号を付与している。

昇圧ステップ電圧検出回路60はチャージポンプ回路の昇圧電圧VCHを所望の電圧範囲VOUT1〜VOUT2内とするのに必要な可変クロックドライバ回路部50の最適昇圧ステップ電圧VCLKREFを検出する。ここで図１および図２における電圧VCH1はチャージポンプ回路の昇圧電圧VCHを抵抗R1とR2で分割した値であり、次式で表される。

また、電圧VCH2は昇圧電圧VCHを抵抗R3とR4で分割した値であり、次式で表される。

なお、抵抗R1とR2の値は、基準電圧VREFと電圧VOUT1の間に

の関係が成り立つように定める。

さらに、抵抗R3とR4の値は、基準電圧VREFと電圧VOUT2との間に

の関係が成り立つように定める。

かかる抵抗値の設定により、昇圧電圧VCHが電圧VOUT1であるときには、電圧VCH1が基準電圧VREFと等しくなり、昇圧電圧VCHが電圧VOUT2であるときには、電圧VCH2が基準電圧VREFと等しくなる。
以下に、図２を参照して昇圧ステップ電圧検出回路60の動作を説明する。

昇圧電圧VCH、電圧VOUT1および電圧VOUT2の間にVCH＜VOUT1＜VOUT2の関係が成立している場合、電圧VCH2、電圧VCH1および基準電圧VREFの関係は、 VCH2＜VCH1＜VREFである。この電圧関係の下では、比較回路61と比較回路62の出力はLレベル、PMOSトランジスタMP1はオン、NMOSトランジスタMN1はオフ、ENORゲート63の出力はHレベル、伝送ゲートTG1はオンとなる。保持用コンデンサ64は、PMOSトランジスタMP1と伝送ゲートTG1の双方がオン状態となることによって電源Vddによって充電されるため、昇圧ステップ電圧VCLKREFは上昇する。

また、VOUT1＜VOUT2＜VCHの関係が成立してい場合には、電圧VCH2、電圧VCH1および基準電圧VREFの関係が VREF＜VCH2＜VCH1となるため、比較回路61と比較回路62の出力はHレベル、PMOSトランジスタMP1はオフ、NMOSトランジスタMN1はオン、ENORゲート63の出力はHレベル、伝送ゲートTG1はオンとなる。この回路状態では保持用コンデンサ64がNMOSトランジスタMN1を介して接地点に接続される。従って、蓄積している電荷を放電し、昇圧ステップ電圧VCLKREFは低下する。

なお、昇圧電圧VCHが所望の電圧範囲内である場合、すなわちVOUT1＜VCH＜VOUT2の関係が成立している場合には、電圧VCH2、電圧VCH1および基準電圧VREFの関係が VCH2＜VREF＜VCH1となるため、比較回路61の出力はLレベル、比較回路62の出力はHレベル、ENORゲート63の出力はLレベル、伝送ゲートTG1はオフとなる。この回路状態では保持用コンデンサ64は充放電されず、従って、昇圧ステップ電圧VCLKREFは保持（記憶）される。

以上説明した昇圧ステップ電圧検出回路の動作によって、チャージポンプ回路の昇圧電圧VCHが所望の電圧以下であった場合には、可変クロックドライバ回路50の昇圧ステップ電圧VCLKREFを上昇させて所望の電圧へと近づけ、逆に、昇圧電圧VCHが所望の電圧以上であった場合には、昇圧ステップ電圧VCLKREFを低下させて、同様に所望の電圧へと近づけ、さらに、昇圧電圧VCHが所望の電圧であった場合には、このときの昇圧ステップ電圧VCLKREFが記憶され、この状態が保持される。

図３は、本発明のチャージポンプ回路において、昇圧ステップ電圧検出回路60によって制御される昇圧ステップ電圧VCLKREFに応動する可変クロックドライバ回路50の構成を具体的に示した図であり、差動増幅器51、伝送ゲートTG2、PMOSトランジスタMP2ならびにMPD、NMOSトランジスタMNＤ、インバータ52で構成されている。なお、図３では、チャージポンプ回路との接続関係について、図1における可変クロックドライバ回路部50の端子番号1、2、3と対応させて端子番号を付与している。

以上のように構成された可変クロックドライバ回路部50では、端子2に入力されるクロック信号（CLK1またはCLK2）がLレベルの時、伝送ゲートTG2はオフ、PMOSトランジスタMP2はオン、MPDはオフ、NMOSトランジスタMNDはオンの状態となる。このため、図１のチャージポンプ回路におけるコンデンサＣ3とＣ4の一端に接続される端子1の昇圧端子電圧VCKは0Vとなる。一方、端子2に入力されるクロック信号（CLK1またはCLK2）がHレベルの時には、PMOSトランジスタMP2はオフ、NMOSトランジスタMNDはオフ状態となり、さらに伝送ゲートTG2はオン状態となるので、差動増幅器51の出力電圧がPMOSトランジスタMPDのゲートに印加される。この回路状態の下では、差動増幅器51においてコンデンサＣ3とＣ4の昇圧端子電圧VCKと昇圧ステップ電圧検出回路60によって検出された最適な昇圧ステップ電圧VCLKREFが比較され、PMOSトランジスタMPDのインピーダンスを調整してVCK＝VCLKREFとする制御動作が実行される。以上のような回路動作によりコンデンサＣ3とＣ4がVCLKREF分昇圧される。

本発明にかかるチャージポンプ回路の第二の実施形態を図4に示す。
図示する第二の実施形態は、第一の実施形態として示した図1のチャージポンプ回路に駆動段数を制御する駆動段数制御回路70を付加したものである。
携帯機器の電源はバッテリーから供給されており、バッテリーの消耗につれて電源電圧Vddが低下することが避けられないため、電源電圧低下時でも所望の電圧を発生できる制御動作が実現されるようにチャージポンプ回路の構成段数を設計するのが一般的である。しかしながら、電源電圧が正常な値に維持されている時にこの制御動作を実行させるとチャージポンプ回路が能力過剰になり電力効率が低下してしまうという問題点があった。

本実施形態のチャージポンプ回路では、電源電圧に応じたチャージポンプ回路の最適な駆動段数を自動的に検出し、電源電圧の低下時にはチャージポンプ回路の駆動段数を増加させ、一方、電源電圧が正常な電圧範囲である時には、チャージポンプ回路の駆動段数を減少させるように制御動作を実行する駆動段数制御回路を設けて、余分な入力電流を削減することにより、チャージポンプ回路の能力過剰に起因する電力効率の低下が排除される。

駆動段数を減らす場合は、図６のようにチャージポンプ回路の隣接する２段のフライングバッファに供給されるクロックを同相にしてこれらを同時に昇圧する。この同時昇圧によって隣接する２段のフライングバッファは、等価的に駆動能力が２倍のフライングバッファ１段と考えることができ、チャージポンプ回路の駆動段数が1段減ることになる。
チャージポンプ回路の入力電流は駆動段数に比例するので、駆動段数の低減により入力電流も低減するところとなり、チャージポンプ回路の効率の向上につながる。

チャージポンプ回路の駆動段数を最適な段数に設定するための駆動段数の増減は、昇圧ステップ電圧検出回路60から検出された最適な昇圧ステップ電圧VCLKREFに基いて行われることになる。
以下に、図４を参照して駆動段数の増減について説明する。
昇圧ステップ電圧VCLKREFが0.5Vddとなった場合、後段に位置する２段の可変クロックドライバ回路50はそれぞれ0.5Vddの昇圧をしていることになる。このときチャージポンプ回路の昇圧電圧VCHは、

・・・・・・・ (3)

となり、入力電流Iinは

となる。

一方、フライングバッファ２段で構成されるクロックドライバ回路10による昇圧を１段減らし、駆動段数３段で動作させ、後段に位置する２段の可変クロックドライバ回路部50がフル昇圧（Vdd昇圧）をした場合のチャージポンプの昇圧電圧VCHは

・・・・・・ (4)
となり、式(3)と等しくなる。

第(4)式は、駆動段数が３段のチャージポンプ回路によって駆動段数が４段で昇圧ステップ電圧VCLKREFが0.5Vddである場合の昇圧電圧を発生させることが可能であることを表している。従って、昇圧ステップ電圧VCLKREFが0.5Vdd以下になったときは、駆動段数を1段減らすことが可能となり、駆動段数を1段減らした場合の入力電流Iinは

となる。

駆動段数を３段としたチャージポンプ回路においては、少ない入力電流で所望の昇圧電圧を発生させることができ、電力効率の向上につながる。このようなことから昇圧ステップ電圧VCLKREFが0.5Vddとなった場合に駆動段数を1段減らす。
一方、図４のチャージポンプ回路が駆動段数を1段減らし３段で動作している状態の下で昇圧ステップ電圧VCLKREFがVddとなった場合の昇圧電圧VCHは、

と表される。

この動作状態では、可変クロックドライバ回路部50がフル昇圧をしているため、昇圧電圧は駆動段数３段で発生できる最大の電圧となり、所望の電圧を発生するのにチャージポンプ回路の能力が限界に達している。
このような動作状態にあるチャージポンプ回路の昇圧電圧を補償するためには、駆動段数を1段増やす必要がある。

図5は、駆動段数制御回路70の具体的な構成例を示す図であり、以下に図４の回路を参照して具体的な動作を説明する。
駆動段数制御回路70は昇圧ステップ電圧VCLKREFと電源電圧Vddを比較する比較回路71、昇圧ステップ電圧VCLKREFと0.5Vddを比較する比較回路72、伝送ゲート73、74、Dフリップフロップ75と各種ゲートによって構成される順序回路で構成される。

以上の構成からなる駆動段数制御回路70において、Ｄフリップフロップ75の初期状態として出力sig1をLレベル、反転出力sig2をHレベルとしたときに、昇圧ステップ電圧VCLKREFと0.5Vddとの間にVCLKREF？0.5Vddの関係が成立すると、比較回路72の出力がHレベルとなり各種ゲートを介してＤフリップフロップ75の出力sig1がHレベル、反転出力sig2がLレベルとなる。この時、伝送ゲート73がオン、伝送ゲート74がオフとなるためクロックドライバ回路部10を構成する１段目、２段目のフライングバッファには駆動段数制御回路70の端子3と4を介してクロックパルスCLK1、３段目の可変ロックドライバ回路50には端子5を介してクロックパルスCLK1をインバータで位相反転したクロックパルスCLK2、4段目の可変クロックドライバ回路には端子4を介してクロックパルスCLK1が供給される。

上記のように、クロックドライバ回路部10を構成する１段目、２段目のフライングバッファには同相のクロックパルスCLK1が供給されるため、１段目と２段目が同時昇圧され、等価的に１段のフライングバッファとして機能するところとなり、チャージポンプ回路は駆動段数３段の回路として動作する。この状態は昇圧ステップ電圧VCLKREFが電源電圧Vdd以下の値である限り、Ｄフリップフロップ75および各種ゲートによって構成される順序回路によって保持される。

上記の電圧関係が変化し、昇圧ステップ電圧VCLKREFが電源電圧Vddよりも高くなった場合には、比較回路71の出力がLレベルとなり、各種ゲートを介してＤフリップフロップ75の出力sig1がLレベル、反転出力sig2がHレベルとなる。この時、伝送ゲート73がオフ、伝送ゲート74がオンとなるため１段目のフライングバッファにはクロックパルスCLK1、２段目のフライングバッファにはクロックパルスCLK2、３段目の可変クロックドライバ回路にはクロックパルスCLK1、４段目の可変クロックドライバ回路にはCLK2が供給される。従って、チャージポンプ回路は駆動段数が４段の回路として動作する。一旦この回路状態が成立すると、この状態を昇圧ステップ電圧VCLKREFが0.5Vdd以上である限り、Ｄフリップフロップ75および各種ゲートによって構成される順序回路はそのままの状態に保持される。

以上説明した第一の実施形態では、スイッチ回路部を５個のダイオードを直列に接続して駆動段数を４段とし、２個のフライングバッファと２個の可変クロックドライバ回路を設けて昇圧電圧を変化させる構成のチャージポンプ回路を示したが、ダイオードに代えて、ＭＯＳトランジスタ等の他のスイッチ素子を使用しても同様の効果が奏される。
また、スイッチ素子の直列接続数を３個にして駆動段数を２段にし、１個のフライングバッファと１個の可変クロックドライバ回路を設けた回路構成、あるいは、スイッチ素子の直列接続数を６個以上にして駆動段数を５段以上とし、所定数のクロックドライバ回路と可変クロックドライバ回路を設けた回路構成としても同様の効果が奏される。

また、昇圧ステップ電圧検出回路60において、比較回路に印加する基準電圧VREFを変化させるならば、ステップ電圧VCLKREFを変化させることも可能となる。
また、第二の実施形態も駆動段数を４段としたチャージポンプ回路を示したが、等価的に１段の構成として動作する２段のフライングバッファと、少なくとも１個の可変クロックドライバ回路が設けられるならば所期の動作が実行される。従って、スイッチ素子の直列接続数を４個にして駆動段数を３段とする回路構成としても同様の効果が奏される。

本発明は、携帯電話機などの電源回路として有用である。

本発明の第一の実施形態に係るチャージポンプ回路の構成を示す回路図である。昇圧ステップ電圧検出回路の構成例を示す回路図である。可変クロックドライバ回路の構成例を示す回路図である。本発明の第二の実施形態に係るチャージポンプ回路の構成を示す回路図である。駆動段数制御回路の構成例を示す回路図である。駆動段数制御手法を示す図である。従来例のチャージポンプ回路の構成を示す回路図である。昇圧動作を間欠的に停止させる機能を付加した従来例のチャージポンプ回路の構成を示す回路図である。

符号の説明

Ｄ１〜Ｄ５・・・・・ダイオード
Ｃ１〜Ｃ４・・・・・コンデンサ
ＣＬＫ，ＣＬＫ２・・クロックパルス
５０・・・・・・・・可変クロックドライバ
５１・・・・・・・・差動増幅器
５２・・・・・・・・インバータ
６０・・・・・・・・昇圧ステップ電圧検出回路
６１，６２・・・・・比較回路
６３・・・・・・・・ＥＮＯＲゲート
６４・・・・・・・・電圧保持用コンデンサ
６５・・・・・・・・インバータ
ＴＧ・・・・・・・・伝送ゲート
ＭＰ２，ＭＰＤ・・・ＰＭＯＳトランジスタ
ＭＮＤ・・・・・・・ＮＭＯＳトランジスタ

Claims

電源端子と出力端子との間に接続され、少なくとも３個のスイッチ素子を直列に接続してなるスイッチ回路部、前記スイッチ素子の第１の直列接続点に一端が接続された第１のコンデンサ、前記スイッチ素子の第２の直列接続点に一端が接続された第２のコンデンサ、前記第１のコンデンサの他端に接続されるとともに第１相のクロックパルスが印加されて動作し、昇圧電圧が電源電圧に設定されたフライングバッファ、前記第２のコンデンサの他端に接続されるとともに第１相のクロックパルスとは逆位相の第２相のクロックパルスおよび昇圧ステップ電圧が印加されて動作し、昇圧電圧を任意の電圧に設定可能な可変クロックドライバ回路および前記昇圧ステップ電圧を発生する昇圧ステップ検出回路を備え、前記出力端子にフライングバッファと前記可変クロックドライバ回路で昇圧された昇圧電圧を発生させることを特徴とするチャージポンプ回路。
昇圧ステップ検出回路が、出力端子の電圧を分割してなる第1および第２の分割電圧と基準電圧とを比較する２個の比較回路と、昇圧ステップ電圧発生端子と接地点との間に接続されたコンデンサと、前記比較回路の出力変化で前記コンデンサの充放電を制御する制御回路を備えて構成され、昇圧ステップ電圧が、前記出力端子の電圧の上昇もしくは低下に基づく比較回路の出力変化による前記コンデンサの放電もしくは充電により異なる値に設定されることを特徴とする請求項１記載のチャージポンプ回路。
基準電圧を可変制御して、昇圧ステップ電圧が任意の値に設定されることを特徴とする請求項２記載のチャージポンプ回路。
電源端子と出力端子との間に接続され、少なくとも４個のスイッチ素子を直列に接続してなるスイッチ回路部、前記スイッチ素子の第１および第２の直列接続点に一端が接続された第１および第２のコンデンサ、前記スイッチ素子の第３の直列接続点に一端が接続された第３のコンデンサ、前記第１および第２のコンデンサの他端に接続され昇圧電圧が電源電圧に設定された第１および第２のフライングバッファで構成されたクロックドライバ回路、前記第３のコンデンサの他端に接続されるとともに昇圧電圧を任意の電圧に設定可能な可変クロックドライバ回路、前記昇圧ステップ電圧を発生する昇圧ステップ検出回路および前記第１および第２のフライングバッファに印加するクロックパルスを同位相のクロックパルスもしくは逆位相関係にある２相のクロックパルスのいずれかに切替え可能な昇圧段数制御回路を備え、前記第１および第２のフライングバッファへの同位相のクロックパルスの印加で、前記第１および第２のフライングバッファを１段相当のフライングバッファとして動作させ、昇圧段数を制御することを特徴とするチャージポンプ回路。