JP2005085952A - 半導体装置及びその設計方法 - Google Patents
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Abstract
【解決手段】 半導体装置1は、第1トランジスタ群3と第2トランジスタ群5を半導体基板7に混載した構造を有する。第1トランジスタ群3を構成するトランジスタの膜厚は5.0nmである。第2トランジスタ群3を構成するトランジスタの膜厚は2.5nmである。第2トランジスタ群5のアンテナ比の最大値は、第1トランジスタ群3のアンテナ比の最大値よりも大きい。
【選択図】 図1
Description
図1は、本実施形態に係る半導体装置1の平面の一部を示す模式図である。半導体装置1は、第1トランジスタ群3とこの隣に位置する第2トランジスタ群5とが半導体基板7に混載された構造を有する。各トランジスタ群3,5は、(a)例えば数個から多数個のMOS電界効果トランジスタ(MOS電界効果トランジスタを単にトランジスタと記載する場合もある。)からなる機能ブロック、(b)インバータ、論理ゲート(NOR、NAND、AND、ORなど)、レジスタ、加算器、乗算器、除算器、デコーダ、メモリセルアレイ等の機能回路、又は(c)機能を持たない複数個のMOS電界効果トランジスタの集まり、である。
アンテナ比は、(配線の面積)/(ゲート電極のゲート面積)で表される。つまり、一つのゲート電極に接続されている配線の面積とこのゲート電極のゲート面積との比である。ゲート面積及び配線の面積について、まずゲート面積から具体的に説明する。図6は、トランジスタ9の平面の模式図である。ゲート面積とは、ゲート電極11を構成する導電膜のうちチャネル領域25と対向している部分の面積である。言い換えれば、ゲート長L×ゲート幅Wである。例えば、ゲート長Lが0.4nm、ゲート幅Wが5.0nmの場合、ゲート面積は2.0nm2となる。
アンテナ比が大きくなると、ゲート絶縁膜のチャージアップダメージによりMOS電界効果トランジスタの特性が劣化することを説明する。図8は、これを説明するグラフである。縦軸はMOS電界効果トランジスタの良品率である。ソース/ドレインの両方及び半導体基板を接地した状態で、ゲート電極に所定の電圧を印加した際に、ゲート電極と半導体基板との間を流れる電流Igが例えばIg<10−9Aの場合を、良品とする。一方、横軸は配線の長さである。ゲート面積及び配線の幅を一定にすることにより、配線の長さをアンテナ比の代わりにしている。つまり、配線の長さが大きくなるに従いアンテナ比も大きくなり、配線の長さが小さくなるに従いアンテナ比も小さくなることを意味する。配線の長さが1000〜3000μmまでの範囲では良品率が100%であるが、3000μmよりも大きくなると不良品が発生する。配線の長さが大きくなるに従い良品率が低下する。
(特徴1)
図3に示すように、第1トランジスタ群3のゲート絶縁膜19の厚みが5.0nm、第2トランジスタ群5のゲート絶縁膜21の厚みが2.5nmの場合、許容されるアンテナ比の値は、第1トランジスタ群3の方が第2トランジスタ群5よりも小さくなる。したがって、第1トランジスタ群3のアンテナ比の許容値を基準にして第1、第2トランジスタ群5の配線の長さを決めると、第2トランジスタ群5では配線の長さが必要以上に制限されてしまう。言い換えれば、第2トランジスタ群5において、ゲート絶縁膜のチャージアップダメージについて十分な耐性があるにも関わらず、ある配線については、第1トランジスタ群3のアンテナ比の許容値を超えているという理由により、配線を分割してレイアウトしなければならないことが生じる。
配線の面積の規定としては、(a)〜(f)がある。
(a)多層配線の場合、次ぎのようにして配線の面積を規定してもよい。図12は、トランジスタ9aのゲート電極11とトランジスタ9bのソース/ドレイン13とが3層配線を利用して接続されていることを示す図である。結論から言うと、第3層の配線39の面積は、配線の面積の計算に考慮しない。この理由を多層配線の形成工程を用いて説明する。図13〜図17は図12に示す多層配線の形成工程を示す図である。
本実施形態の層間絶縁膜として低誘電率膜を用いることができる。このような膜として、芳香族系有機膜(例えばポリアリレンエーテル、ポリアリレンハイドロカーボン、ベンズオキサゾール、ベンズシクロブテン)、SiOC膜、SiOCH膜、SiOCN膜、SiO2膜、SiON膜等がある。
図22は本実施形態に係る半導体チップの一例を機能ブロックで表したブロック図である。半導体チップ55の機能ブロックとして、二つのメモリ57,59、論理回路61、二つのI/O回路63,65がある。論理回路61は、さらに下位の機能ブロックである回路ブロック67に分けられる。
本実施形態ではゲート絶縁膜が、シリコン酸化膜のトランジスタと高誘電体膜のトランジスタを混載することもできる。これについて図23を用いて説明する。図23は本実施形態に係る半導体チップの他の例を機能ブロックで表したブロック図であり、図22と対応する。先程とは逆に、論理回路61は第1トランジスタ群で構成され、メモリ57,59及びI/O回路63,65は第2トランジスタ群で構成されている。論理回路61のトランジスタ9のゲート絶縁膜19は、厚さ5.0nmの高誘電体膜である。これに対して、メモリ57等のトランジスタ9のゲート絶縁膜21は、厚さ2.5nmのシリコン酸化膜である。
本実施形態に係る半導体装置の設計方法について説明する。図24はこの設計方法のフローチャートである。この設計方法は、ゲートアレイやスタンダードセルなどであり、コンピュータを利用する。
Claims (15)
- 配線が接続されたゲート電極及び厚みが6.0nm以下のゲート絶縁膜を有する電界効果トランジスタを含む半導体装置であって、
前記ゲート絶縁膜の厚みが同じである複数の前記電界効果トランジスタで構成される第1トランジスタ群と、
前記ゲート絶縁膜の厚みが同じである複数の前記電界効果トランジスタで構成されると共に前記ゲート絶縁膜の厚みが前記第1トランジスタ群の前記ゲート絶縁膜の厚みよりも小さい第2トランジスタ群と、
前記第1及び第2トランジスタ群が混載される半導体基板と、
を備え、
前記配線の面積と前記ゲート電極のゲート面積との比であるアンテナ比は、前記第2トランジスタ群の最大値の方が前記第1トランジスタ群の最大値よりも大きくされている、
ことを特徴とする半導体装置。 - 前記アンテナ比は、前記第2トランジスタ群の最大値の方が前記第1トランジスタ群の最大値よりも少なくとも一桁大きくされている、
ことを特徴とする請求項1に記載の半導体装置。 - 前記配線は、多層配線であり、
前記配線の面積は、前記多層配線の各層の面積を足し合わせた合計面積である、
ことを特徴とする請求項1又は2に記載の半導体装置。 - 前記多層配線の第n層(nは2以上の整数)により、前記ゲート電極と前記半導体基板とが導通し、
前記配線の面積は、前記多層配線を第n−1層まで形成した段階で、前記多層配線の前記第n−1層までの各層のうち前記ゲート電極と導通している部分の面積を足し合わせた合計面積である、
ことを特徴とする請求項3に記載の半導体装置。 - 前記配線の面積は、前記多層配線の各層のうち、前記半導体装置の製造工程中に前記ゲート電極と導通した状態で露出する部分の面積を足し合わせた合計面積である、
ことを特徴とする請求項3又は4に記載の半導体装置。 - 前記多層配線の各層は、プラグで接続されており、
前記配線の面積は、前記プラグの面積を含む、
ことを特徴とする請求項3〜5のいずれか1項に記載の半導体装置。 - 前記配線の面積は、前記配線の両側面及び上面の面積を足し合わせた合計面積である、
ことを特徴とする請求項1〜6のいずれか1項に記載の半導体装置。 - 前記配線の面積は、前記配線の上面の面積である、
ことを特徴とする請求項1〜6のいずれか1項に記載の半導体装置。 - 前記配線の面積は、前記上面の面積×2である、
ことを特徴とする請求項8に記載の半導体装置。 - 前記配線の上に形成される層間絶縁膜は低誘電率膜を含む、
ことを特徴とする請求項1〜9のいずれか1項に記載の半導体装置。 - 前記第1トランジスタ群で構成される機能ブロックと前記第2トランジスタ群で構成される機能ブロックとは、機能が異なる、
ことを特徴とする請求項1〜10のいずれか1項に記載の半導体装置。 - 前記第1及び第2トランジスタ群の前記ゲート絶縁膜は、共にシリコン酸化膜を含み、
前記第1トランジスタ群で構成される前記機能ブロックは、メモリ、I/O回路、電源回路、アナログフィルタ回路及び直流動作回路のうち少なくとも一つであり、
前記第2トランジスタ群で構成される前記機能ブロックは、論理回路である、
ことを特徴とする請求項11に記載の半導体装置。 - 前記第1トランジスタ群の前記ゲート絶縁膜は、高誘電体膜を含み、
前記第2トランジスタ群の前記ゲート絶縁膜は、シリコン酸化膜を含み、
前記第1トランジスタ群で構成される前記機能ブロックは、論理回路であり、
前記第2トランジスタ群で構成される前記機能ブロックは、メモリ、I/O回路、電源回路、アナログフィルタ回路及び直流動作回路のうち少なくとも一つである、
ことを特徴とする請求項11に記載の半導体装置。 - 前記メモリはNAND型EEPROMを含む、
ことを特徴とする請求項12又は13に記載の半導体装置。 - 請求項1〜14のいずれか1項に記載の半導体装置の設計方法であって、
前記第1及び第2トランジスタ群を画面上に表示させる工程と、
前記第1トランジスタ群の前記配線は第1アンテナ比を許容値にして、前記第2トランジスタ群の前記配線は前記第1アンテナ比よりも大きい第2アンテナ比を許容値にして、それぞれ前記画面上で自動配線する工程と、
を備えたことを特徴とする半導体装置の設計方法。
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