JP2002016047A - 半導体装置の配線エッチング方法 - Google Patents
半導体装置の配線エッチング方法Info
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- 238000005530 etching Methods 0.000 title claims abstract description 102
- 238000000034 method Methods 0.000 title claims abstract description 43
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000001020 plasma etching Methods 0.000 claims abstract description 8
- 238000007599 discharging Methods 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 229910052751 metal Inorganic materials 0.000 description 40
- 239000002184 metal Substances 0.000 description 40
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000013307 optical fiber Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910016570 AlCu Inorganic materials 0.000 description 1
- BSYNRYMUTXBXSQ-UHFFFAOYSA-N Aspirin Chemical compound CC(=O)OC1=CC=CC=C1C(O)=O BSYNRYMUTXBXSQ-UHFFFAOYSA-N 0.000 description 1
- 208000033999 Device damage Diseases 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000004660 morphological change Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67017—Apparatus for fluid treatment
- H01L21/67063—Apparatus for fluid treatment for etching
- H01L21/67069—Apparatus for fluid treatment for etching for drying etching
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- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
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- H01—ELECTRIC ELEMENTS
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- H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
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- H01J37/32917—Plasma diagnostics
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
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Abstract
(57)【要約】
【解決手段】 半導体基板に形成されたデバイス上に形
成される配線形成時におけるチャージアップによるデバ
イスの電気的ダメージを防止するとともに、エッチング
残渣による配線ショートを防止する。 【解決手段】 半導体基板上に形成された配線膜をプラ
ズマエッチング法によりエッチングする工程を含む配線
エッチング方法において、前記配線膜が全膜厚にわたっ
てエッチングされるよりも前の所定の膜厚まではＣＷ条
件（プラズマ放電を連続的に放電させる条件）でのエッ
チングを行い、それ以降はＴＭ条件（プラズマ放電を断
続的に放電させる条件）でのエッチングを行う。配線膜
が全厚さにわたってエッチングされて配線膜が分離され
るまではＣＷ条件でのエッチングを行うことで、後にエ
ッチング残渣が生じる要因を解消する。また、配線膜が
分離される時点ないしその後はＴＭ条件でのエッチング
を行うことで、配線膜でのチャージアップによるデバイ
スへの電気的ダメージを防止する。
成される配線形成時におけるチャージアップによるデバ
イスの電気的ダメージを防止するとともに、エッチング
残渣による配線ショートを防止する。 【解決手段】 半導体基板上に形成された配線膜をプラ
ズマエッチング法によりエッチングする工程を含む配線
エッチング方法において、前記配線膜が全膜厚にわたっ
てエッチングされるよりも前の所定の膜厚まではＣＷ条
件（プラズマ放電を連続的に放電させる条件）でのエッ
チングを行い、それ以降はＴＭ条件（プラズマ放電を断
続的に放電させる条件）でのエッチングを行う。配線膜
が全厚さにわたってエッチングされて配線膜が分離され
るまではＣＷ条件でのエッチングを行うことで、後にエ
ッチング残渣が生じる要因を解消する。また、配線膜が
分離される時点ないしその後はＴＭ条件でのエッチング
を行うことで、配線膜でのチャージアップによるデバイ
スへの電気的ダメージを防止する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子等で構成
されるデバイス上に当該デバイスに電気接続される配線
を形成するための半導体装置の製造技術に関し、特にメ
タル配線のプラズマエッチング技術に関するものであ
る。
されるデバイス上に当該デバイスに電気接続される配線
を形成するための半導体装置の製造技術に関し、特にメ
タル配線のプラズマエッチング技術に関するものであ
る。
【０００２】
【従来の技術】半導体装置の製造工程においては、半導
体基板にトランジスタ等のデバイスを形成した後、その
上層にメタルやポリシリコン等の配線を形成し、この配
線によりデバイスを相互に電気接続する工程がとられて
いる。図７はこの種の配線を説明するための概略断面図
であり、図７（ａ）のように、半導体基板１０１に素子
分離絶縁膜１０２を形成して素子形成領域を区画形成し
た後、当該素子形成領域にデバイスとしてゲート絶縁膜
１０３、ゲート電極１０４、不純物拡散層１０５からな
るＭＯＳトランジスタを形成する。さらに、全面に層間
絶縁膜１０６を形成し、かつ前記デバイスに電気接続す
るためのコンタクトホール１０７を開口する。ここで
は、前記ゲート電極１０４に電気接続するためのコンタ
クトホール１０７を開口する。そして、前記コンタクト
ホール１０７を含む前記層間絶縁膜１０６の全面に配線
材料としてのメタル膜１０８を形成し、かつ前記メタル
膜１０８をフォトリソグラフィ技術を用いて所要のパタ
ーンに選択エッチングすることにより、前記ゲート電極
１０４に電気接続した配線として形成することが可能で
ある。
体基板にトランジスタ等のデバイスを形成した後、その
上層にメタルやポリシリコン等の配線を形成し、この配
線によりデバイスを相互に電気接続する工程がとられて
いる。図７はこの種の配線を説明するための概略断面図
であり、図７（ａ）のように、半導体基板１０１に素子
分離絶縁膜１０２を形成して素子形成領域を区画形成し
た後、当該素子形成領域にデバイスとしてゲート絶縁膜
１０３、ゲート電極１０４、不純物拡散層１０５からな
るＭＯＳトランジスタを形成する。さらに、全面に層間
絶縁膜１０６を形成し、かつ前記デバイスに電気接続す
るためのコンタクトホール１０７を開口する。ここで
は、前記ゲート電極１０４に電気接続するためのコンタ
クトホール１０７を開口する。そして、前記コンタクト
ホール１０７を含む前記層間絶縁膜１０６の全面に配線
材料としてのメタル膜１０８を形成し、かつ前記メタル
膜１０８をフォトリソグラフィ技術を用いて所要のパタ
ーンに選択エッチングすることにより、前記ゲート電極
１０４に電気接続した配線として形成することが可能で
ある。
【０００３】ところで、このような製造技術では、メタ
ル膜１０８を選択的にエッチングする技術として反応性
イオンエッチング技術のように、プラズマを用いたエッ
チング技術が採用される。このため、エッチング時に発
生するプラズマにより、被エッチング材であるメタル膜
１０８に電荷が蓄積する、いわゆるチャージアップが発
生する。そして、このチャージされた電荷はコンタクト
ホール１０７を通してデバイスのゲート電極１０４にま
で伝達され、その結果デバイスに電気的なダメージを与
えることになる。特に、近年の半導体装置では、デバイ
スの微細化に伴い、配線側面積とゲート面積との比、い
わゆるアンテナ比が極めて大きくなる。例えば、図７
（ｂ）に示すようなパターン形状の配線１０８の例で
は、配線側面積（メタル膜厚×配線周囲長）：ゲート面
積＝５０００：１以上に達することもある。また、微細
配線間の最小距離は０．３０μｍ以下程度である。その
ため、前記したエッチング工程において、メタル膜１０
８が全厚さにわたってエッチングされ、メタル膜１０８
が個々のパターンにエッチング分離される時点におい
て、前記増大されたアンテナ比によって前記したチャー
ジアップによるデバイスの電気的なダメージが顕著に生
じることになる。
ル膜１０８を選択的にエッチングする技術として反応性
イオンエッチング技術のように、プラズマを用いたエッ
チング技術が採用される。このため、エッチング時に発
生するプラズマにより、被エッチング材であるメタル膜
１０８に電荷が蓄積する、いわゆるチャージアップが発
生する。そして、このチャージされた電荷はコンタクト
ホール１０７を通してデバイスのゲート電極１０４にま
で伝達され、その結果デバイスに電気的なダメージを与
えることになる。特に、近年の半導体装置では、デバイ
スの微細化に伴い、配線側面積とゲート面積との比、い
わゆるアンテナ比が極めて大きくなる。例えば、図７
（ｂ）に示すようなパターン形状の配線１０８の例で
は、配線側面積（メタル膜厚×配線周囲長）：ゲート面
積＝５０００：１以上に達することもある。また、微細
配線間の最小距離は０．３０μｍ以下程度である。その
ため、前記したエッチング工程において、メタル膜１０
８が全厚さにわたってエッチングされ、メタル膜１０８
が個々のパターンにエッチング分離される時点におい
て、前記増大されたアンテナ比によって前記したチャー
ジアップによるデバイスの電気的なダメージが顕著に生
じることになる。
【０００４】このようなチャージアップによるデバイス
のダメージを防止するためには、特開平１１−２１９９
３８号公報に記載の技術のように、ＣＷ（Continuous W
ave)条件（連続波条件）によるエッチング工程の一部を
パルス時間制御条件、すなわち、ＴＭ（Time Moduratio
n)条件（時変調条件）に置き換える技術が有効であると
考えられる。すなわち、ＴＭ条件を採用することで、配
線にチャージされる電荷が低減でき、チャージアップを
抑制することが可能になる。なお、この公報の技術の主
目的は、配線膜をエッチングする技術としてＣＷ条件に
代えてＴＭ条件とすることで、チャージアップが要因と
されるエッチングの形状異常を防止するものである。ま
た、同時にＣＷ条件でのエッチングを行うが、配線膜の
下地表面が露出された以降はＴＭ条件のエッチングに切
り替えることで、下地表面が露出されることによるイオ
ンの電荷の局所的なアンバランスの発生を抑制し、形状
異常が生じることがない配線のエッチングを可能とする
ことについても記載がある。
のダメージを防止するためには、特開平１１−２１９９
３８号公報に記載の技術のように、ＣＷ（Continuous W
ave)条件（連続波条件）によるエッチング工程の一部を
パルス時間制御条件、すなわち、ＴＭ（Time Moduratio
n)条件（時変調条件）に置き換える技術が有効であると
考えられる。すなわち、ＴＭ条件を採用することで、配
線にチャージされる電荷が低減でき、チャージアップを
抑制することが可能になる。なお、この公報の技術の主
目的は、配線膜をエッチングする技術としてＣＷ条件に
代えてＴＭ条件とすることで、チャージアップが要因と
されるエッチングの形状異常を防止するものである。ま
た、同時にＣＷ条件でのエッチングを行うが、配線膜の
下地表面が露出された以降はＴＭ条件のエッチングに切
り替えることで、下地表面が露出されることによるイオ
ンの電荷の局所的なアンバランスの発生を抑制し、形状
異常が生じることがない配線のエッチングを可能とする
ことについても記載がある。
【０００５】
【発明が解決しようとする課題】しかしながら、この公
報に記載の技術について本発明者が検討を行ったとこ
ろ、特にＴＭ条件でのエッチングではエッチング残渣が
多発し、電気的な配線ショートが起こり易くなるという
ことが判明した。すなわち、メタル配線を形成する場合
において、メタルの表面は酸化されていたり、有機物等
によって汚染され、清浄面でない場合が多い。特に、図
８に示すように、前記メタル膜１０８をエッチングする
際のマスクとして利用するフォトレジスト（ＰＲ）１０
９によるパターニングをやりなおした場合には、フォト
レジストや剥離液の残留、メタル表面やメタル中の化学
変化、形態変化（例えばレジストを高温で剥離する際、
ＡｌＣｕ合金中のＣｕが集まって析出してしまったりす
る）が起きたりする。またメタルが積層膜であったりす
ると、その界面でエッチングしにくい合金層などが生じ
易い。一般的にＴｉＮやをアルミ上に成膜している積層
構造が多いが、その場合ＡｌとＴｉの合金ができる。こ
れは非常にエッチングしずらくなる。その結果、エッチ
ング工程が終了した段階において、図８に示すエッチン
グ残渣１１０となって現れる。これが、配線１０８間に
存在する場合、配線ショートを引き起こし、その場合デ
バイスの不良となる。前記したように、近年では微細間
隔の配線を形成することが要求されるため、この種のエ
ッチング残渣が配線ショートを引き起こし、デバイス不
良を生じる確率は極めて高いものになる。
報に記載の技術について本発明者が検討を行ったとこ
ろ、特にＴＭ条件でのエッチングではエッチング残渣が
多発し、電気的な配線ショートが起こり易くなるという
ことが判明した。すなわち、メタル配線を形成する場合
において、メタルの表面は酸化されていたり、有機物等
によって汚染され、清浄面でない場合が多い。特に、図
８に示すように、前記メタル膜１０８をエッチングする
際のマスクとして利用するフォトレジスト（ＰＲ）１０
９によるパターニングをやりなおした場合には、フォト
レジストや剥離液の残留、メタル表面やメタル中の化学
変化、形態変化（例えばレジストを高温で剥離する際、
ＡｌＣｕ合金中のＣｕが集まって析出してしまったりす
る）が起きたりする。またメタルが積層膜であったりす
ると、その界面でエッチングしにくい合金層などが生じ
易い。一般的にＴｉＮやをアルミ上に成膜している積層
構造が多いが、その場合ＡｌとＴｉの合金ができる。こ
れは非常にエッチングしずらくなる。その結果、エッチ
ング工程が終了した段階において、図８に示すエッチン
グ残渣１１０となって現れる。これが、配線１０８間に
存在する場合、配線ショートを引き起こし、その場合デ
バイスの不良となる。前記したように、近年では微細間
隔の配線を形成することが要求されるため、この種のエ
ッチング残渣が配線ショートを引き起こし、デバイス不
良を生じる確率は極めて高いものになる。
【０００６】また、前記公報に記載の、配線膜の下地が
露出された以降にＴＭ条件に切り換える技術では、配線
膜がエッチングにより分離される直前の最も重要なタイ
ミング時には依然としてＣＷ条件でのエッチングが行わ
れていることになるため、チャージアップが顕著なもの
になり、デバイスの電気的ダメージを防止することは困
難である。
露出された以降にＴＭ条件に切り換える技術では、配線
膜がエッチングにより分離される直前の最も重要なタイ
ミング時には依然としてＣＷ条件でのエッチングが行わ
れていることになるため、チャージアップが顕著なもの
になり、デバイスの電気的ダメージを防止することは困
難である。
【０００７】本発明の目的は、配線の形成時におけるチ
ャージアップによるデバイスの電気的ダメージを防止す
るとともに、エッチング残渣による配線ショートの発生
を防止した配線エッチング方法を提案するものである。
ャージアップによるデバイスの電気的ダメージを防止す
るとともに、エッチング残渣による配線ショートの発生
を防止した配線エッチング方法を提案するものである。
【０００８】
【課題を解決するための手段】本発明の第１の発明は、
半導体基板上に形成された配線膜をプラズマエッチング
法によりエッチングする工程を含む配線エッチング方法
において、前記配線膜が全膜厚にわたってエッチングさ
れるよりも前の所定の膜厚まではＣＷ条件（プラズマ放
電を連続的に放電させる条件）でのエッチングを行い、
それ以降はＴＭ条件（プラズマ放電を間欠的に放電させ
る条件）でのエッチングを行うことを特徴とする。ま
た、本発明の第２の発明は、前記配線膜が全膜厚にわた
ってエッチングされるよりも前の所要の膜厚まではＣＷ
条件でのエッチングを行い、それ以降はＴＭ条件でのエ
ッチングを行ない、前記配線膜が全膜厚にわたってエッ
チングされた後はＣＷ条件でのエッチングを行うことを
特徴とする。なお、この場合、前記配線膜の膜厚を検出
し、前記膜厚が前記所定の膜厚に達した時点で前記ＣＷ
条件からＴＭ条件への切り換えを行うことが好ましい。
この配線膜の膜厚を検出する方法として、ＩＥＰ（光干
渉型エンドポイント）技術を用いることが好ましい。
半導体基板上に形成された配線膜をプラズマエッチング
法によりエッチングする工程を含む配線エッチング方法
において、前記配線膜が全膜厚にわたってエッチングさ
れるよりも前の所定の膜厚まではＣＷ条件（プラズマ放
電を連続的に放電させる条件）でのエッチングを行い、
それ以降はＴＭ条件（プラズマ放電を間欠的に放電させ
る条件）でのエッチングを行うことを特徴とする。ま
た、本発明の第２の発明は、前記配線膜が全膜厚にわた
ってエッチングされるよりも前の所要の膜厚まではＣＷ
条件でのエッチングを行い、それ以降はＴＭ条件でのエ
ッチングを行ない、前記配線膜が全膜厚にわたってエッ
チングされた後はＣＷ条件でのエッチングを行うことを
特徴とする。なお、この場合、前記配線膜の膜厚を検出
し、前記膜厚が前記所定の膜厚に達した時点で前記ＣＷ
条件からＴＭ条件への切り換えを行うことが好ましい。
この配線膜の膜厚を検出する方法として、ＩＥＰ（光干
渉型エンドポイント）技術を用いることが好ましい。
【０００９】本発明によれば、配線膜が全厚さにわたっ
てエッチングされて配線膜が分離されるまではＣＷ条件
でのエッチングを行うことで、後にエッチング残渣が生
じる要因を解消する。また、配線膜が分離される時点な
いしその後はＴＭ条件でのエッチングを行うことで、配
線膜でのチャージアップによるデバイスへの電気的ダメ
ージを防止する。
てエッチングされて配線膜が分離されるまではＣＷ条件
でのエッチングを行うことで、後にエッチング残渣が生
じる要因を解消する。また、配線膜が分離される時点な
いしその後はＴＭ条件でのエッチングを行うことで、配
線膜でのチャージアップによるデバイスへの電気的ダメ
ージを防止する。
【００１０】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明のエッチング方法を説
明するための工程断面図である。先ず、図１（ａ）にお
いて、シリコン基板１０１の表面に素子分離用の溝を選
択的にエッチングした後、前記溝内にシリコン酸化膜等
の絶縁膜を埋設し、素子分離絶縁膜１０２を形成するる
とともに、前記シリコン基板１０１に素子形成領域を区
画形成する。次いで、前記素子形成領域の前記シリコン
基板１０１の表面にシリコン酸化膜及びポリシリコン膜
を順次積層し、かつ所要のパターンにエッチングしてゲ
ート絶縁膜１０３及びゲート電極１０４を形成する。さ
らに、前記ゲート電極１０４に対して自己整合的に前記
シリコン基板１０１に不純物を注入し、ソース・ドレイ
ン領域としての不純物層（ＳＤ）１０５を形成する。こ
れによりＭＯＳトランジスタが形成される。次いで、前
面にＰＢＳＧ、ＢＳＧ等の層間絶縁膜１０６を形成し、
かつ前記ＭＯＳトランジスタに対する電気接続を行うた
めに、前記層間絶縁膜１０６に前記ゲート電極１０４を
露出するコンタクトホール１０７を開口する。そして、
前記コンタクトホール１０７を通して前記ゲート電極１
０４に電気接続を行うために、全面に配線材料としての
メタル膜１０８を形成する。そして、前記メタル膜１０
８上にフォトレジスト１０９を塗布し、かつ目的とする
配線パターンとなるように前記フォトレジスト１０９の
パターンを形成する。
参照して説明する。図１は本発明のエッチング方法を説
明するための工程断面図である。先ず、図１（ａ）にお
いて、シリコン基板１０１の表面に素子分離用の溝を選
択的にエッチングした後、前記溝内にシリコン酸化膜等
の絶縁膜を埋設し、素子分離絶縁膜１０２を形成するる
とともに、前記シリコン基板１０１に素子形成領域を区
画形成する。次いで、前記素子形成領域の前記シリコン
基板１０１の表面にシリコン酸化膜及びポリシリコン膜
を順次積層し、かつ所要のパターンにエッチングしてゲ
ート絶縁膜１０３及びゲート電極１０４を形成する。さ
らに、前記ゲート電極１０４に対して自己整合的に前記
シリコン基板１０１に不純物を注入し、ソース・ドレイ
ン領域としての不純物層（ＳＤ）１０５を形成する。こ
れによりＭＯＳトランジスタが形成される。次いで、前
面にＰＢＳＧ、ＢＳＧ等の層間絶縁膜１０６を形成し、
かつ前記ＭＯＳトランジスタに対する電気接続を行うた
めに、前記層間絶縁膜１０６に前記ゲート電極１０４を
露出するコンタクトホール１０７を開口する。そして、
前記コンタクトホール１０７を通して前記ゲート電極１
０４に電気接続を行うために、全面に配線材料としての
メタル膜１０８を形成する。そして、前記メタル膜１０
８上にフォトレジスト１０９を塗布し、かつ目的とする
配線パターンとなるように前記フォトレジスト１０９の
パターンを形成する。
【００１１】しかる上で、図２に示すプラズマエッチン
グ装置２０１において、前記フォトレジスト１０９をマ
スクにして前記メタル膜１０８をエッチングする。前記
プラズマエッチング装置２０１はここではＥＣＲエッチ
ング装置として構成した例であり、図外のエッチングガ
スが導入されるチャンバ２０２内に下部電極２０３が配
置されており、前記チャンバ２０２の外部から信号回路
２０４を介して高周波電源２０５からの高周波電力（Ｒ
Ｆ）が印加されるようになっている。また、前記チャン
バ２０２の外側にはプラズマを発生するための磁場コイ
ル２０６，２０７が配置されている。さらに、前記チャ
ンバ内にマイクロ波を供給するマイクロ波回路２０８が
接続されている。そして、前記下部電極２０３上に前記
シリコン基板１０１を載置し、高周波電源２０５からの
高周波電力を下部電極２０３に印加するとともに、チャ
ンバ２０２内には図外のエッチングガスを導入し、さら
にマイクロ波回路２０８からマイクロ波を供給すること
で、チャンバ２０２内にプラズマを発生し、前記シリコ
ン基板１０１の表面に形成したメタル膜１０８をエッチ
ングする。
グ装置２０１において、前記フォトレジスト１０９をマ
スクにして前記メタル膜１０８をエッチングする。前記
プラズマエッチング装置２０１はここではＥＣＲエッチ
ング装置として構成した例であり、図外のエッチングガ
スが導入されるチャンバ２０２内に下部電極２０３が配
置されており、前記チャンバ２０２の外部から信号回路
２０４を介して高周波電源２０５からの高周波電力（Ｒ
Ｆ）が印加されるようになっている。また、前記チャン
バ２０２の外側にはプラズマを発生するための磁場コイ
ル２０６，２０７が配置されている。さらに、前記チャ
ンバ内にマイクロ波を供給するマイクロ波回路２０８が
接続されている。そして、前記下部電極２０３上に前記
シリコン基板１０１を載置し、高周波電源２０５からの
高周波電力を下部電極２０３に印加するとともに、チャ
ンバ２０２内には図外のエッチングガスを導入し、さら
にマイクロ波回路２０８からマイクロ波を供給すること
で、チャンバ２０２内にプラズマを発生し、前記シリコ
ン基板１０１の表面に形成したメタル膜１０８をエッチ
ングする。
【００１２】ここで、図１（ａ）に示したメタル膜１０
８のエッチングの初期においては、図３（ａ）にタイミ
ング図を示すように、前記信号回路２０４は前記高周波
電源２０５からの高周波電力を時間軸上で連続して供給
し、ＣＷ条件によるエッチングを実行する。そして、図
１（ｂ）に示すように、メタル膜１０８がある程度の膜
厚までエッチングされた状態、すなわちメタル膜１０８
の全膜厚がエッチングされることなく、下地の層間絶縁
膜１０６が露出しない状態までのタイミングにおいて、
図３（ｂ）に示すように、信号回路２０４は前記高周波
電力を時間軸上で断続的に供給し、ＴＭ条件によるエッ
チングに切り替える。そして、この実施形態において
は、図１（ｃ）のように、前記メタル膜１０８が全厚さ
にわたってエッチングされるまで、このＴＭ条件のエッ
チングを継続し、エッチングを終了する。なお、以上の
工程は、シリコン基板１０１を同一チャンバ２０２内で
大気中に一度も出すこと無く連続処理されるが、ＣＷ条
件からＴＭ条件への切り換えのタイミングでは、プラズ
マ放電を一旦止めても、止めなくても構わない
８のエッチングの初期においては、図３（ａ）にタイミ
ング図を示すように、前記信号回路２０４は前記高周波
電源２０５からの高周波電力を時間軸上で連続して供給
し、ＣＷ条件によるエッチングを実行する。そして、図
１（ｂ）に示すように、メタル膜１０８がある程度の膜
厚までエッチングされた状態、すなわちメタル膜１０８
の全膜厚がエッチングされることなく、下地の層間絶縁
膜１０６が露出しない状態までのタイミングにおいて、
図３（ｂ）に示すように、信号回路２０４は前記高周波
電力を時間軸上で断続的に供給し、ＴＭ条件によるエッ
チングに切り替える。そして、この実施形態において
は、図１（ｃ）のように、前記メタル膜１０８が全厚さ
にわたってエッチングされるまで、このＴＭ条件のエッ
チングを継続し、エッチングを終了する。なお、以上の
工程は、シリコン基板１０１を同一チャンバ２０２内で
大気中に一度も出すこと無く連続処理されるが、ＣＷ条
件からＴＭ条件への切り換えのタイミングでは、プラズ
マ放電を一旦止めても、止めなくても構わない
【００１３】このように、本実施形態では、メタル膜１
０８を全膜厚にわたってエッチングするよりも前のある
程度の膜厚までエッチングする際にはＣＷ条件を用い、
その後はＴＭ条件でのエッチングを実行する。前記した
ようにＴＭ条件はＣＷ条件に比較してエッチング残渣の
問題が生じ易い。そのメカニズムはバイアスパワーの不
足による。すなわち、メタル膜１０８上のフォトレジス
ト１０９を削りすぎないように（高選択比で）メタル膜
１０８をエッチングしようとすると、シリコン基板１０
１の表面にひきこむイオンエネルギ調整が必要となる。
フォトレジスト１０９を残そうとすると、ＴＭ条件で
は、イオンエネルギがＣＷ条件よりも１／１０倍から１
／２倍程度に下がってしまう。この場合、エッチング残
渣や酸化物など、結合エネルギが強いものは非常にエッ
チングし難くなる。よって、エッチングしずらいものが
集中するメタル膜１０８の表面付近ではＣＷ条件をでき
るだけ用い、その一方でチャージアップを起こさないよ
うに、メタルが分離する図１（ｂ）の段階の以前でＴＭ
条件に切り替える。これにより、図８に示したようなエ
ッチング残渣の発生を防止する一方で、チャージアップ
によるデバイスの電気的ダメージが防止できることにな
る。
０８を全膜厚にわたってエッチングするよりも前のある
程度の膜厚までエッチングする際にはＣＷ条件を用い、
その後はＴＭ条件でのエッチングを実行する。前記した
ようにＴＭ条件はＣＷ条件に比較してエッチング残渣の
問題が生じ易い。そのメカニズムはバイアスパワーの不
足による。すなわち、メタル膜１０８上のフォトレジス
ト１０９を削りすぎないように（高選択比で）メタル膜
１０８をエッチングしようとすると、シリコン基板１０
１の表面にひきこむイオンエネルギ調整が必要となる。
フォトレジスト１０９を残そうとすると、ＴＭ条件で
は、イオンエネルギがＣＷ条件よりも１／１０倍から１
／２倍程度に下がってしまう。この場合、エッチング残
渣や酸化物など、結合エネルギが強いものは非常にエッ
チングし難くなる。よって、エッチングしずらいものが
集中するメタル膜１０８の表面付近ではＣＷ条件をでき
るだけ用い、その一方でチャージアップを起こさないよ
うに、メタルが分離する図１（ｂ）の段階の以前でＴＭ
条件に切り替える。これにより、図８に示したようなエ
ッチング残渣の発生を防止する一方で、チャージアップ
によるデバイスの電気的ダメージが防止できることにな
る。
【００１４】なお、本実施形態のエッチング条件と、Ｃ
Ｗ条件のみの従来技術と、前記公報に記載のチャージア
ップを防止するたのＴＭ条件のみの従来技術との工程と
その特徴（メリット）を図４に示す。同図から明らかな
ように、ＣＷ条件のみのエッチングではチャージアップ
によるデバイスのダメージが大きく、ＴＭ条件のみのエ
ッチングではエッチング残渣が多くて配線ショートが発
生しているのに対し、本実施形態ではデバイスのダメー
ジを小さくし、かつエッチング残渣を低減することが可
能である。
Ｗ条件のみの従来技術と、前記公報に記載のチャージア
ップを防止するたのＴＭ条件のみの従来技術との工程と
その特徴（メリット）を図４に示す。同図から明らかな
ように、ＣＷ条件のみのエッチングではチャージアップ
によるデバイスのダメージが大きく、ＴＭ条件のみのエ
ッチングではエッチング残渣が多くて配線ショートが発
生しているのに対し、本実施形態ではデバイスのダメー
ジを小さくし、かつエッチング残渣を低減することが可
能である。
【００１５】ここで、前記実施形態では、ＴＭ条件での
エッチングによりメタル膜が完全に分離された後もＴＭ
条件でのエッチングを行っているが、図４内に括弧内に
示すように、メタル膜が完全に分離された後に、再びＣ
Ｗ条件に戻してエッチングを行うようにしてもよい。す
なわち、チャージアップによるデバイスへのダメージは
メタル膜が分離される瞬間が一番入り易く、メタル膜が
完全に分離された後は入り難くなる。よって、メタル膜
が分離された後に、エッチング残渣を除去するための工
程としてＣＷ条件でのエッチングを行うことにより、エ
ッチング残渣をより有効に除去することができ、配線シ
ョートが起こりにくくなり、歩留まりを向上することが
可能になる。
エッチングによりメタル膜が完全に分離された後もＴＭ
条件でのエッチングを行っているが、図４内に括弧内に
示すように、メタル膜が完全に分離された後に、再びＣ
Ｗ条件に戻してエッチングを行うようにしてもよい。す
なわち、チャージアップによるデバイスへのダメージは
メタル膜が分離される瞬間が一番入り易く、メタル膜が
完全に分離された後は入り難くなる。よって、メタル膜
が分離された後に、エッチング残渣を除去するための工
程としてＣＷ条件でのエッチングを行うことにより、エ
ッチング残渣をより有効に除去することができ、配線シ
ョートが起こりにくくなり、歩留まりを向上することが
可能になる。
【００１６】また、ＣＷ条件からＴＭ条件の切り換えの
タイミングを検出する技術として、ＩＥＰ（interferom
etric end point:光干渉型エンドポイント技術）を用い
てもよく、これにより、できるだけＣＷ条件でのエッチ
ングを長くし、エッチング残渣を防ぐことが可能にな
る。ＩＥＰは、光干渉型の膜厚測定器として従来は過多
エッチング防止に用いられている技術であり、図５にそ
の装置の概略構成を示す。エッチング装置２０１のチャ
ンバ２０２の上面に光透過性の窓２１１を形成するとと
もに、前記窓２１１に臨む位置にコリメータ２１２を配
置し、光源２１３から光ファイバ２１４を通して伝送さ
れる光をコリメータ２１２によりシリコン基板１０１の
表面に投射する。そして、前記シリコン基板１０１の表
面で反射された光を前記コリメータ２１２で受光し、光
ファイバ２１５を通して光分析器２１６で分光分析す
る。これにより、シリコン基板１０１の表面のメタル膜
１０８による光干渉状態から、マスク（フォトレジス
ト）１０９下の表面とメタル膜１０８のエッチング面と
の光路差が検出でき、この光路差から当該メタル膜１０
８の残存膜厚を測定することが可能である。したがっ
て、ＩＥＰを利用して前記ＣＷ条件でのエッチングを行
い、メタル膜１０８の残りの膜厚がある一定の膜厚にな
ったときに、ＣＷ条件からＴＭ条件に切り換えること
で、メタル膜１０８が完全に分離される前の時点でＣＷ
条件からＴＭ条件への切り換えが実現されることにな
る。このＩＥＰを用いることにより、種々の膜厚のメタ
ル膜に対応可能であり、また、膜厚、エッチレート変動
に対応可能であり、いずれにおいても、前記した作用効
果をより助長することが可能である。
タイミングを検出する技術として、ＩＥＰ（interferom
etric end point:光干渉型エンドポイント技術）を用い
てもよく、これにより、できるだけＣＷ条件でのエッチ
ングを長くし、エッチング残渣を防ぐことが可能にな
る。ＩＥＰは、光干渉型の膜厚測定器として従来は過多
エッチング防止に用いられている技術であり、図５にそ
の装置の概略構成を示す。エッチング装置２０１のチャ
ンバ２０２の上面に光透過性の窓２１１を形成するとと
もに、前記窓２１１に臨む位置にコリメータ２１２を配
置し、光源２１３から光ファイバ２１４を通して伝送さ
れる光をコリメータ２１２によりシリコン基板１０１の
表面に投射する。そして、前記シリコン基板１０１の表
面で反射された光を前記コリメータ２１２で受光し、光
ファイバ２１５を通して光分析器２１６で分光分析す
る。これにより、シリコン基板１０１の表面のメタル膜
１０８による光干渉状態から、マスク（フォトレジス
ト）１０９下の表面とメタル膜１０８のエッチング面と
の光路差が検出でき、この光路差から当該メタル膜１０
８の残存膜厚を測定することが可能である。したがっ
て、ＩＥＰを利用して前記ＣＷ条件でのエッチングを行
い、メタル膜１０８の残りの膜厚がある一定の膜厚にな
ったときに、ＣＷ条件からＴＭ条件に切り換えること
で、メタル膜１０８が完全に分離される前の時点でＣＷ
条件からＴＭ条件への切り換えが実現されることにな
る。このＩＥＰを用いることにより、種々の膜厚のメタ
ル膜に対応可能であり、また、膜厚、エッチレート変動
に対応可能であり、いずれにおいても、前記した作用効
果をより助長することが可能である。
【００１７】なお、前記実施形態では、エッチング装置
の下部電極２０３に印加する高周波電力を信号回路２０
４において連続し、あるいは断続してバイアスのパルス
化（バイアスＴＭ）を行うことでＴＭ条件でのエッチン
グを行っているが、図６に示すエッチング装置のよう
に、チャンバ２０２内にマイクロ波を供給するマイクロ
波回路２０８を信号回路２０４によって連続供給し、あ
るいは断続してプラズマ放電のパルス化（ソースＴＭ）
を行うことでＴＭ条件でのエッチングを行うようにして
もよい。
の下部電極２０３に印加する高周波電力を信号回路２０
４において連続し、あるいは断続してバイアスのパルス
化（バイアスＴＭ）を行うことでＴＭ条件でのエッチン
グを行っているが、図６に示すエッチング装置のよう
に、チャンバ２０２内にマイクロ波を供給するマイクロ
波回路２０８を信号回路２０４によって連続供給し、あ
るいは断続してプラズマ放電のパルス化（ソースＴＭ）
を行うことでＴＭ条件でのエッチングを行うようにして
もよい。
【００１８】また、前記実施形態のエッチング装置はＥ
ＣＲエッチング装置の例を示したが、プラズマ生成方式
がその他の方式、例えばＳＷＰ方式、誘導結合方式、ヘ
リコンプラズマ等の他のエッチング装置を用いても本発
明を同様に適用することが可能である。
ＣＲエッチング装置の例を示したが、プラズマ生成方式
がその他の方式、例えばＳＷＰ方式、誘導結合方式、ヘ
リコンプラズマ等の他のエッチング装置を用いても本発
明を同様に適用することが可能である。
【００１９】
【発明の効果】以上説明したように本発明は、配線膜が
全厚さにわたってエッチングされて配線膜が分離される
まではＣＷ条件でのエッチングを行うことで、後にエッ
チング残渣が生じる要因を解消でき、配線膜が分離され
る時点ないしその後はＴＭ条件でのエッチングを行うこ
とで、配線膜でのチャージアップによるデバイスへの電
気的ダメージを防止することができ、これにより電気的
ダメージのない、かつ配線ショートのない、信頼性の高
い半導体装置の製造が可能になる。また、この場合、Ｔ
Ｍ条件により配線膜が全膜厚にわたってエッチングされ
た後に再度ＣＷ条件でのエッチングを行うことにより、
エッチング残渣をさらに好適に防止することが可能にな
る。
全厚さにわたってエッチングされて配線膜が分離される
まではＣＷ条件でのエッチングを行うことで、後にエッ
チング残渣が生じる要因を解消でき、配線膜が分離され
る時点ないしその後はＴＭ条件でのエッチングを行うこ
とで、配線膜でのチャージアップによるデバイスへの電
気的ダメージを防止することができ、これにより電気的
ダメージのない、かつ配線ショートのない、信頼性の高
い半導体装置の製造が可能になる。また、この場合、Ｔ
Ｍ条件により配線膜が全膜厚にわたってエッチングされ
た後に再度ＣＷ条件でのエッチングを行うことにより、
エッチング残渣をさらに好適に防止することが可能にな
る。
【図１】本発明の実施形態の製造工程を説明するための
工程断面図である。
工程断面図である。
【図２】エッチング装置の概略構成図である。
【図３】ＣＷ条件とＴＭ条件の高周波印加状態を説明す
るためのタイミング図である。
るためのタイミング図である。
【図４】本発明の製造方法と従来の製造方法の各工程の
比較図である。
比較図である。
【図５】ＩＥＰエッチング装置の概略構成を示す図であ
る。
る。
【図６】本発明にかかるエッチング装置の他の例を示す
概略構成図である。
概略構成図である。
【図７】本発明が製造しようとする半導体装置の断面図
とその配線パターン図である。
とその配線パターン図である。
【図８】従来の製造方法での問題点を説明するための断
面図である。
面図である。
１０１ シリコン基板 １０２ 素子分離絶縁膜 １０３ ゲート絶縁膜 １０４ ゲート電極 １０５ 不純物層（ソース・ドレイン領域） １０６ 層間絶縁膜 １０７ コンタクトホール １０８ メタル膜 １０９ フォトレジスト ２０１ エッチング装置 ２０２ チャンバ ２０３ 下部電極 ２０４ 信号回路 ２０５ 高周波回路 ２０６，２０７ 磁場コイル ２０８ マイクロ波回路
Claims (7)
- 【請求項１】 半導体基板上に形成された配線膜をプラ
ズマエッチング法によりエッチングする工程を含む配線
エッチング方法において、前記配線膜が全膜厚にわたっ
てエッチングされるよりも前の所定の膜厚まではＣＷ条
件（プラズマ放電を連続的に放電させる条件）でのエッ
チングを行い、それ以降はＴＭ条件（プラズマ放電を断
続的に放電させる条件）でのエッチングを行うことを特
徴とする半導体装置の配線エッチング方法。 - 【請求項２】 半導体基板上に形成された配線膜をプラ
ズマエッチング法によりエッチングする工程を含む配線
エッチング方法において、前記配線膜が全膜厚にわたっ
てエッチングされるよりも前の所要の膜厚まではＣＷ条
件でのエッチングを行い、それ以降はＴＭ条件でのエッ
チングを行ない、前記配線膜が全膜厚にわたってエッチ
ングされた後はＣＷ条件でのエッチングを行うことを特
徴とする半導体装置の配線エッチング方法。 - 【請求項３】 前記配線膜の膜厚を検出し、前記膜厚が
前記所定の膜厚に達した時点で前記ＣＷ条件からＴＭ条
件への切り換えを行うことを特徴とする請求項１または
２に記載の半導体装置の配線エッチング方法。 - 【請求項４】 前記配線膜の膜厚を検出する方法がＩＥ
Ｐ（光干渉型エンドポイント）技術であることを特徴と
する請求項３に記載の半導体装置の配線エッチング方
法。 - 【請求項５】 前記ＣＷ条件からＴＭ条件への切り換え
時に、前記プラズマの放電を一旦停止することを特徴と
する請求項１ないし４のいずれかに記載の半導体装置の
配線エッチング方法。 - 【請求項６】 前記ＴＭ条件では、エッチング装置に印
加する高周波電力を断続して印加することを特徴とする
請求項１ないし５のいずれかに記載の半導体装置の配線
エッチング方法。 - 【請求項７】 前記ＴＭ条件では、エッチング装置に供
給するマイクロ波を断続して供給することを特徴とする
請求項１ないし５のいずれかに記載の半導体装置の配線
エッチング方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000195609A JP2002016047A (ja) | 2000-06-29 | 2000-06-29 | 半導体装置の配線エッチング方法 |
| TW090115021A TW506013B (en) | 2000-06-29 | 2001-06-19 | Etching method and apparatus for semiconductor device |
| KR1020010036492A KR20020002235A (ko) | 2000-06-29 | 2001-06-26 | 정전 보호 회로 |
| US09/891,350 US20020001861A1 (en) | 2000-06-29 | 2001-06-27 | Electrostatic protection circuit |
| GB0115878A GB2368193A (en) | 2000-06-29 | 2001-06-28 | Semiconductor etching method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000195609A JP2002016047A (ja) | 2000-06-29 | 2000-06-29 | 半導体装置の配線エッチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002016047A true JP2002016047A (ja) | 2002-01-18 |
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ID=18694253
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000195609A Pending JP2002016047A (ja) | 2000-06-29 | 2000-06-29 | 半導体装置の配線エッチング方法 |
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|---|---|
| US (1) | US20020001861A1 (ja) |
| JP (1) | JP2002016047A (ja) |
| KR (1) | KR20020002235A (ja) |
| GB (1) | GB2368193A (ja) |
| TW (1) | TW506013B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003282547A (ja) * | 2002-03-26 | 2003-10-03 | Ulvac Japan Ltd | 高選択比かつ大面積高均一プラズマ処理方法及び装置 |
| JP2018026501A (ja) * | 2016-08-12 | 2018-02-15 | 東京エレクトロン株式会社 | 基板処理方法及び基板処理装置 |
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| Publication number | Publication date |
|---|---|
| GB2368193A (en) | 2002-04-24 |
| US20020001861A1 (en) | 2002-01-03 |
| KR20020002235A (ko) | 2002-01-09 |
| GB0115878D0 (en) | 2001-08-22 |
| TW506013B (en) | 2002-10-11 |
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| Date | Code | Title | Description |
|---|---|---|---|
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
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