JP3210469B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、半導体基板上の絶縁膜を高選択
比でエッチングする技術に関するものである。
製造技術に関し、特に、半導体基板上の絶縁膜を高選択
比でエッチングする技術に関するものである。
【０００２】
【従来の技術】半導体集積回路装置の製造工程で使用さ
れているエッチング装置は、プラズマ放電空間に磁界を
導入してプラズマ放電効率を向上させたＥＣＲ(Electro
n Cycrotron Resonance)方式やマグネトロン方式のプラ
ズマエッチング装置が主流となっている。
れているエッチング装置は、プラズマ放電空間に磁界を
導入してプラズマ放電効率を向上させたＥＣＲ(Electro
n Cycrotron Resonance)方式やマグネトロン方式のプラ
ズマエッチング装置が主流となっている。
【０００３】このようなプラズマエッチング装置を使用
して、より微細化、複雑化した半導体デバイスを製造す
るためには、被エッチング材料である膜の選択性を安定
に確保した高選択エッチング技術が必要とされ、なかで
も酸化シリコン（ＳｉＯ2)膜上に堆積した窒化シリコン
（Ｓｉ3 Ｎ4)膜の高選択エッチングは、極めて重要な課
題となっている。
して、より微細化、複雑化した半導体デバイスを製造す
るためには、被エッチング材料である膜の選択性を安定
に確保した高選択エッチング技術が必要とされ、なかで
も酸化シリコン（ＳｉＯ2)膜上に堆積した窒化シリコン
（Ｓｉ3 Ｎ4)膜の高選択エッチングは、極めて重要な課
題となっている。
【０００４】また、今後の半導体デバイスにおいては、
高集積化に加えて拡散層のシャロー化が一層進むことか
ら、低ダメージのエッチングも同時に要求されている。
特に、前記した窒化シリコン膜は、半導体素子の基本特
性を決定する拡散層形成工程においても使用されるた
め、高選択エッチングと共に低エネルギー、異方性のエ
ッチング技術が不可欠である。
高集積化に加えて拡散層のシャロー化が一層進むことか
ら、低ダメージのエッチングも同時に要求されている。
特に、前記した窒化シリコン膜は、半導体素子の基本特
性を決定する拡散層形成工程においても使用されるた
め、高選択エッチングと共に低エネルギー、異方性のエ
ッチング技術が不可欠である。
【０００５】なお、窒化シリコン膜の高選択エッチング
技術の一つに、特開昭５９−２２２９３３号公報記載の
エッチング方法がある。このエッチング方法は、平行平
板方式のプラズマエッチング装置を使用し、0.０１〜0.
１Torrの真空中、ＣＨ2 Ｆ2ガスまたはＣＨ3 Ｆガスを
用いて窒化シリコン膜の高選択エッチングを実現してい
る。
技術の一つに、特開昭５９−２２２９３３号公報記載の
エッチング方法がある。このエッチング方法は、平行平
板方式のプラズマエッチング装置を使用し、0.０１〜0.
１Torrの真空中、ＣＨ2 Ｆ2ガスまたはＣＨ3 Ｆガスを
用いて窒化シリコン膜の高選択エッチングを実現してい
る。
【０００６】
【発明が解決しようとする課題】マイクロ波ＥＣＲ方式
のプラズマエッチング装置を使用し、窒化シリコン膜、
酸化シリコン膜のそれぞれをＣＨ2 Ｆ2 でエッチングし
て両者の選択比〔窒化シリコン膜のエッチング速度／酸
化シリコン膜エッチング速度）を求めると、約４０前後
の高い選択比が得られる。
のプラズマエッチング装置を使用し、窒化シリコン膜、
酸化シリコン膜のそれぞれをＣＨ2 Ｆ2 でエッチングし
て両者の選択比〔窒化シリコン膜のエッチング速度／酸
化シリコン膜エッチング速度）を求めると、約４０前後
の高い選択比が得られる。
【０００７】ところが、酸化シリコン膜上に堆積した窒
化シリコン膜を上記の装置および反応ガスを使ってエッ
チングしても、このような高い選択比は得られない。こ
れは、窒化シリコン膜をエッチングする際に大量に発生
する窒素（Ｎ2)がエッチングチャンバに連続供給される
反応ガス（ＣＨ2 Ｆ2)と反応し、酸化シリコン膜のエッ
チャントを生成するためと考えられる。
化シリコン膜を上記の装置および反応ガスを使ってエッ
チングしても、このような高い選択比は得られない。こ
れは、窒化シリコン膜をエッチングする際に大量に発生
する窒素（Ｎ2)がエッチングチャンバに連続供給される
反応ガス（ＣＨ2 Ｆ2)と反応し、酸化シリコン膜のエッ
チャントを生成するためと考えられる。
【０００８】すなわち、窒化シリコン膜のエッチングの
初期の段階では、下記の式(1) ＣＨ2 Ｆ2 →ＣＨ2 Ｆ＋Ｆ （１） により、反応ガス（ＣＨ2 Ｆ2)が解離してフッ素（Ｆ）
が発生し、次に下記の式(2) １２Ｆ＋３Ｓｉ3 Ｎ4 →３ＳｉＦ4 ＋６Ｎ2 （２） により、Ｆをエッチャントとする窒化シリコン膜のエッ
チングが開始される。
初期の段階では、下記の式(1) ＣＨ2 Ｆ2 →ＣＨ2 Ｆ＋Ｆ （１） により、反応ガス（ＣＨ2 Ｆ2)が解離してフッ素（Ｆ）
が発生し、次に下記の式(2) １２Ｆ＋３Ｓｉ3 Ｎ4 →３ＳｉＦ4 ＋６Ｎ2 （２） により、Ｆをエッチャントとする窒化シリコン膜のエッ
チングが開始される。
【０００９】次に、上記式(2) の反応で発生したＮ
2 は、連続供給される反応ガス（ＣＨ2Ｆ2)と反応し、
下記の式(3) ６ＣＨ2 Ｆ2 ＋５Ｎ2 →６ＣＮ＋４ＮＨ3 ＋１２Ｆ （３） に従って窒化シリコン膜のエッチャント（Ｆ）を大量に
発生するため、窒化シリコン膜のエッチングがさらに進
行する。
2 は、連続供給される反応ガス（ＣＨ2Ｆ2)と反応し、
下記の式(3) ６ＣＨ2 Ｆ2 ＋５Ｎ2 →６ＣＮ＋４ＮＨ3 ＋１２Ｆ （３） に従って窒化シリコン膜のエッチャント（Ｆ）を大量に
発生するため、窒化シリコン膜のエッチングがさらに進
行する。
【００１０】このとき、上記式(3) の反応と並行して、
下記の式(4) ３ＣＨ2 Ｆ2 ＋Ｎ2 →３ＣＦ2 ＋２ＮＨ3 （４） で示す反応も起こっている。
下記の式(4) ３ＣＨ2 Ｆ2 ＋Ｎ2 →３ＣＦ2 ＋２ＮＨ3 （４） で示す反応も起こっている。
【００１１】ところが、上記式(4) の反応で発生するＣ
Ｆ2 は、酸化シリコン膜のエッチャントであるため、窒
化シリコン膜と酸化シリコン膜とが共存した状態（窒化
シリコン膜のエッチングによって下地の酸化シリコン膜
の一部が露出した状態）では、酸化シリコン膜がこのＣ
Ｆ2 でエッチングされてしまい、窒化シリコン膜を高選
択比でエッチングすることが困難となる。
Ｆ2 は、酸化シリコン膜のエッチャントであるため、窒
化シリコン膜と酸化シリコン膜とが共存した状態（窒化
シリコン膜のエッチングによって下地の酸化シリコン膜
の一部が露出した状態）では、酸化シリコン膜がこのＣ
Ｆ2 でエッチングされてしまい、窒化シリコン膜を高選
択比でエッチングすることが困難となる。
【００１２】本発明の目的は、酸化シリコン膜上に堆積
した窒化シリコン膜を高選択比でエッチングすることの
できる技術を提供することにある。
した窒化シリコン膜を高選択比でエッチングすることの
できる技術を提供することにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、下記の
とおりである。
発明のうち、代表的なものの概要を説明すれば、下記の
とおりである。
【００１５】（１）本発明の半導体集積回路装置の製造
方法は、エッチングチャンバ内の、電極を備えたステー
ジ上に、第１の絶縁膜と第２の絶縁膜とが順次積層され
た半導体基板を設置し、前記電極を通じて前記半導体基
板に第１の高周波電力を印加し、前記第２の絶縁膜の露
出面をプラズマエッチングする第１の工程と、前記第１
の工程に引き続き、前記エッチングチャンバ内におい
て、前記電極を通じて前記第２の絶縁膜と前記第１の絶
縁膜の露出面とが共存する前記半導体基板に、第２の高
周波電力と第３の高周波電力とを交互に繰り返して印加
し、前記第３の高周波電力の印加段階で前記第２の絶縁
膜のプラズマエッチングを抑制することにより、前記第
２の絶縁膜を前記第１の絶縁膜に対して選択的にプラズ
マエッチングする第２の工程とを有するものである。
方法は、エッチングチャンバ内の、電極を備えたステー
ジ上に、第１の絶縁膜と第２の絶縁膜とが順次積層され
た半導体基板を設置し、前記電極を通じて前記半導体基
板に第１の高周波電力を印加し、前記第２の絶縁膜の露
出面をプラズマエッチングする第１の工程と、前記第１
の工程に引き続き、前記エッチングチャンバ内におい
て、前記電極を通じて前記第２の絶縁膜と前記第１の絶
縁膜の露出面とが共存する前記半導体基板に、第２の高
周波電力と第３の高周波電力とを交互に繰り返して印加
し、前記第３の高周波電力の印加段階で前記第２の絶縁
膜のプラズマエッチングを抑制することにより、前記第
２の絶縁膜を前記第１の絶縁膜に対して選択的にプラズ
マエッチングする第２の工程とを有するものである。
【００１６】（２）本発明の半導体集積回路装置の製造
方法は、半導体基板上に第１の絶縁膜を形成する工程
と、前記第１の絶縁膜が形成された前記半導体基板上に
第２の絶縁膜を形成する工程と、エッチングチャンバ内
の、電極が設けられたステージ上に前記半導体基板を設
置し、前記電極を通じて前記半導体基板に第１の高周波
電力を印加し、プラズマを用いて前記第２の絶縁膜を所
定の厚さにプラズマエッチングする工程と、前記第２の
絶縁膜と前記第１の絶縁膜の露出面とが共存する前記半
導体基板に、第２の高周波電力と、前記第２の高周波電
力よりも低い第３の高周波電力とを交互に繰り返して印
加し、前記第３の高周波電力の印加段階で前記第２の絶
縁膜のプラズマエッチングを抑制することにより、前記
第２の絶縁膜を前記第１の絶縁膜に対して選択的にプラ
ズマエッチングする工程とを有するものである。
方法は、半導体基板上に第１の絶縁膜を形成する工程
と、前記第１の絶縁膜が形成された前記半導体基板上に
第２の絶縁膜を形成する工程と、エッチングチャンバ内
の、電極が設けられたステージ上に前記半導体基板を設
置し、前記電極を通じて前記半導体基板に第１の高周波
電力を印加し、プラズマを用いて前記第２の絶縁膜を所
定の厚さにプラズマエッチングする工程と、前記第２の
絶縁膜と前記第１の絶縁膜の露出面とが共存する前記半
導体基板に、第２の高周波電力と、前記第２の高周波電
力よりも低い第３の高周波電力とを交互に繰り返して印
加し、前記第３の高周波電力の印加段階で前記第２の絶
縁膜のプラズマエッチングを抑制することにより、前記
第２の絶縁膜を前記第１の絶縁膜に対して選択的にプラ
ズマエッチングする工程とを有するものである。
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【作用】上記した手段によれば、高い値の高周波バイア
スを印加したときに第１の膜のエッチングを進行させ、
低い値の高周波バイアスを印加したときに副反応生成物
を排気しつつエッチングを進行させることにより、高い
選択比を以て第１の膜をエッチングすることができる。
スを印加したときに第１の膜のエッチングを進行させ、
低い値の高周波バイアスを印加したときに副反応生成物
を排気しつつエッチングを進行させることにより、高い
選択比を以て第１の膜をエッチングすることができる。
【００３１】
【実施例】図１は、本発明の一実施例であるマイクロ波
ＥＣＲ方式のプラズマエッチング装置を示す全体構成図
である。
ＥＣＲ方式のプラズマエッチング装置を示す全体構成図
である。
【００３２】このエッチング装置のエッチングチャンバ
１内には、半導体基板などの試料２を載置するためのス
テージ３が設けられている。試料２は、ロボットハンド
などを介してエッチングチャンバ１内に搬送され、ステ
ージ３の上に水平に載置される。エッチングチャンバ１
の外周には、このステージ３の近傍に磁場を形成するた
めのソレノイドコイル４、５が設置されている。
１内には、半導体基板などの試料２を載置するためのス
テージ３が設けられている。試料２は、ロボットハンド
などを介してエッチングチャンバ１内に搬送され、ステ
ージ３の上に水平に載置される。エッチングチャンバ１
の外周には、このステージ３の近傍に磁場を形成するた
めのソレノイドコイル４、５が設置されている。
【００３３】上記エッチングチャンバ１内には、ガス導
入口６を通じて外部のガス供給源から反応ガスが供給さ
れる。エッチングチャンバ１内は、ガス排気口７に接続
された真空ポンプ（図示せず）によって所望の真空度に
設定される。
入口６を通じて外部のガス供給源から反応ガスが供給さ
れる。エッチングチャンバ１内は、ガス排気口７に接続
された真空ポンプ（図示せず）によって所望の真空度に
設定される。
【００３４】エッチングチャンバ１の上方には、導波管
８が設けられている。この導波管８の奥端部には、例え
ば周波数2.４５ＧHzのマイクロ波を発生するマグネトロ
ン９が設置されている。このマグネトロン９から発生す
るマイクロ波は、前記ソレノイドコイル４、５によって
形成された磁場と相互作用してエッチングチャンバ１内
の反応ガスを励起させ、ステージ３の近傍に高密度のプ
ラズマを形成する。
８が設けられている。この導波管８の奥端部には、例え
ば周波数2.４５ＧHzのマイクロ波を発生するマグネトロ
ン９が設置されている。このマグネトロン９から発生す
るマイクロ波は、前記ソレノイドコイル４、５によって
形成された磁場と相互作用してエッチングチャンバ１内
の反応ガスを励起させ、ステージ３の近傍に高密度のプ
ラズマを形成する。
【００３５】前記ステージ３上の試料２には、電極１０
を通じてＲＦ電源１１から所定のＲＦ電力が印加され
る。このＲＦ電源１１には、制御装置１２が接続されて
おり、あらかじめ設定した２つの値のＲＦ電力を交互に
ステージ３に印加できるようになっている。
を通じてＲＦ電源１１から所定のＲＦ電力が印加され
る。このＲＦ電源１１には、制御装置１２が接続されて
おり、あらかじめ設定した２つの値のＲＦ電力を交互に
ステージ３に印加できるようになっている。
【００３６】図２は、酸化シリコン膜上に堆積した窒化
シリコン膜を上記プラズマエッチング装置を用いてエッ
チングする場合のタイミングチャートである。
シリコン膜を上記プラズマエッチング装置を用いてエッ
チングする場合のタイミングチャートである。
【００３７】窒化シリコン膜のエッチングが進行してい
る間、反応ガスは連続してエッチングチャンバ１内に供
給され、マイクロ波によるプラズマ放電も連続して行わ
れる。被エッチング膜が窒化シリコン膜のみの場合は、
あらかじめ設定した２つのＲＦ電力値のうち、高い値の
ＲＦ電力（High) を印加してエッチングを速やかに進行
させる。なお、このとき印加するＲＦ電力値は、窒化シ
リコン膜のエッチングの終点付近で印加する高い値のＲ
Ｆ電力（High) よりさらに高くてもよい。
る間、反応ガスは連続してエッチングチャンバ１内に供
給され、マイクロ波によるプラズマ放電も連続して行わ
れる。被エッチング膜が窒化シリコン膜のみの場合は、
あらかじめ設定した２つのＲＦ電力値のうち、高い値の
ＲＦ電力（High) を印加してエッチングを速やかに進行
させる。なお、このとき印加するＲＦ電力値は、窒化シ
リコン膜のエッチングの終点付近で印加する高い値のＲ
Ｆ電力（High) よりさらに高くてもよい。
【００３８】次に、試料（半導体基板）面内での窒化シ
リコン膜のエッチング終点のばらつきを考慮し、窒化シ
リコン膜のエッチングが終点に近づいたところでＲＦ電
力値を所定の時間間隔で交互に上下させる。すなわち、
窒化シリコン膜と下地の酸化シリコン膜とが共存したオ
ーバーエッチング状態では、高い値のＲＦ電力（High)
を印加したときに窒化シリコン膜のエッチングを進行さ
せ、低い値のＲＦ電力（Low)を印加したときに副反応生
成物（酸化シリコン膜のエッチャント）をエッチングチ
ャンバ１外に排気することによって下地の酸化シリコン
膜のエッチングを抑制する。そして、この操作を交互に
繰り返すことにより、高選択比を確保しながら窒化シリ
コン膜をエッチングする。
リコン膜のエッチング終点のばらつきを考慮し、窒化シ
リコン膜のエッチングが終点に近づいたところでＲＦ電
力値を所定の時間間隔で交互に上下させる。すなわち、
窒化シリコン膜と下地の酸化シリコン膜とが共存したオ
ーバーエッチング状態では、高い値のＲＦ電力（High)
を印加したときに窒化シリコン膜のエッチングを進行さ
せ、低い値のＲＦ電力（Low)を印加したときに副反応生
成物（酸化シリコン膜のエッチャント）をエッチングチ
ャンバ１外に排気することによって下地の酸化シリコン
膜のエッチングを抑制する。そして、この操作を交互に
繰り返すことにより、高選択比を確保しながら窒化シリ
コン膜をエッチングする。
【００３９】次に、一例として、バイポーラトランジス
タのエミッタ領域を開孔する工程に上記のエッチング方
法を適用した実施例を説明する。
タのエミッタ領域を開孔する工程に上記のエッチング方
法を適用した実施例を説明する。
【００４０】まず、図３に示すような半導体基板２を用
意する。この半導体基板２のベース領域２０上には、多
結晶シリコン膜２１、酸化シリコン膜２２が順次堆積さ
れている。ベース領域２０上の一部には、エミッタ領域
を形成するための開孔２３が形成され、この開孔２３内
および酸化シリコン膜２２上には、エッチングによる半
導体基板２のダメージを低減するための薄い酸化シリコ
ン膜２４が堆積されており、この酸化シリコン膜２４上
には窒化シリコン膜２５が堆積されている。
意する。この半導体基板２のベース領域２０上には、多
結晶シリコン膜２１、酸化シリコン膜２２が順次堆積さ
れている。ベース領域２０上の一部には、エミッタ領域
を形成するための開孔２３が形成され、この開孔２３内
および酸化シリコン膜２２上には、エッチングによる半
導体基板２のダメージを低減するための薄い酸化シリコ
ン膜２４が堆積されており、この酸化シリコン膜２４上
には窒化シリコン膜２５が堆積されている。
【００４１】次に、前記プラズマエッチング装置を使っ
て半導体基板２上の窒化シリコン膜２５をエッチバック
し、開孔２３の側壁にサイドウォールスペーサ２６を形
成する（図４）。このエッチバック工程では、開孔２３
の底部に酸化シリコン膜２４が残っている状態でエッチ
ングを停止する必要がある。
て半導体基板２上の窒化シリコン膜２５をエッチバック
し、開孔２３の側壁にサイドウォールスペーサ２６を形
成する（図４）。このエッチバック工程では、開孔２３
の底部に酸化シリコン膜２４が残っている状態でエッチ
ングを停止する必要がある。
【００４２】窒化シリコン膜２５のエッチングの初期段
階では、安定にエッチングを開始するために、半導体基
板２に印加するＲＦ電力を１００Ｗに設定する。エッチ
ングチャンバ１内の処理圧力は２０mTorr に設定する。
反応ガスはＣＨ2 Ｆ2 を使用し、その流量は３０sccmに
設定する。このとき、窒化シリコン膜２５のエッチング
は２００nm／分で進行する。
階では、安定にエッチングを開始するために、半導体基
板２に印加するＲＦ電力を１００Ｗに設定する。エッチ
ングチャンバ１内の処理圧力は２０mTorr に設定する。
反応ガスはＣＨ2 Ｆ2 を使用し、その流量は３０sccmに
設定する。このとき、窒化シリコン膜２５のエッチング
は２００nm／分で進行する。
【００４３】次に、窒化シリコン膜２５のエッチングが
終点に近づいたところで半導体基板２に印加するＲＦ電
力値を交互に上下させる。印加するＲＦ電力値は、それ
ぞれ８０Ｗ（High) および２０Ｗ（Low)とし、印加時間
は、それぞれ３秒、６秒とする。このとき、窒化シリコ
ン膜２５のエッチングは１５０nm／分（High) 、１０nm
／分（Low)で進行する。
終点に近づいたところで半導体基板２に印加するＲＦ電
力値を交互に上下させる。印加するＲＦ電力値は、それ
ぞれ８０Ｗ（High) および２０Ｗ（Low)とし、印加時間
は、それぞれ３秒、６秒とする。このとき、窒化シリコ
ン膜２５のエッチングは１５０nm／分（High) 、１０nm
／分（Low)で進行する。
【００４４】このように、高い値のＲＦ電力（High) を
印加したときに窒化シリコン膜２４のエッチングを進行
させ、低い値のＲＦ電力（Low)を印加したときに副反応
生成物（ＣＦ2 など）をエッチングチャンバ１外に排気
しつつエッチングを進行させることにより、高い選択比
を以て窒化シリコン膜２４のエッチングができることを
確認した。
印加したときに窒化シリコン膜２４のエッチングを進行
させ、低い値のＲＦ電力（Low)を印加したときに副反応
生成物（ＣＦ2 など）をエッチングチャンバ１外に排気
しつつエッチングを進行させることにより、高い選択比
を以て窒化シリコン膜２４のエッチングができることを
確認した。
【００４５】次に、ＤＲＡＭのメモリセルを製造する工
程に上記のエッチング方法を適用した実施例を説明す
る。
程に上記のエッチング方法を適用した実施例を説明す
る。
【００４６】まず、メモリセル選択用ＭＩＳＦＥＴの上
方に情報蓄積用容量素子（キャパシタ）を形成するスタ
ック構造のＤＲＡＭの製造工程〔ＶＬＳＩテクノロジー
(1990)参照〕のうち、窒化シリコン膜の選択エッチング
を必要とする３つの工程の断面図を図５〜図１０に示
す。
方に情報蓄積用容量素子（キャパシタ）を形成するスタ
ック構造のＤＲＡＭの製造工程〔ＶＬＳＩテクノロジー
(1990)参照〕のうち、窒化シリコン膜の選択エッチング
を必要とする３つの工程の断面図を図５〜図１０に示
す。
【００４７】図５において、ｐ- 型のシリコン単結晶か
らなる半導体基板２にはｐ型ウエル３０が形成され、そ
の主面の素子分離領域にはフィールド絶縁膜３１が形成
されている。ｐ型ウエル３０の活性領域の主面に形成さ
れたメモリセルを構成するｎチャネル型ＭＩＳＦＥＴ
は、ｎ型の半導体領域３２、ゲート絶縁膜３３およびゲ
ート電極３４からなる。ゲート電極３４上には酸化シリ
コン膜３５が形成され、その側壁には酸化シリコン膜か
らなるサイドウォールスペーサ３６が形成されている。
ＭＩＳＦＥＴの上部には、薄い酸化シリコン膜３７を介
して窒化シリコン膜３８が堆積されている。
らなる半導体基板２にはｐ型ウエル３０が形成され、そ
の主面の素子分離領域にはフィールド絶縁膜３１が形成
されている。ｐ型ウエル３０の活性領域の主面に形成さ
れたメモリセルを構成するｎチャネル型ＭＩＳＦＥＴ
は、ｎ型の半導体領域３２、ゲート絶縁膜３３およびゲ
ート電極３４からなる。ゲート電極３４上には酸化シリ
コン膜３５が形成され、その側壁には酸化シリコン膜か
らなるサイドウォールスペーサ３６が形成されている。
ＭＩＳＦＥＴの上部には、薄い酸化シリコン膜３７を介
して窒化シリコン膜３８が堆積されている。
【００４８】図５および図６は、上記窒化シリコン膜３
８を全面エッチバックし、各メモリセル間の段差を平坦
化する工程である。このエッチングは、窒化シリコン膜
３８と下地の酸化シリコン膜３７とが両方共残っている
状態で停止させ、しかも窒化シリコン膜３８がＭＩＳＦ
ＥＴ間に均一に残るようにする（図６）ため、前記プラ
ズマエッチング装置を使い、２つのＲＦ電力値（High,L
ow) およびそれらを上下させる間隔を最適化して行う。
８を全面エッチバックし、各メモリセル間の段差を平坦
化する工程である。このエッチングは、窒化シリコン膜
３８と下地の酸化シリコン膜３７とが両方共残っている
状態で停止させ、しかも窒化シリコン膜３８がＭＩＳＦ
ＥＴ間に均一に残るようにする（図６）ため、前記プラ
ズマエッチング装置を使い、２つのＲＦ電力値（High,L
ow) およびそれらを上下させる間隔を最適化して行う。
【００４９】図７および図８は、フォトレジスト３９を
マスクとして上記窒化シリコン膜３８をエッチングし、
ＭＩＳＦＥＴ間に引出し用のコンタクトホールを形成す
る工程である。この場合は、フォトレジスト３９の合わ
せなどの関係で、エッチングの初期段階から酸化シリコ
ン膜３７がエッチング加工面に大きく露出する。従っ
て、このエッチング工程では、最初からＲＦ電力を上下
させるか、または安定にエッチングを開始するために高
い値のＲＦ電力を数秒間印加してエッチングを行った
後、ＲＦ電力を上下させる。
マスクとして上記窒化シリコン膜３８をエッチングし、
ＭＩＳＦＥＴ間に引出し用のコンタクトホールを形成す
る工程である。この場合は、フォトレジスト３９の合わ
せなどの関係で、エッチングの初期段階から酸化シリコ
ン膜３７がエッチング加工面に大きく露出する。従っ
て、このエッチング工程では、最初からＲＦ電力を上下
させるか、または安定にエッチングを開始するために高
い値のＲＦ電力を数秒間印加してエッチングを行った
後、ＲＦ電力を上下させる。
【００５０】図９および図１０は、開孔部に段差を持っ
たコンタクトホールを形成する工程である。平坦化膜に
窒化シリコン膜４０を使用し、さらにその上にＢＰＳＧ
(Boron-doped Phospho Silicate Glass)膜４１を堆積
し、これをリフローしてより均一な平坦化を図ってい
る。図中、４２、４３および４４は酸化シリコン膜、４
５は酸化シリコン膜からなるサイドウォールスペーサ、
４６はビット線で、下層から順に多結晶シリコン膜４
７、４８およびタングステンシリサイド膜４９で構成さ
れている。５０はフォトレジストである。
たコンタクトホールを形成する工程である。平坦化膜に
窒化シリコン膜４０を使用し、さらにその上にＢＰＳＧ
(Boron-doped Phospho Silicate Glass)膜４１を堆積
し、これをリフローしてより均一な平坦化を図ってい
る。図中、４２、４３および４４は酸化シリコン膜、４
５は酸化シリコン膜からなるサイドウォールスペーサ、
４６はビット線で、下層から順に多結晶シリコン膜４
７、４８およびタングステンシリサイド膜４９で構成さ
れている。５０はフォトレジストである。
【００５１】このエッチングは、ＢＰＳＧ膜４１のエッ
チング、窒化シリコン膜４０のエッチング、窒化シリコ
ン膜４０と酸化シリコン膜（４４、４３、４２）との共
存状態でのエッチングという順序で進むため、ＢＰＳＧ
膜４１のみのエッチングと、２つのＲＦ電力値を上下さ
せる本実施例のエッチングとを組み合わせてステップエ
ッチングを行う。
チング、窒化シリコン膜４０のエッチング、窒化シリコ
ン膜４０と酸化シリコン膜（４４、４３、４２）との共
存状態でのエッチングという順序で進むため、ＢＰＳＧ
膜４１のみのエッチングと、２つのＲＦ電力値を上下さ
せる本実施例のエッチングとを組み合わせてステップエ
ッチングを行う。
【００５２】次に、半導体基板に形成した溝の中に情報
蓄積用容量素子（キャパシタ）を形成するトレンチ構造
のＤＲＡＭの製造工程のうち、窒化シリコン膜の選択エ
ッチングを必要とする工程の断面図を図１１〜図１５に
示す。
蓄積用容量素子（キャパシタ）を形成するトレンチ構造
のＤＲＡＭの製造工程のうち、窒化シリコン膜の選択エ
ッチングを必要とする工程の断面図を図１１〜図１５に
示す。
【００５３】この工程は、トレンチ上部にコンタクトホ
ールを形成する工程であり、図１１および図１２は、ト
レンチ上部の窒化シリコン膜６１を除去する工程を示し
ている。図中、６２、６３および６４は酸化シリコン
膜、６５は酸化シリコン膜からなるフィールド絶縁膜、
６６は窒化シリコン膜、６７および６８は多結晶シリコ
ン膜、６９はゲート電極である。
ールを形成する工程であり、図１１および図１２は、ト
レンチ上部の窒化シリコン膜６１を除去する工程を示し
ている。図中、６２、６３および６４は酸化シリコン
膜、６５は酸化シリコン膜からなるフィールド絶縁膜、
６６は窒化シリコン膜、６７および６８は多結晶シリコ
ン膜、６９はゲート電極である。
【００５４】図１３に示すように、コンタクトホールを
形成する前に別の窒化シリコン膜７０を堆積する工程が
あるため、図１１に示す状態でこの窒化シリコン膜７０
を堆積すると、図１４に示すように、トレンチ内の多結
晶シリコン膜６７、６８の上部で窒化シリコン膜６１、
７０の膜厚が厚くなり、コンタクトホールの加工が困難
となる。
形成する前に別の窒化シリコン膜７０を堆積する工程が
あるため、図１１に示す状態でこの窒化シリコン膜７０
を堆積すると、図１４に示すように、トレンチ内の多結
晶シリコン膜６７、６８の上部で窒化シリコン膜６１、
７０の膜厚が厚くなり、コンタクトホールの加工が困難
となる。
【００５５】そこで、前記図１２に示すように、あらか
じめトレンチ上部の窒化シリコン膜６１をエッチングで
除去した後、前記図１３に示すように、窒化シリコン膜
７０を堆積し、次に、図１５に示すように、フォトレジ
スト７１をマスクにしてコンタクトホールの加工を行
う。
じめトレンチ上部の窒化シリコン膜６１をエッチングで
除去した後、前記図１３に示すように、窒化シリコン膜
７０を堆積し、次に、図１５に示すように、フォトレジ
スト７１をマスクにしてコンタクトホールの加工を行
う。
【００５６】上記の工程においても、本実施例のエッチ
ング方法を適用することにより、窒化シリコン膜６１、
７０の高選択エッチングが可能となる。
ング方法を適用することにより、窒化シリコン膜６１、
７０の高選択エッチングが可能となる。
【００５７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００５８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００５９】本発明のエッチング方法によれば、高い値
の高周波バイアスを印加したときに窒化シリコン膜のエ
ッチングを進行させ、低い値の高周波バイアスを印加し
たときに副反応生成物を排気しつつエッチングを進行さ
せることにより、酸化シリコン膜上に積層した窒化シリ
コン膜を高選択比でエッチングすることができる。
の高周波バイアスを印加したときに窒化シリコン膜のエ
ッチングを進行させ、低い値の高周波バイアスを印加し
たときに副反応生成物を排気しつつエッチングを進行さ
せることにより、酸化シリコン膜上に積層した窒化シリ
コン膜を高選択比でエッチングすることができる。
【図１】本発明の一実施例であるマイクロ波ＥＣＲ方式
のプラズマエッチング装置を示す全体構成図である。
のプラズマエッチング装置を示す全体構成図である。
【図２】図１のプラズマエッチング装置を用いて酸化シ
リコン膜上に堆積した窒化シリコン膜をエッチングする
場合のタイミングチャートである。
リコン膜上に堆積した窒化シリコン膜をエッチングする
場合のタイミングチャートである。
【図３】本発明の一実施例であるエッチング方法を適用
したバイポーラトランジスタのエミッタ領域開孔工程を
示す半導体基板の要部断面図である。
したバイポーラトランジスタのエミッタ領域開孔工程を
示す半導体基板の要部断面図である。
【図４】本発明の一実施例であるエッチング方法を適用
したバイポーラトランジスタのエミッタ領域開孔工程を
示す半導体基板の要部断面図である。
したバイポーラトランジスタのエミッタ領域開孔工程を
示す半導体基板の要部断面図である。
【図５】本発明のエッチング方法を適用したＤＲＡＭの
製造方法の一実施例を示す半導体基板の要部断面図であ
る。
製造方法の一実施例を示す半導体基板の要部断面図であ
る。
【図６】本発明のエッチング方法を適用したＤＲＡＭの
製造方法の一実施例を示す半導体基板の要部断面図であ
る。
製造方法の一実施例を示す半導体基板の要部断面図であ
る。
【図７】本発明のエッチング方法を適用したＤＲＡＭの
製造方法の一実施例を示す半導体基板の要部断面図であ
る。
製造方法の一実施例を示す半導体基板の要部断面図であ
る。
【図８】本発明のエッチング方法を適用したＤＲＡＭの
製造方法の一実施例を示す半導体基板の要部断面図であ
る。
製造方法の一実施例を示す半導体基板の要部断面図であ
る。
【図９】本発明のエッチング方法を適用したＤＲＡＭの
製造方法の一実施例を示す半導体基板の要部断面図であ
る。
製造方法の一実施例を示す半導体基板の要部断面図であ
る。
【図１０】本発明のエッチング方法を適用したＤＲＡＭ
の製造方法の一実施例を示す半導体基板の要部断面図で
ある。
の製造方法の一実施例を示す半導体基板の要部断面図で
ある。
【図１１】本発明のエッチング方法を適用したＤＲＡＭ
の製造方法の他の実施例を示す半導体基板の要部断面図
である。
の製造方法の他の実施例を示す半導体基板の要部断面図
である。
【図１２】本発明のエッチング方法を適用したＤＲＡＭ
の製造方法の他の実施例を示す半導体基板の要部断面図
である。
の製造方法の他の実施例を示す半導体基板の要部断面図
である。
【図１３】本発明のエッチング方法を適用したＤＲＡＭ
の製造方法の他の実施例を示す半導体基板の要部断面図
である。
の製造方法の他の実施例を示す半導体基板の要部断面図
である。
【図１４】本発明のエッチング方法を適用したＤＲＡＭ
の製造方法の他の実施例を示す半導体基板の要部断面図
である。
の製造方法の他の実施例を示す半導体基板の要部断面図
である。
【図１５】本発明のエッチング方法を適用したＤＲＡＭ
の製造方法の他の実施例を示す半導体基板の要部断面図
である。
の製造方法の他の実施例を示す半導体基板の要部断面図
である。
１ エッチングチャンバ ２ 試料（半導体基板） ３ ステージ ４ ソレノイドコイル ５ ソレノイドコイル ６ ガス導入口 ７ ガス排気口 ８ 導波管 ９ マグネトロン １０ 電極 １１ ＲＦ電源 １２ 制御装置 １３ 導波管 ２０ ベース領域 ２１ 多結晶シリコン膜 ２２ 酸化シリコン膜 ２３ 開孔 ２４ 酸化シリコン膜 ２５ 窒化シリコン膜 ２６ サイドウォールスペーサ ３０ ｐ型ウエル ３１ フィールド絶縁膜 ３２ 半導体領域 ３３ ゲート絶縁膜 ３４ ゲート電極 ３５ 酸化シリコン膜 ３６ サイドウォールスペーサ ３７ 酸化シリコン膜 ３８ 窒化シリコン膜 ３９ フォトレジスト ４０ 窒化シリコン膜 ４１ ＢＰＳＧ膜 ４２ 酸化シリコン膜 ４３ 酸化シリコン膜 ４４ 酸化シリコン膜 ４５ サイドウォールスペーサ ４６ ビット線 ４７ 多結晶シリコン膜 ４８ 多結晶シリコン膜 ４９ タングステンシリサイド膜 ５０ フォトレジスト ６１ 窒化シリコン膜 ６２ 酸化シリコン膜 ６３ 酸化シリコン膜 ６４ 酸化シリコン膜 ６５ フィールド絶縁膜 ６６ 窒化シリコン膜 ６７ 多結晶シリコン膜 ６８ 多結晶シリコン膜 ６９ ゲート電極 ７０ 窒化シリコン膜 ７１ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−81926（ＪＰ，Ａ) 特開 昭57−138139（ＪＰ，Ａ) 特開 昭55−33060（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3065 C23F 4/00
Claims (5)
- 【請求項１】 エッチングチャンバ内の、電極を備えた
ステージ上に、第１の絶縁膜と第２の絶縁膜とが順次積
層された半導体基板を設置し、前記電極を通じて前記半
導体基板に第１の高周波電力を印加し、前記第２の絶縁
膜の露出面をプラズマエッチングする第１の工程と、前記第１の工程に 引き続き、前記エッチングチャンバ内
において、前記電極を通じて前記第２の絶縁膜と前記第
１の絶縁膜の露出面とが共存する前記半導体基板に、第
２の高周波電力と第３の高周波電力とを交互に繰り返し
て印加し、前記第３の高周波電力の印加段階で前記第２
の絶縁膜のプラズマエッチングを抑制することにより、
前記第２の絶縁膜を前記第１の絶縁膜に対して選択的に
プラズマエッチングする第２の工程と、 を有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項２】 前記第１の絶縁膜は酸化シリコン膜であ
り、前記第２の絶縁膜は窒化シリコン膜であることを特
徴とする請求項１記載の半導体集積回路装置の製造方
法。 - 【請求項３】 前記第１の工程における前記第２の絶縁
膜のエッチング速度は、前記第２の工程における前記第
２の絶縁膜のエッチング速度よりも大きいことを特徴と
する請求項１または２記載の半導体集積回路装置の製造
方法。 - 【請求項４】 半導体基板上に第１の絶縁膜を形成する
工程と、 前記第１の絶縁膜が形成された前記半導体基板上に第２
の絶縁膜を形成する工程と、エッチングチャンバ内の、電極が設けられたステージ上
に前記半導体基板を設置し、前記電極を通じて 前記半導
体基板に第１の高周波電力を印加し、プラズマを用いて
前記第２の絶縁膜を所定の厚さにプラズマエッチングす
る工程と、 前記第２の絶縁膜と前記第１の絶縁膜の露出面とが共存
する前記半導体基板に、第２の高周波電力と、前記第２
の高周波電力よりも低い第３の高周波電力とを交互に繰
り返して印加し、前記第３の高周波電力の印加段階で前
記第２の絶縁膜のプラズマエッチングを抑制することに
より、前記第２の絶縁膜を前記第１の絶縁膜に対して選
択的にプラズマエッチングする工程と、 を有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項５】 前記第２の絶縁膜を所定の厚さにドライ
エッチングする工程におけるエッチング速度は、前記第
２の絶縁膜を前記第１の絶縁膜に対して選択的にドライ
エッチングする工程におけるエッチング速度よりも大き
いことを特徴とする請求項４記載の半導体集積回路装置
の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05112293A JP3210469B2 (ja) | 1993-03-12 | 1993-03-12 | 半導体集積回路装置の製造方法 |
| US08/136,947 US5352324A (en) | 1992-11-05 | 1993-10-18 | Etching method and etching apparatus therefor |
| KR1019930021983A KR100279091B1 (ko) | 1992-11-05 | 1993-10-22 | 에칭방법 및 에칭장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05112293A JP3210469B2 (ja) | 1993-03-12 | 1993-03-12 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06267895A JPH06267895A (ja) | 1994-09-22 |
| JP3210469B2 true JP3210469B2 (ja) | 2001-09-17 |
Family
ID=12878005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05112293A Expired - Fee Related JP3210469B2 (ja) | 1992-11-05 | 1993-03-12 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3210469B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002016047A (ja) * | 2000-06-29 | 2002-01-18 | Nec Corp | 半導体装置の配線エッチング方法 |
| US7459100B2 (en) * | 2004-12-22 | 2008-12-02 | Lam Research Corporation | Methods and apparatus for sequentially alternating among plasma processes in order to optimize a substrate |
| JP5802454B2 (ja) | 2011-06-30 | 2015-10-28 | 株式会社日立ハイテクノロジーズ | プラズマ処理方法 |
| JP6846387B2 (ja) | 2018-06-22 | 2021-03-24 | 東京エレクトロン株式会社 | プラズマ処理方法及びプラズマ処理装置 |
| JP7101096B2 (ja) | 2018-10-12 | 2022-07-14 | 東京エレクトロン株式会社 | プラズマ処理方法及びプラズマ処理装置 |
-
1993
- 1993-03-12 JP JP05112293A patent/JP3210469B2/ja not_active Expired - Fee Related
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|---|---|
| JPH06267895A (ja) | 1994-09-22 |
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