JP2005057772A - クロック式障壁を備えたバーチャル・フェーズccdイメージ・センサー - Google Patents
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Abstract
【課題】スミアー効果の少ないバーチャル・フェーズ(Virtual Phase;VP)方式の電荷結合デバイス(Charge coupled device;CCD)イメージ・センサーを提供する。
【解決手段】電荷結合デバイス(200)は、2相ゲート構造を有し、クロック誘起の暗電流を本質的に低減するのに役立つクロック式障壁ピクセルのアーキテクチャを含む。電荷を蓄積しないクロック式障壁領域を形成する第1のクロック・ゲート(208)は第1のクロック信号入力(209)につながれる。クロック式井戸領域を形成する第2のクロック・ゲート(205)は第1のクロック・ゲート(208)に隣接しており、第2のクロック信号入力(206)につながれる。第1のクロック信号は第2のクロック信号と異なる電位レベルを有し、第1のクロック信号と第2のクロック信号とは同期している。
【選択図】図2
【解決手段】電荷結合デバイス(200)は、2相ゲート構造を有し、クロック誘起の暗電流を本質的に低減するのに役立つクロック式障壁ピクセルのアーキテクチャを含む。電荷を蓄積しないクロック式障壁領域を形成する第1のクロック・ゲート(208)は第1のクロック信号入力(209)につながれる。クロック式井戸領域を形成する第2のクロック・ゲート(205)は第1のクロック・ゲート(208)に隣接しており、第2のクロック信号入力(206)につながれる。第1のクロック信号は第2のクロック信号と異なる電位レベルを有し、第1のクロック信号と第2のクロック信号とは同期している。
【選択図】図2
Description
本発明は固体式イメージ・センサーに関するものであって、更に詳細には、高感度で、青色光に高い応答を有し、スミアー効果が小さく、また電荷を電圧に変換する前に単一キャリア衝突電離過程を利用して集積電荷を増倍するバーチャル・フェーズ(Virtual Phase;VP)電荷結合デバイス(Charge coupled device;CCD)イメージ・センサーに関する。
典型的なイメージ・センサーは入射する光子を電子に変換することによって光を検出する。変換された電子はピクセルのイメージ・センシング領域・アレイで集積(収集)される。集積が完了した後、収集された電子はCCD移送過程によって適当な蓄積領域に輸送され、更にその蓄積領域から検出ノードに輸送されて、そこで電子の電荷が電圧に変換される。この結果電圧は次にセンサーの出力端子に供給される。フル・フレーム(Full Frame;FF)及びフレーム転送(Frame Transfer;FT)デバイスでは、イメージ領域アレイ・レジスタのコラム・ピクセルに直接集積され、FTデバイスではフレーム・データを1つのブロックとしてすべてのコラムが並列的にメモリ領域アレイ・ピクセルに転送される。FTセンサー設計及び動作の一例はハイネチェック(Hynecek)に与えられた米国特許第5,430,481号に見出すことができる。
しかし、FTイメージ・センサーはスミアーという問題を抱えている。電荷転送過程において、転送速度は高いものの、輸送される電荷データは入射光に曝される。これは、輸送されたピクセル中に不要な電荷が生成及び集積する原因となり、それが転送される電荷を汚染し、スミアーを引き起こす。この問題を回避するために、フレーム・インターライン転送(Frame Interline Transfer;FIT)アーキテクチャが過去に開発された。これについては、例えば関口に発行された米国特許第5,442,395号に述べられている。このアーキテクチャでは、電荷はまず、FF及びFTデバイスのようにイメージ・センシング領域アレイのコラム・レジスタ中には位置していない特殊なフォト・サイトに集積される。集積サイクルが完了した後、フォト・サイトから電荷は入射光を遮蔽したコラム・レジスタ中に転送され、そこから更に蓄積領域に転送される。このように電荷は転送過程において常に入射光から遮蔽されるので顕著なスミアーは発生しない。メモリ領域を持たず、イメージ・センシング領域から直接行なう読み出し時に光を遮断するために機械的シャッタを使用するイメージ・センサーはFFイメージ・センサーと呼ばれる。FF、FT、及びFITの3つのタイプのセンサーはすべてVP技術を用いて構築することができる。この技術の詳細については、Hynecekに発行された米国特許第4,229,752号に述べられている。VP技術は電荷輸送のために少数のクロック・ラインを使用することと、高い量子効率を有することが特徴的であるが、クロックによって誘起される電荷による擬似的な暗電流が少量発生するという問題を有する。この問題はセンサー感度を上げて雑音を減らすために電荷増倍を利用する設計では欠点となる。電荷増倍を利用するCCDイメージ・センサー設計の一例は、いずれもHynecekに発行された米国特許第5,337,340号及び米国特許第6,278,142B1号に述べられている。電荷増倍器はそこに入力するすべての電荷を増倍するので、その中には暗電流も、クロックによって誘起される擬似的な暗電流も含まれる。これは低レベル光での応用においてセンサー性能を大きく制限する。デバイスを冷却することで通常の暗電流の生成は減らすことができるが、クロック誘起の擬似的な暗電流は低温で逆に増加する。
本発明の1つの目的は従来技術での制限を克服することである。本発明の別の目的は、スミアー効果を最小限に抑制する実際的なイメージ・センサー設計を提供することと、クロックによって誘起される暗電流の生成を大幅に低減するアーキテクチャを提供することである。本発明の更に別の目的は、シリアル・レジスタ及び電荷増倍レジスタでの擬似的な電荷生成を抑制する実用的な高性能イメージ・センサー設計を提供することである。イメージ・センシング領域及びメモリ領域にクロック式障壁を備えたピクセル・アーキテクチャを導入し、2相ゲート構造を採用することによって本発明のこの目的及びその他の目的を達成することができる。
図1で、符号100は標準的な従来技術のVP CCDデバイスのCCDチャネル中央に沿って取った断面図を簡略化して表しており、それと一緒にゲート・バイアス・レベルを高、低と変化させた場合の、各種デバイス区分での対応するチャネル電位分布を示している。p形基板101はその表面付近にn形埋め込みチャネル注入領域102を有する。酸化物層104が基板をポリシリコンのゲート電極105から分離しており、後者は金属配線106によって一括してバイアス端子につながれている。p+形バーチャル・フェーズの注入領域103はゲート電極105相互間に注入されている。電荷転送の方向性は基板表面付近のポリシリコン・ゲート電極105及びVPゲート領域103の直下に追加の注入107及び108を行なうことによって導入される。この構造は、過剰な移動電荷を排除した後、ゲート・バイアスが低レベルの場合はセグメント116、112、119、110、115、116によって、またゲート・バイアスが高レベルの場合はセグメント116、113、114、111、115、116によって示される電位分布を各ピクセル中に生成する。井戸111に蓄積される電荷パケット118はゲート105に低バイアスが印加されたときにレベル110に転送され、井戸116に流れて電荷パケット117となる。ゲート105に高バイアスが印加されたときは、井戸116からの電荷パケット117は井戸111に流れて、そこで電荷パケット118となる。ポリシリコン・ゲート105に高及び低バイアスを反復印加することによって、電荷パケットはCCDレジスタに沿ってイメージ領域ピクセルからメモリ領域ピクセルに輸送され、更にメモリ領域ピクセルからシリアル・レジスタを経由して最終の検出のための電荷検出ノードに送られて、出力電圧へ変換される。このことは当業者には良く知られているので、これ以上の詳細について説明することはしない。しかし、注目すべき重要な点は、ポリシリコン・ゲートのバイアスが高から低へ遷移するときの、井戸電位ステップ114の減少である。ステップ114はより小さいステップ119に大幅に縮小される。電位ステップの減少は、ゲートのクロック電圧振幅の低減及び電荷転送効率(Charge Transfer Efficiency;CTE)の改善のために有利である。電位ステップの減少はポリシリコン・ゲート105下のシリコンと二酸化シリコンとの界面に正孔が蓄積したことの結果である。しかし、界面に正孔が蓄積することによる逆の効果も1つある。すなわち、再びゲートが低から高バイアスに遷移するとき、正孔がチャネル・ストップ及びp+形領域103に抜け出すのであるが、この過程において衝突電離を引き起こす。この衝突電離は新しい電子−正孔対を生成し、電子は井戸に集積されて望ましくないクロック誘起の暗電流となる。障壁領域113と井戸領域111はどちらも1つの電極105の下に形成されるため、この問題を回避するためにそれらの電位レベルを別々に制御しようと考えてもそれはできない。これは1つのゲート電極だけで電荷転送を行うVP CCD技術の簡略化の報いである。
従って、電荷増倍を利用し、そのピクセルがVP技術のすべての特長を引き継ぐうえに、クロック誘起の擬似的な暗電流を生成することのないVP FF、FT、及びFIT CCDイメージ・センサーを設計することが望まれる。
この問題に対する1つの解決策は図2に符号200で示されている。この例では、単一層のポリシリコン・ゲート電極105の代わりに、より複雑な二重層のポリシリコン・ゲート電極205及び208が使用されている。200の中で、領域201ないし207は図1の100の中の領域101ないし107と同じものである。ゲート電極208はクロック式障壁電極(Clocked Barrier electrode)と呼ばれるが、ゲート電極205が金属配線206によってまとめてバイアス端子につながれるのと同じように、金属配線209によってまとめてバイアス端子につながれる。新しいポリシリコン・ゲート電極構造205及び208によってシリコン基板201中に生成する結果の電位分布は図1の100に示した先の電位分布と類似している。200に示す電位分布セグメント及び電子電荷の輸送は、図1の100に符号110ないし119で示した同じ電位分布セグメント及び電子電荷の輸送に対応して、符号210ないし219で示されている。唯一の差異は電位レベル212及び213が、ゲート205と208とに別々の異なるクロック・バイアスを印加することによってレベル210及び211とは独立に制御されることである。ゲート205に印加されるクロック・バイアスはゲート208に印加されるクロック・バイアスと同位相である。このことが正孔の蓄積なしで所望のより小さい電位ステップ219を実現する。クロックを与えたときに、シリコンと二酸化シリコンとの界面に正孔が蓄積することを防止することによって、望ましくないクロック誘起の暗電流生成を排除する。これは、VP CCD技術のその他すべての特長を継承しながら、これらデバイスの低レベル光に対する動作性能を大幅に改善する。注目に値する点は、レベル212と213との間で電位を変化させるクロック式障壁(Clocked Barrier;CB)は電荷を蓄積しないことである。電荷はCB領域を介して隣接する蓄積用井戸に迅速に転送されるだけである。この特徴は、電荷を蓄積するようになっていて、その目的に沿った適当な井戸容量を有する必要のあるその他の類似の2ポリ・ゲート構造とは際立って異なる点である。CB井戸には電荷が蓄積しないため、CB井戸容量は非常に小さくすることができる。従って、得られた領域を井戸のために割り当てることができる。これはVP CCD技術の電荷処理能力を継承する。
並列アレイ型ピクセルと同様に、新しいCCDレジスタ設計を採用することによって、センサーのシリアル・レジスタ及び電荷増倍レジスタ中での望ましくないクロック誘起の暗電流発生は回避される。新しいCCDレジスタ設計の略式断面が図3に符号300として示されている。p形にドープされたシリコン基板301はその表面付近にn形にドープした埋め込み層302を有する。シリコン表面上の酸化物層304は基板301をポリシリコン・ゲート305、307、及び309から分離する。第1のポリシリコン堆積層はフィールド・プレート・ゲート305を形成し、それらは金属配線306によってバイアス端子につながれる。第2のポリシリコン層は酸化物誘電体層によって第1の層から分離されて、分離独立的にバイアスできるゲート電極307及び309を形成する。これらもそれぞれの金属配線308及び310を用いて対応するバイアス端子につながれる。各ゲート307及び309の下に部分的に適当な障壁注入領域303を配置することによって、電荷転送の方向性が与えられる。各ピクセルに望ましい電位分布を生じさせるためのその他の可能性及びその他の注入組合せが当業者には考えられるため、これ以上の詳細についてここで述べる必要はない。上述のゲート構造は移動電荷が部分的に排除された後で、各ピクセル中にセグメント314、315、311、312、及び313で表される電位分布を生成する。この例では、ゲート307は高バイアス・レベルにバイアスされ、ゲート309は低バイアス・レベルにバイアスされている。円印317はピクセル中の電子電荷の転送を表す。ここで注目すべき重要な事実は、フィールド・プレート電極305には直流バイアス電圧が印加されるが、クロック・バイアスは印加されないということである。フィールド・プレート電極をこのゲート構造に採用することには2つの利点がある。フィールド・プレートは、高濃度にドープしたp+形チャネル・ストップを使用せずに、図面に垂直な方向で電荷を閉じ込めるのに適した電位分布を生成するために使用される。これによって、チャネル・ストップ内での衝突電離によって引き起こされる望ましくないクロック誘起の暗電流の発生源が排除される。第2の利点は、このピクセル構造が電荷増倍レジスタに採用されて、電子増倍のきっかけを与えるために必要な高バイアス・レベルに電荷増倍ゲートをバイアスしなければならないときに、電位分布をよりうまく制御できるということである。
本発明のシリアル・レジスタの詳細な設計をより深く理解するために、可能なレイアウト例を簡略化した図面で400として図4に示す。400はCCDメモリ領域とシリアル・レジスタとの間のインタフェース領域の詳細についても示している。メモリ領域はp+形にドープされたチャネル・ストップ401によって分離された複数のCCDコラムを含む。簡単のために、障壁領域405及び井戸領域404を備えた従来型のVP CCDゲート構造403のみを示している。しかし、200に示した新しいCB VP CCD構造によって容易に置き換えられることは当業者には明らかであろう。ゲート403はバーチャル・井戸領域402とバーチャル障壁領域406とのインタフェースとなり、後者はシリアル・レジスタのフィールド・プレート領域407とのインタフェースとなっている。第1のポリシリコン層から形成されるフィールド・プレート領域407は開口部415及びノッチ413を有し、ゲート409及び410を形成する第2のポリシリコン層がそれらの上を覆っている。金属配線408、411、及び412がゲート、フィールド・プレート、及びバイアス端子を接続する。電荷転送の方向性はゲート409及び410の下に障壁領域414及び416を注入することによって与えられる。メモリ領域からシリアル・レジスタに転送される電荷はバーチャル障壁領域406からフィールド・プレート領域422の下を流れ、更にゲート409の下を流れる。電荷は、従来の設計で用いられる伝統的なp+形チャネル・ストップに代わって適当な電位障壁を構成する注入領域417及び418によって閉じ込められてこれらの領域に留まる。従って、シリアル・レジスタ中で電荷を輸送するゲート409及び410がp+形チャネル・ストップと重なることはあり得ないことは明らかである。このことによって、電荷増倍のために必要な高いバイアス下においても、クロック誘起の擬似的な暗電流の生成は回避される。この設計で導入された重要な特徴はシリアル・レジスタのブルーミング保護(blooming protection)である。これはゲート409下にアンチ・ブルーミング障壁を導入することによって実現される。これらのゲート下に、レジスタの電荷増倍区分での過剰な電荷増倍によってあるいはメモリからレジスタへ転送されるデータの数本のラインが加えられることによって電荷が多量に蓄積しても、過剰電荷は隣接ゲート410下の電荷信号を破壊することなく、ドレイン419に向かって無害のままでオーバーフローすることができる。オーバーフロー電荷を収集するドレイン419は配線420によってバイアス端子につながれる。ドレインはアクティブ・デバイス領域423の縁とのインタフェースとなる。当業者には、ドレイン419を廃してそれの代わりに上で述べた別の完全なシリアル・レジスタ構造を配置することによって、オーバーフロー電荷を領域422と類似な別の電荷閉じ込め領域を通してこのレジスタに転送できることも明らかであろう。このように複数のレジスタを互いに隣接して配置し、それらのゲートを一緒に並列接続し、最終的にオーバーフロー電荷がこの構造から排出される前に、互の間でオーバーフロー電荷が転送されるようにできる。このオプション的な設計は高ダイナミック・レンジの信号を扱うデバイスを構築する場合に重要である。
シリアル・レジスタがセンサーのイメージングあるいはメモリ領域とのインタフェースとならない場合には、その隣に別の周辺電荷集積ドレインを配置することができる。これは図5に500で示してある。この図で構成要素507ないし523は図4の400に示した構成要素407ないし423と同一である。違いは電荷閉じ込め電位障壁注入領域517であり、今回の場合はそれが連続的にレジスタの長手方向に沿って走っていることである。2つ目の差異は領域422と等価な領域が排除されたことである。この領域はここでは必要ない。それはシリアル・レジスタへの電荷の転送が平行な方向には行なわれないからである。周辺電荷集積ドレイン524は配線525によって適当なバイアス端子につながれる。このドレインはアクティブ・デバイス領域523の縁とのインタフェースともなる。
図6の符号600はFITイメージ・センシング領域ピクセルの簡略化した設計レイアウトである。領域601は各ピクセルの境界を縁取るp+形にドープされたチャネル・ストップである。ピクセルはフォト・サイト領域604を含み、それはn+形にドープされた領域によって、あるいは領域103と類似なピン止めされた(埋め込まれた)フォトダイオードによって構成されよう。フォトダイオード604もまた、アンチ・ブルーミング障壁605及びアンチ・ブルーミング・ドレイン606とのインタフェースとなる。アンチ・ブルーミング障壁及びドレインはコラムCCDチャネル610中を輸送される電荷データの破壊を防止するために、ピクセルから過剰な電荷を取り除く。アンチ・ブルーミング・ドレインにバイアスを供給するための金属配線接続及びコンタクト領域は簡単のため図面からは省いた。フォトダイオードからコラム・チャネル610への電荷転送は適当なパルスをゲート602に供給することによって作動する。このゲートは第1のポリシリコン層から形成されよう。第2のポリシリコン層はCBゲート603の形成に使用されよう。簡単のため、ゲート金属相互配線611及び612は、対応するコンタクト領域とともに図面には模式的にしか示していない。また、通常はコラムCCDチャネルを覆うフォト・サイトの光遮蔽は図面から省いている。バーチャル・フェーズ領域はバーチャル障壁領域607とバーチャル・井戸領域608とで構成される。電荷がコラムCCDチャネル610を輸送されるときに、フォト・サイト領域604からCCDレジスタ610への電荷の流れを防止するために、適当な電荷転送電位障壁を構成する注入領域609がポリシリコン・ゲート602の下に配置されている。
電荷センシングのためにイメージ・センシング領域に上述のピクセルを採用したFITセンサーは次のように動作する。集積期間の終了後、集積された電荷は特別なパルスをゲート602に供給することによって、フォト・サイト604からコラムCCDレジスタ610に転送される。このパルスを供給する期間の終了後、電荷はコラムCCDレジスタ610に転送され、イメージ・センシング領域に隣接するメモリ領域アレイに送られる。コラム610での電荷転送は標準的なクロック・パルスをゲート603及び602に供給することによって実行される。
フォト・サイト604からの電荷転送及びレジスタ610内の電荷転送過程をより深く理解するために、簡略化したタイミング図を700として図7に示した。標準よりも高い振幅を有し、レベル706と704との間でパルス脈動する特殊なパルス701がフォト・サイト電荷転送を実行する。このパルスはゲート602のみに供給される。レジスタ610内部の電荷転送はパルス702をゲート602に供給すると同時にパルス703をゲート603に供給することによって実行される。パルス702及び703は標準的な振幅を有し、パルス703はレベル708と707との間でパルス脈動し、パルス702はレベル706と705との間でパルス脈動する。レベル706と708とは同一のバイアス電圧を有してよい。レベル707と705とは、レベル706及び708とは異なるが、同一のバイアス電圧を有することもできる。
上述のデバイス・アーキテクチャはFF、FT、及びFITの概念に基づいている。通常、VP CCDデバイス中に存在する少量のクロック誘起暗電流は、CBピクセル・アーキテクチャをイメージ及びメモリ領域ピクセル用として設計し、またフィールド・プレートで囲まれた2相ゲート構造をシリアル・レジスタ及び電荷増倍レジスタ用として設計することによって、これらのデバイスからは排除される。
新規なシリアル・レジスタ及び電荷増倍レジスタを有し、フィールド・プレートで囲まれた2相ゲート構造を備え、クロック誘起の暗電流の発生を大幅に抑制した新規なCB FT及び FIT CCDイメージ・センサーの好適な実施の形態について説明してきたが、これは例示目的の説明であり、それに限定する意図のものではない。当業者は本発明の教えるところに従って、各種の修正や変形を思いつくであろう。従って、ここに開示する本発明の特定の実施の形態に対して、特許請求の範囲に定義した本発明の範囲および精神から外れることなく、各種の変更が可能であることを理解されるべきである。
以上の説明に関し更に以下の項目を開示する。
(1)電荷結合デバイスであって、
クロック式障壁領域を形成するために、第1のクロック信号に結合した第1のクロック・ゲートを有し、クロック式障壁領域は電荷を蓄積せず、
第1のクロック・ゲートに隣接し、第2のクロック信号に結合した第2のクロック・ゲートを有し、該第2のクロック・ゲートはクロック式井戸領域を形成し、第1のクロック信号は第2のクロック信号とは異なる電位レベルを有し、かつ第1のクロック信号は第2のクロック信号と同期している、電荷結合デバイス。
(2)上記(1)に記載のデバイスであって、第1のクロック信号が第2のクロック信号よりも低い電位レベルを有しているデバイス。
(3)上記(1)に記載のデバイスであって、更に、第2のクロック・ゲートに隣接するバーチャル・ゲートを含むデバイス。
(4)上記(3)に記載のデバイスであって、バーチャル・ゲートがバーチャル障壁とバーチャル・井戸とを含んでいるデバイス。
(5)上記(1)に記載のデバイスであって、第2のクロック・ゲートが第1のクロック・ゲートと重なっているデバイス。
(6)上記(5)に記載のデバイスであって、更に、第1のクロック・ゲートと第2のクロック・ゲートとの間に絶縁層を含むデバイス。
(7)上記(1)に記載のデバイスであって、更に、アンチ・ブルーミング・ドレインを含むデバイス。
(8)上記(7)に記載のデバイスであって、更に、アンチ・ブルーミング・ドレインに隣接してアンチ・ブルーミング障壁を含むデバイス。
(9)電荷結合デバイス(200)は、2相ゲート構造を有し、クロック誘起の暗電流を本質的に低減するのに役立つクロック式障壁ピクセルのアーキテクチャを含む。電荷を蓄積しないクロック式障壁領域を形成する第1のクロック・ゲート(208)は第1のクロック信号入力(209)につながれる。クロック式井戸領域を形成する第2のクロック・ゲート(205)は第1のクロック・ゲート(208)に隣接しており、第2のクロック信号入力(206)につながれる。第1のクロック信号は第2のクロック信号と異なる電位レベルを有し、第1のクロック信号と第2のクロック信号とは同期している。
(1)電荷結合デバイスであって、
クロック式障壁領域を形成するために、第1のクロック信号に結合した第1のクロック・ゲートを有し、クロック式障壁領域は電荷を蓄積せず、
第1のクロック・ゲートに隣接し、第2のクロック信号に結合した第2のクロック・ゲートを有し、該第2のクロック・ゲートはクロック式井戸領域を形成し、第1のクロック信号は第2のクロック信号とは異なる電位レベルを有し、かつ第1のクロック信号は第2のクロック信号と同期している、電荷結合デバイス。
(2)上記(1)に記載のデバイスであって、第1のクロック信号が第2のクロック信号よりも低い電位レベルを有しているデバイス。
(3)上記(1)に記載のデバイスであって、更に、第2のクロック・ゲートに隣接するバーチャル・ゲートを含むデバイス。
(4)上記(3)に記載のデバイスであって、バーチャル・ゲートがバーチャル障壁とバーチャル・井戸とを含んでいるデバイス。
(5)上記(1)に記載のデバイスであって、第2のクロック・ゲートが第1のクロック・ゲートと重なっているデバイス。
(6)上記(5)に記載のデバイスであって、更に、第1のクロック・ゲートと第2のクロック・ゲートとの間に絶縁層を含むデバイス。
(7)上記(1)に記載のデバイスであって、更に、アンチ・ブルーミング・ドレインを含むデバイス。
(8)上記(7)に記載のデバイスであって、更に、アンチ・ブルーミング・ドレインに隣接してアンチ・ブルーミング障壁を含むデバイス。
(9)電荷結合デバイス(200)は、2相ゲート構造を有し、クロック誘起の暗電流を本質的に低減するのに役立つクロック式障壁ピクセルのアーキテクチャを含む。電荷を蓄積しないクロック式障壁領域を形成する第1のクロック・ゲート(208)は第1のクロック信号入力(209)につながれる。クロック式井戸領域を形成する第2のクロック・ゲート(205)は第1のクロック・ゲート(208)に隣接しており、第2のクロック信号入力(206)につながれる。第1のクロック信号は第2のクロック信号と異なる電位レベルを有し、第1のクロック信号と第2のクロック信号とは同期している。
100 標準的な従来技術のVP CCD
101 p形基板
102 n形埋め込みチャネル注入領域
103 p+形バーチャル・フェーズ注入領域
104 酸化物層
105 ポリシリコン・ゲート電極
106 金属配線
107,108 追加の注入領域
110,112,115,116,119 電位セグメント
111 井戸
113 障壁領域
114 電位ステップ
116 井戸
117,118 電荷パケット
119 電位ステップ
205,208 二重層ポリシリコン・ゲート電極
206,209 金属配線
210,211,212,213 電位レベル
219 電位ステップ
301 p形にドープされたシリコン基板
302 n形にドープされたシリコン基板
303 障壁注入領域
304 酸化物層
305,307,309 ポリシリコン・ゲート
306 金属配線
307,309 ゲート電極
308,310 金属配線
311,312,313,314,315 電位セグメント 401 p+形にドープされたチャネル・ストップ
403 従来のVP CCDゲート構造
404 井戸領域
405 障壁領域
406 バーチャル障壁領域
407 フィールド・プレート領域
408,411,412 金属配線
409,410 ゲート
414,416 障壁領域
417,418 障壁注入領域
419 ドレイン
420 配線
421 アンチ・ブルーミング障壁注入領域
422 フィールド・プレート領域
423 アクティブ・デバイス領域
517 電荷閉じ込め電位障壁注入領域
523 アクティブ・デバイス領域
524 周辺電荷集積ドレイン
601 p+形にドープされたチャネル・ストップ
602 ポリシリコン・ゲート
603 CBゲート
604 フォト・サイト領域
605 アンチ・ブルーミング障壁
606 アンチ・ブルーミング・ドレイン
607 バーチャル障壁領域
608 バーチャル・井戸領域
609 電荷転送電位障壁注入領域
610 コラムCCDチャネル
611,612 ゲート金属相互接続配線
701,702,703 パルス
704,705,706,707,708 電位レベル
101 p形基板
102 n形埋め込みチャネル注入領域
103 p+形バーチャル・フェーズ注入領域
104 酸化物層
105 ポリシリコン・ゲート電極
106 金属配線
107,108 追加の注入領域
110,112,115,116,119 電位セグメント
111 井戸
113 障壁領域
114 電位ステップ
116 井戸
117,118 電荷パケット
119 電位ステップ
205,208 二重層ポリシリコン・ゲート電極
206,209 金属配線
210,211,212,213 電位レベル
219 電位ステップ
301 p形にドープされたシリコン基板
302 n形にドープされたシリコン基板
303 障壁注入領域
304 酸化物層
305,307,309 ポリシリコン・ゲート
306 金属配線
307,309 ゲート電極
308,310 金属配線
311,312,313,314,315 電位セグメント 401 p+形にドープされたチャネル・ストップ
403 従来のVP CCDゲート構造
404 井戸領域
405 障壁領域
406 バーチャル障壁領域
407 フィールド・プレート領域
408,411,412 金属配線
409,410 ゲート
414,416 障壁領域
417,418 障壁注入領域
419 ドレイン
420 配線
421 アンチ・ブルーミング障壁注入領域
422 フィールド・プレート領域
423 アクティブ・デバイス領域
517 電荷閉じ込め電位障壁注入領域
523 アクティブ・デバイス領域
524 周辺電荷集積ドレイン
601 p+形にドープされたチャネル・ストップ
602 ポリシリコン・ゲート
603 CBゲート
604 フォト・サイト領域
605 アンチ・ブルーミング障壁
606 アンチ・ブルーミング・ドレイン
607 バーチャル障壁領域
608 バーチャル・井戸領域
609 電荷転送電位障壁注入領域
610 コラムCCDチャネル
611,612 ゲート金属相互接続配線
701,702,703 パルス
704,705,706,707,708 電位レベル
Claims (1)
- 電荷結合デバイスにおいて、
クロック式障壁領域を形成するために、第1のクロック信号に結合した第1のクロック・ゲートを有し、前記クロック式障壁領域は電荷を蓄積せず、
前記第1のクロック・ゲートに隣接し、第2のクロック信号に結合した第2のクロック・ゲートを有し、該第2のクロック・ゲートはクロック式井戸領域を形成し、前記第1のクロック信号は前記第2のクロック信号とは異なる電位レベルを有し、かつ前記第1のクロック信号は前記第2のクロック信号と同期している、ことを特徴とする電荷結合デバイス。
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US10/633,993 US20050029553A1 (en) | 2003-08-04 | 2003-08-04 | Clocked barrier virtual phase charge coupled device image sensor |
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2004
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- 2004-08-04 EP EP04103751A patent/EP1624492A3/en not_active Withdrawn
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