JP4635291B2

JP4635291B2 - 半導体装置の製造方法

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Publication number: JP4635291B2
Application number: JP2000101326A
Authority: JP
Inventors: 孝一溝渕; 浩之後藤; 理足立
Original assignee: 日本テキサス・インスツルメンツ株式会社
Priority date: 2000-03-31
Filing date: 2000-03-31
Publication date: 2011-02-23
Anticipated expiration: 2020-03-31
Also published as: US6507054B2; JP2001284569A; US20020140003A1

Description

【０００１】
【発明の属する技術分野】
本発明は固体撮像装置およびその製造方法に関し、特に電荷結合素子を有する固体撮像装置およびその製造方法に関する。
【０００２】
【従来の技術】
固体撮像装置、例えばＣＣＤ（Charge Coupled device ）には、一般にインターライン方式やフレームトランスファー方式等がある。
上記のフレームトランスファー方式においては、例えばｐ型シリコン基板表面部に複数個のピクセルと呼ばれる受光エレメントが形成され、受光部と転送（蓄積）部に区別される。各部に設けられたピクセルにおいては、基板上にゲート絶縁膜を介してゲート電極が形成されており、そのゲート電極に正電位を印加することにより、基板の表面部位にポテンシャル井戸が形成され、受光部のピクセルに光が一定時間照射されると、光量に比例した信号電荷が発生し、上記ポテンシャル井戸に集積される。
【０００３】
複数個並んだピクセルのゲート電極に例えば異なった２つのタイミングを持ったクロック電圧パルスを印加すると、ポテンシャル井戸の障壁が順次開閉されて信号電荷が受光部から転送部へ順次に転送される。
更に転送された信号電荷はレジスター部において上記クロックとは異なるタイミングを持ったクロックによって出力され、出力アンプ等を経てビデオ信号として出力することができる。
このようにＣＣＤは光信号を信号電荷に変換することができ、現在広く工業用、民生用撮像機器に使用されている。
【０００４】
上記のＣＣＤなどの固体撮像装置においては、信号電荷がポテンシャル井戸の容量を越えた場合に、溢れた信号電荷が他のピクセルのポテンシャル井戸に補足されたりするのを防止するため、通常、余剰な信号電荷を掃き捨てるオーバーフロードレインが備えられている。オーバーフロードレインは、縦型オーバーフロードレイン（Vertical Overflow Drain ；ＶＯＤ）と、横型オーバーフロードレイン（Lateral Overflow Drain；ＬＯＤ）の２種類に大別される。
【０００５】
図３（ａ）は、上記の横型オーバーフロードレインの第１従来例の断面図である。
横型オーバーフロードレインＬＯＤは、不図示のチャネル分離層により分離されて隣接する２つのピクセル（ＰＣ１，ＰＣ２）の境界に、上記チャネル分離層を分断するように形成されている。
上記ピクセル（ＰＣ１，ＰＣ２）領域において、ｐ型半導体基板１０中にＣＣＤ転送路となるｎ型埋め込みチャネル１１が形成されており、その表層部にｐ⁺反転層１５が形成されている。
一方、上記２つのピクセル領域（ＰＣ１，ＰＣ２）の境界にある横型オーバーフロードレイン領域ＬＯＤにおいても、上記ｎ型埋め込みチャネル１１が連通して形成されている。横型オーバーフロードレイン領域ＬＯＤの中央部におけるｎ型埋め込みチャネル１１の表層部には、ｎ型埋め込みチャネル１１に接続するようにｎ⁺領域１８が形成されている。さらに、上記ｎ⁺領域１８とｐ⁺反転層１５の間を含むｎ⁺領域１８のリング状の外周部におけるｎ型埋め込みチャネル１１の表層部には、完全には反転しない程度にｐ型不純物が導入されたｐ型領域１７が形成されている。
上記基板の上層には酸化シリコンのゲート絶縁膜２０が形成されており、ゲート絶縁膜２０の上層にリング状のゲート電極３３が形成されており、さらに当該リング形状の中央部におけるゲート絶縁膜２０の開口部ＣＨを埋め込んでｎ⁺領域１８に接続し、さらにゲート電極３３にも接続するようにして、例えばアルミニウムあるいはシリコンを含有するアルミニウムなどからなる配線層３４が形成されている。
【０００６】
上記の構造においては、ｎ⁺領域１８をドレイン、ピクセル領域（ＰＣ１，ＰＣ２）のｎ型埋め込みチャネル１１をソースとし、ゲート絶縁層２０の上層のゲート電極３３と、ｎ⁺領域１８の外周部においてリング状のチャネル形成領域を有し、ドレインとゲートが短絡されたＭＯＳ電界効果トランジスタが構成されている。
【０００７】
図３（ｂ）は、上記の構造の横型オーバーフロードレインＬＯＤのｐ型半導体基板１０の表面と平行な方向に対するポテンシャル図である。
ピクセル領域（ＰＣ１，ＰＣ２）のｎ型埋め込みチャネル１１とｎ⁺領域１８の境界部分に形成されたｐ型領域１７は信号電荷に対するバリア（電位障壁）を形成し、その外側方向（ピクセル領域（ＰＣ１，ＰＣ２）方向）にウェル（ポテンシャル井戸）が形成されて、信号電荷（電子）が蓄積される。
信号電荷がポテンシャル井戸の容量を越えると、余剰な信号電荷はｐ型領域１７が形成するバリアを乗り越え、ｎ⁺領域（ドレイン）１８へと掃き捨てられる。
【０００８】
上記の横型オーバーフロードレインＬＯＤの製造方法について説明する。
まず、図４（ａ）に示すように、ｐ型のシリコン半導体基板１０上に、例えば熱酸化法あるいはＣＶＤ法などにより酸化シリコン層を成膜し、ゲート絶縁膜となるゲート絶縁膜２０を形成する。
次に、例えばリンなどのｎ型の導電性不純物Ｄ１を全面にイオン注入して、ｎ型埋め込みチャネル１１を形成する。
【０００９】
次に、図４（ｂ）に示すように、フォトリソグラフィー工程により横型オーバーフロードレインの形成領域を開口するパターンのレジスト膜Ｒ１をパターニング形成し、ホウ素などのｐ型の不純物Ｄ２を完全には反転しない程度にイオン注入して、ｎ型のチャネル形成領域１１の表層部にｐ型領域１７を形成する。
【００１０】
次に、図４（ｃ）に示すように、レジスト膜Ｒ１を除去した後、例えばＣＶＤ法により全面に導電性不純物を含有するポリシリコンを成膜し、リング形状のゲート電極のパターンのレジスト膜（不図示）を形成してＲＩＥ（反応イオンエッチング）などのエッチングを施して、リング形状のゲート電極３３を形成する。
【００１１】
次に、図５（ｄ）に示すように、フォトリソグラフィー工程によりドレインとなる領域を開口するパターンのレジスト膜Ｒ２をパターニング形成し、砒素などのｎ型の不純物Ｄ３をイオン注入して、ｎ型埋め込みチャネル１１に接続するようにｎ⁺領域１８を形成する。
ここで、上記のｎ型の不純物Ｄ３のイオン注入は、ゲート電極３３をマスクとするので、レジスト膜Ｒ２は、ゲート電極３３を半分程度遮蔽するパターンで形成する。
【００１２】
次に、図５（ｅ）に示すように、レジスト膜Ｒ２を除去した後、ドレインとなる領域を覆うレジスト膜Ｒ３をパターニング形成し、ｐ型の不純物Ｄ４をイオン注入して表面のｐ⁺反転層１５を形成する。ここで、上記のｐ型領域１７の形成パターンはゲート電極３３の形成パターンよりも広くしてあり、ｐ型領域１７はゲート電極３３の下部からはみ出して形成されており、このために、上記のｐ⁺反転層１５とｐ型領域１７とはある程度の重なり部分により接続される。
【００１３】
次に、図６（ｆ）に示すように、レジスト膜Ｒ３を除去し、例えばＣＶＤ法によりゲート電極３３を被覆して全面に酸化シリコンを堆積させ、層間絶縁膜２１を形成する。
次に、フォトリソグラフィー工程により、上記レジスト膜Ｒ２と同様のドレインとなる領域を開口するパターンのレジスト膜Ｒ４をパターニング形成する。
【００１４】
次に、図６（ｇ）に示すように、例えばＲＩＥなどのエッチングにより、レジスト膜Ｒ４をマスクとし、ゲート電極３３に対して選択比を有するようにして、層間絶縁膜２１およびゲート絶縁膜２０をエッチング加工し、ｎ⁺領域１８を露出させる開口部ＣＨを形成する。この後、レジスト膜Ｒ４を除去する。
【００１５】
次に、上記ｎ⁺領域１８およびゲート電極３３に接続するように、例えばＤＣマグネトロン放電によるスパッタリング法などにより、アルミニウムあるいは１％程度のシリコンを含有するアルミニウムを全面に堆積させ、開口部ＣＨ内を埋め込む。その後、フォトリソグラフィー工程およびドライエッチング工程などを経て配線層３４を形成し、図３（ａ）に示す構造に至る。
【００１６】
上記のＣＣＤにおいては、画素サイズの縮小化に伴い、ゲート設計寸法（設計ルール）の縮小化がなされ、例えば最先端デバイスにおいてはゲート最小設計寸法がハーフミクロンからサブハーフミクロンに至ろうとしており、上記ｎ⁺領域１８に接続する配線層３４などの配線においても、コンタクト径あるいはビアホール径がハーフミクロン（０．５μｍ）程度にまで縮小化されつつある。
【００１７】
【発明が解決しようとする課題】
しかしながら、上記の画素サイズやコンタクト径などの縮小化が進められ、図１７に示すように、コンタクト径（φ_CH）が縮小化されて、０．８μｍ以下となり、さらにコンタクトホールのアスペクト比（コンタクトホールの深さＤＰ：コンタクト径φ_CH）が１：１よりも高アスペクト比の領域となってくると、例えば上記の配線層をアルミニウムあるいは１％程度のシリコンを含有するアルミニウムなどの導電性材料により形成する場合、形成される膜のオーバーハングが大きくなり、段差被覆性が良好ではないので、コンタクト底部近傍の壁面部分が上記導電性材料で被覆されないコンタクト被覆不良Ｆが発生しやすいという問題がある。
【００１８】
また、上記の配線層をアルミニウムにより形成する場合には、アルミニウムとシリコン基板が接触しているために、図１８に示すように、水素処理による界面準位の除去、トランジスタの閾値調整やアルミニウムの結晶化促進など、種々の目的で行うシンター工程（例えば４５０℃、３０分）などを含む各種処理工程において、アルミニウムが基板のシリコンを吸い上げる、あるいは、アルミニウムが基板中に拡散するなどにより、アルミニウムのアロイスパイクＳが発生しやすく、これにより浅いｐ−ｎ接合あるいはｎ−ｐ接合に著しいリーク電流を生じさせることになる。
【００１９】
また、上記のアロイスパイクＳの形成を回避するためには、基板に接触する配線層となるアルミニウムに予め１％程度のシリコンを含有させることで、基板からのシリコンの吸い上げなどを防止してアロイスパイクＳが形成されるのを防ぐ方法があるが、この場合には、図１９に示すように、上記配線層形成後の処理工程において、コンタクト底部部分Ｒのシリコン濃度が高くなる（シリコンが析出する）ため、コンタクトホールの径を比較的大きな１．４μｍ程度にしても、コンタクト抵抗が３０００Ω程度の高抵抗となってしまうという問題が発生しやすくなっている。
【００２０】
上記のアロイスパイク発生やコンタクト抵抗上昇などの問題を回避するため、ＤＲＡＭ（Dynamic Random Access Memory）やロジックデバイスなどにおいては、チタン（Ｔｉ）／窒化チタン（ＴｉＮ）積層膜であるバリアメタル膜をコリメーションスパッタリング法などにより形成した後、適当なアニール処理を施し、さらにタングステン（Ｗ）膜をＣＶＤ法により積層させて形成する方法が知られており、広く用いられている。
図２０（ａ）は、上記の方法を横型オーバーフロードレインのコンタクト接続用に適用した場合の横型オーバーフロードレイン部の断面図である。Ｔｉ／ＴｉＮ積層膜であるバリアメタル膜３４ａを形成した後、適当なアニール処理を施し、さらにＷ膜３４ｂを積層させて形成する。
しかしながら、上記のＴｉ／ＴｉＮ積層膜であるバリアメタル膜３４ａとＷ膜３４ｂを積層させた構造をＣＣＤに適用すると、上記のアロイスパイク発生やコンタクト抵抗上昇などの問題を解決することができるものの、暗電流が劇的に増加してしまうという撮像装置にとっては致命的な問題が新たに生じてしまう。
【００２１】
図２０（ｂ）は、１．４μｍφのコンタクト径を有する仮想ゲート構造のＣＣＤ（７．２μｍ画素）において、コンタクト接続用の配線を（Ａ）１％程度のシリコンを含有させたアルミニウム、（Ｂ）Ｔｉ（膜厚５０ｎｍ）／ＴｉＮ／Ｗ積層膜、（Ｃ）Ｔｉ（膜厚１００ｎｍ）／ＴｉＮ／Ｗ積層膜でそれぞれ形成したときの暗電流（相対値）を測定し、累積確率に対してプロットした図である。
図２０（ｂ）から、Ｔｉ／ＴｉＮ／Ｗ積層膜を用いることで暗電流が著しく増加し、Ｔｉ膜厚を厚くすることで、さらに増加してしまうことが確認された。
【００２２】
上記のコンタクト用の配線を形成するために、ＤＲＡＭやロジックデバイスなどにおいては、アルミニウムリフロー法や高圧アルミニウム埋め込み法、あるいはＣＶＤアルミニウム法などが開発されているが、いずれも上記のＴｉ系バリアメタルが必要となり、暗電流が悪化する問題を引き起こす。
【００２３】
本発明は上記の問題点に鑑みてなされたものであり、本発明は、暗電流の増大を抑制しながら、コンタクト抵抗の上昇、アロイスパイクの発生を防止することができるオーバーフロードレインなどにおけるコンタクト接続を有する固体撮像装置を提供すること、さらにコンタクト被覆不良の発生を防止しつつ上記固体撮像装置を形成することができる固体撮像装置の製造方法を提供することを目的とする。
【００２４】
【課題を解決するための手段】
上記の目的を達成するため、本発明の固体撮像装置は、第１導電型の半導体基板と、上記半導体基板の主面に形成されている第２導電型の半導体層と、上記半導体基板の主面に上記半導体層を区画するように形成されている第１導電型の分離領域と、上記半導体基板の主面において上記分離領域により区画される半導体層の間に上記分離領域に隣接して形成されている環状の第１導電型の第１の半導体領域と、上記半導体基板の主面において上記第１の半導体領域の内側に上記第１の半導体領域に接するように形成されている第２導電型の第２の半導体領域と、上記第１の半導体領域上に環状に形成されている第１の絶縁膜と、上記第１の絶縁膜に形成されている開口部を介して上記第２の半導体領域に接続するように上記第１の絶縁膜上に形成されている電極とを有し、上記電極が銅を含有するアルミニウムで構成され、上記第１の半導体領域、上記第２の半導体領域、上記第１の絶縁膜及び上記電極により電荷掃き捨て部が構成されている。
【００２５】
本発明の固体撮像装置は、好適には、上記銅の含有量が０．４〜５重量％の範囲、さらに好適には、０．５〜０．８重量％の範囲にある。
【００２６】
本発明の固体撮像装置は、横型オーバーフロードレイン（ＬＯＤ）におけるコンタクトなど、シリコン層などの導電層と直接接続される電極の材料として銅を含有するアルミニウムを用いる。電極の材料に銅を含有するアルミニウムを用いることで、固体撮像装置における暗電流の増大を抑制しつつ、コンタクト抵抗の上昇、アロイスパイクの発生を防止することができる。
【００２７】
アルミニウム中の銅の含有量が、０．４重量％未満ではアロイスパイクの発生防止能力が十分ではなく、アロイスパイクを防ぐためには製造工程温度に対する制約が大きくなってしまい、製造が困難となる。また、上記含有量が５重量％を越えると、エッチングなどの加工適性がなくなってしまい、製造が困難となる。上記銅の含有量の最も好ましい範囲は０．５〜０．８重量％であり、加工適性などを悪化させることなく、容易に本発明の効果を享受できる。
【００２８】
また、上記の目的を達成するため、本発明の固体撮像装置の製造方法は、第１導電型の半導体基板の主面に第２導電型の半導体層を形成する工程と、上記半導体基板の主面に上記半導体層を区画するための第１導電型の分離領域を形成する工程と、上記半導体層上に第１の絶縁層を形成する工程と、上記第１の絶縁層をエッチングすることにより上記分離領域により区画される半導体層の間に上記半導体層が露出する第１の開口部を形成する工程と、上記第１の絶縁層をマスクとして第１導電型の不純物を注入して第１導電型の第１の半導体領域を形成する工程と、上記第１の開口部を含む上記第１の絶縁層上に第２の絶縁層を形成する工程と、上記第２の絶縁層を全面的にエッチングすることにより上記第１の開口部の周縁部に環状の第１の絶縁膜を形成するとともに上記第１の絶縁膜の内側に上記半導体層が露出する第２の開口部を形成する工程と、上記第１の絶縁膜をマスクとして第２導電型の不純物を注入して上記第１の半導体領域の内側に第２導電型の第２の半導体領域を形成する工程と、上記第２の開口部を介して上記第２の半導体領域に接続される電極を上記第１の絶縁膜上に形成する工程とを有し、上記電極が銅を含有するアルミニウムで構成される。
【００２９】
本発明の固体撮像装置の製造方法においては、好適には、上記電極がコヒーレントスパッタリング法により形成される。
【００３０】
また、本発明の固体撮像装置の製造方法においては、好適には、上記電極を形成する工程後に行なわれるシンター処理が３５０℃以下の温度で行なわれる。
【００３１】
また、本発明の固体撮像装置の製造方法においては、好適には、上記銅の含有量が０．４〜５重量％の範囲、さらに好適には、０．５〜０．８重量％の範囲にある。
【００３２】
本発明の固体撮像装置の製造方法によれば、電極の材料に銅を含有するアルミニウムを用いることで、固体撮像装置における暗電流の増大を抑制しつつ、コンタクト抵抗の上昇、アロイスパイクの発生を防止して固体撮像装置を製造することができ、さらにコヒーレントスパッタリング法により銅を含有するアルミニウムからなる電極を形成することで、コンタクト被覆不良の発生を防止することができる。電極形成の後に行なわれるシンター処理を３５０℃以下の温度で行なうことで、効果的にアロイスパイクの発生を防止することが可能である。
【００３３】
アルミニウム中の銅の含有量が０．４重量％未満ではアロイスパイクの発生防止能力が十分ではなく、アロイスパイクを防ぐためには製造工程温度に対する制約が大きくなってしまい、製造が困難となる。また、アルミニウム中の銅の含有量が５重量％を越えると、エッチングなどの加工適性がなくなってしまい、製造が困難となる。上記銅の含有量の最も好ましい範囲は０．５〜０．８重量％であり、加工適性などを悪化させることなく、容易に本発明の効果を享受できる。
【００３４】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照して説明する。
【００３５】
第１実施形態
図１は、本実施形態にかかる固体撮像装置（ＣＣＤ）の平面図であり、仮想ゲート構造を持った埋め込みチャネル型の単相駆動型ＣＣＤである。
ｐ型シリコン半導体基板のｐ型チャネル分離層ＣＳで分離された領域に、ｎ型の導電性不純物を含有するシリコン層からなり、矢印ＣＴの方向に信号電荷を転送するｎ型埋め込みチャネルが形成されている。
ｎ型埋め込みチャネルの上層に例えば酸化シリコンからなるゲート絶縁膜を介して、ｎ型埋め込みチャネルの形成方向と垂直な方向に、例えばポリシリコンからなるゲート電極Ｇが形成されている。
ゲート電極Ｇの下部領域において、バリアとなるＰＢ部と、ウェルとなるＰＷ部が矢印ＣＴの方向に順に形成されており、一方、２つのゲート電極Ｇの間隙領域において、バリアとなるＶＢ部と、ウェルとなるＶＷ部が矢印ＣＴの方向に順に形成されている。ＰＢ部、ＰＷ部、ＶＢ部およびＶＷ部から、１つのピクセルが構成される。ＰＢ部およびＰＷ部を合わせてポリ相（ポリシリコンからなるゲートの相）ＰＰと呼び、ＶＢ部およびＶＷ部を合わせて仮想ゲート相ＶＰと呼ぶ。
さらに、隣接する２つのピクセル（ＰＣ１，ＰＣ２）の境界となるチャネル分離層ＣＳを分断する位置に、信号電荷がＰＷ部やＶＷ部などのポテンシャル井戸の容量を越えた場合に、溢れた信号電荷が他のピクセルのポテンシャル井戸に補足されたりするのを防止するため、余剰な信号電荷を掃き捨てる横型オーバーフロードレインＬＯＤが備えられている。
【００３６】
図２（ａ）は図１中のＡ−Ａ’における断面図である。
ｐ型シリコン半導体基板１０のｐ型チャネル分離層（不図示）で分離された領域に、ｎ型の導電性不純物を含有するシリコン層からなるｎ型埋め込みチャネル１１が形成されており、その上層に例えば酸化シリコンのゲート絶縁膜２０が形成されており、その上層に例えばポリシリコンからなるゲート電極３０が形成されている。ゲート電極３０の下層のチャネル形成領域１１中にはｎ型の導電性不純物の高濃度領域である第１ｎ⁺領域１３が形成されており、この領域がＰＷ部となる。ＰＷ部を除く領域のゲート電極３０の下層の領域がＰＢ部となる。
【００３７】
各ゲート電極３０の間隙部において、ｎ型埋め込みチャネル１１中にはｐ型の導電性不純物を含有する第１ｐ⁺反転層１５と、第１ｐ⁺反転層１５よりもｐ型の導電性不純物を高濃度に含有する第２ｐ⁺反転層１６が形成されており、さらに第１ｐ⁺反転層１５および第２ｐ⁺反転層１６の下層のｎ型埋め込みチャネル１１中にはｎ型の導電性不純物の高濃度領域である第２ｎ⁺領域１４が形成されており、仮想ゲート領域を構成する。第１ｐ⁺反転層１５の下層の領域がＶＷ部となり、第２ｐ⁺反転層１６の下層の領域がＶＢ部となる。
上記のように、一つのゲート電極３０と一つの仮想ゲート、即ち、ＰＢ部、ＰＷ部、ＶＢ部、およびＶＷ部の４相から、一つのＣＣＤセル（ピクセル）が構成されており、これら４相が信号電荷の転送方向に繰り返し形成されている。
上記のゲート電極３０の上層に、ゲート電極３０を被覆して層間絶縁膜２１が形成されている。
【００３８】
図２（ｂ）は、上記のＣＣＤセル（ピクセル）のポテンシャル図であり、ＰＢ部、ＰＷ部、ＶＢ部、およびＶＷ部の４相のポテンシャルおよび信号電荷の転送方法について説明する。
各セルのゲート電極３０は共通の電圧パルス（高（Ｈｉｇｈ）と低（Ｌｏｗ））が与えられ、一方で仮想ゲート領域においては第１ｐ⁺反転層１５および第２ｐ⁺反転層１６により隣接するゲート電極の影響を受けず、一定ポテンシャルとなる。つまり、仮想ゲート領域は電極が無くとも一定電位の電極があるのと同様に動作する。
信号電荷は、ゲート電極３０が高（Ｈｉｇｈ）から低（Ｌｏｗ）へ変わったときにＰＷ部からＶＷ部へ、低（Ｌｏｗ）から高（Ｈｉｇｈ）へ変わったときにＶＷ部からＰＷ部へ転送される。このとき、転送動作を円滑に行うため、ＰＢ部およびＶＢ部は信号電荷の逆流を防ぐためのバリアとして働き、ＰＷ部およびＶＷ部は信号電荷を蓄えるためのウェルとして働く。
【００３９】
図３（ａ）は、図１中のＢ−Ｂ’における断面図である。
横型オーバーフロードレインＬＯＤは、不図示のチャネル分離層により分離されて隣接する２つのピクセル（ＰＣ１，ＰＣ２）の境界に、上記チャネル分離層を分断するように形成されている。
上記ピクセル（ＰＣ１，ＰＣ２）領域において、ｐ型半導体基板１０中にＣＣＤ転送路となるｎ型埋め込みチャネル１１が形成されており、その表層部にｐ⁺反転層１５が形成されている。
一方、上記２つのピクセル領域（ＰＣ１，ＰＣ２）の境界にある横型オーバーフロードレイン領域ＬＯＤにおいても、上記ｎ型埋め込みチャネル１１が連通して形成されている。横型オーバーフロードレイン領域ＬＯＤの中央部におけるｎ型埋め込みチャネル１１の表層部には、ｎ型埋め込みチャネル１１に接続するようにｎ⁺領域１８が形成されている。さらに、上記ｎ⁺領域１８とｐ⁺反転層１５の間を含むｎ⁺領域１８のリング状の外周部におけるｎ型埋め込みチャネル１１の表層部には、完全には反転しない程度にｐ型不純物が導入されたｐ型領域１７が形成されている。
上記基板の上層には酸化シリコンのゲート絶縁膜２０が形成されており、ゲート絶縁膜２０の上層にリング状のゲート電極３３が形成されており、さらに当該リング形状の中央部におけるゲート絶縁膜２０の開口部ＣＨを埋め込んでｎ⁺領域１８に接続し、さらにゲート電極３３にも接続するようにして、銅を含有するアルミニウムからなる配線層３４が形成されている。この配線層３４は、チャネル分離層の上層においてピクセル領域を横切らない配線として形成されている。
【００４０】
上記の構造においては、ｎ⁺領域１８をドレイン、ピクセル領域（ＰＣ１，ＰＣ２）のｎ型埋め込みチャネル１１をソースとし、ゲート絶縁層２０の上層のゲート電極３２と、ｎ⁺領域１８の外周部においてリング状のチャネル形成領域を有し、ドレインとゲートが短絡されたＭＯＳ電界効果トランジスタが構成されている。
【００４１】
図３（ｂ）は、上記の構造の横型オーバーフロードレインＬＯＤのｐ型半導体基板１０の表面と平行な方向に対するポテンシャル図である。
ピクセル領域（ＰＣ１，ＰＣ２）のｎ型埋め込みチャネル１１とｎ⁺領域１８の境界部分に形成されたｐ型領域１７は信号電荷に対するバリア（電位障壁）を形成し、その外側方向（ピクセル領域（ＰＣ１，ＰＣ２）方向）にウェル（ポテンシャル井戸）が形成されて、信号電荷（電子）が蓄積される。
信号電荷がポテンシャル井戸の容量を越えると、余剰な信号電荷はｐ型領域１７が形成するバリアを乗り越え、ｎ⁺領域（ドレイン）１８へと掃き捨てられる。
さらに、配線層３４に印加する電圧を制御することで、ｐ型領域１７が形成する電位障壁を緩和あるいは消滅させ、蓄積電荷を全て掃き捨てることが可能である。このように、一度全ての信号電荷を除去した後、所定のタイミングから改めて信号電荷を蓄積するように制御することで、本実施形態のＣＣＤに電子シャッターの機能を付与することができる。
【００４２】
上記の本実施形態のＣＣＤにおいては、横型オーバーフロードレイン（ＬＯＤ）におけるシリコン基板表層のｎ⁺領域１８に対するコンタクトにおいて、シリコン基板（ｎ⁺領域１８）と直接接触する配線材料として銅を含有するアルミニウムを用いる。
これにより、暗電流の増大を抑制しながら、コンタクト抵抗の上昇、アロイスパイクの発生を防止することができる。
上記のアルミニウム中の銅の含有量は、０．４重量％未満ではアロイスパイクの発生防止能力が十分ではなく、アロイスパイクを防ぐためには製造工程温度に対する制約が大きくなってしまい、製造が困難となる。また、５重量％を越えると、エッチングなど加工適性がなくなってしまい、製造が困難となる。０．５〜０．８重量％の範囲が最も好ましい範囲であり、加工適性などを悪化させることなく、容易に本発明の効果を享受できる。
【００４３】
上記の横型オーバーフロードレインＬＯＤを有するＣＣＤの製造方法について説明する。
まず、図４（ａ）に示すように、ｐ型のシリコン半導体基板１０上に、例えば熱酸化法あるいはＣＶＤ（Chemical Vapor Deposition ）法などにより酸化シリコン層を成膜し、ゲート絶縁膜となるゲート絶縁膜２０を形成する。
次に、例えばリンなどのｎ型の導電性不純物Ｄ１を全面にイオン注入して、ｎ型埋め込みチャネル１１を形成する。
【００４４】
次に、図４（ｂ）に示すように、フォトリソグラフィー工程により横型オーバーフロードレインの形成領域を開口するパターンのレジスト膜Ｒ１をパターニング形成し、ホウ素などのｐ型の不純物Ｄ２を完全には反転しない程度にイオン注入して、ｎ型のチャネル形成領域１１の表層部にｐ型領域１７を形成する。
【００４５】
次に、図４（ｃ）に示すように、レジスト膜Ｒ１を除去した後、例えばＣＶＤ法により全面に導電性不純物を含有するポリシリコンを成膜し、リング形状のゲート電極のパターンのレジスト膜（不図示）を形成してＲＩＥ（反応性イオンエッチング）などのエッチングを施して、リング形状のゲート電極３３を形成する。
【００４６】
次に、図５（ｄ）に示すように、フォトリソグラフィー工程によりドレインとなる領域を開口するパターンのレジスト膜Ｒ２をパターニング形成し、砒素などのｎ型の不純物Ｄ３をイオン注入して、ｎ型埋め込みチャネル１１に接続するようにｎ⁺領域１８を形成する。
ここで、上記のｎ型の不純物Ｄ３のイオン注入は、ゲート電極３３をマスクとするので、レジスト膜Ｒ２は、ゲート電極３３を半分程度遮蔽するパターンで形成する。
【００４７】
次に、図５（ｅ）に示すように、レジスト膜Ｒ２を除去した後、ドレインとなる領域を覆うレジスト膜Ｒ３をパターニング形成し、ｐ型の不純物Ｄ４をイオン注入して表面のｐ⁺反転層１５を形成する。ここで、上記のｐ型領域１７の形成パターンはゲート電極３３の形成パターンよりも広くしてあり、ｐ型領域１７はゲート電極３３の下部からはみ出して形成されており、このために、上記のｐ⁺反転層１５とｐ型領域１７とはある程度の重なり部分により接続される。
【００４８】
次に、図６（ｆ）に示すように、レジスト膜Ｒ３を除去した後、例えばＣＶＤ法によりゲート電極３３を被覆して全面に酸化シリコンを堆積させ、層間絶縁膜２１を形成する。
次に、フォトリソグラフィー工程により、上記レジスト膜Ｒ２と同様のドレインとなる領域を開口するパターンのレジスト膜Ｒ４をパターニング形成する。
【００４９】
次に、図６（ｇ）に示すように、例えばＲＩＥなどのエッチングにより、レジスト膜Ｒ４をマスクとし、ゲート電極３３に対して選択比を有するようにして、層間絶縁膜２１およびゲート絶縁膜２０をエッチング加工し、ｎ⁺領域１８を露出させる開口部ＣＨを形成する。この後、レジスト膜Ｒ４を除去する。
【００５０】
次に、上記ｎ⁺領域１８およびゲート電極３３に接続するように、例えば遠距離スパッタリング法、コリメータスパッタリング法、あるいは、ＩＭＰスパッタリング法などのコヒーレントスパッタリング法により、銅を含有するアルミニウムを全面に堆積させ、開口部ＣＨ内を埋め込む。その後、フォトリソグラフィー工程およびドライエッチング工程などを経て配線層３４を形成し、図３（ａ）に示す構造に至る。
遠距離スパッタリング法とは、通常のＤＣマグネトロン放電によるスパッタリング法において、１０ｃｍ程度に設定されているターゲットと被処理基板との離間距離を２０〜２５ｃｍ程度に設定するスパッタリング法で、被処理基板に対してイオンを垂直に入射させることができる。
また、コリメータスパッタリング法とは、被処理基板に対して水平方向に進行するイオンをマスクで除去し、垂直成分のみを透過させることで、被処理基板に対してイオンを垂直に入射させるスパッタリング法である。
また、ＩＭＰ法とは、イオンに電圧を印加して、被処理基板に対して垂直に入射するように加速させる方法である。
上記の各種コヒーレントスパッタリング法では、被覆率を向上させて成膜することができ、コンタクトホールなどのアスペクト比が高くなってもコンタクト被覆不良の発生を防止することができる。
【００５１】
以降の工程としては、シンター工程を含む処理工程を、全て３５０℃以下の温度で行う。また、３５０℃の温度がかけられる処理の処理時間の総計が２時間以内となるように設定する。
例えば、ＴＥＯＳ（tetraethylorthosilicate ）を原料とするプラズマＣＶＤ法により（３５０℃、５分）の条件で全面に酸化シリコン膜を堆積させ、ＳＯＧ膜のコート・キュア工程を（３５０℃、６０分）の条件で行い、ＳＯＧ膜のエッチバックの後、さらにＴＥＯＳを原料とするプラズマＣＶＤ法により（３５０℃、５分）の条件で全面に酸化シリコン膜を堆積させる。
次に、フォトリソグラフィー工程によりビアパターンのレジスト膜をパターン形成し、ＲＩＥなどのエッチングによりビアホールを開口する。
次に、上記と同様にして、コヒーレントスパッタリング法により、銅を含有するアルミニウムを全面に堆積させ、ビアホール内を埋め込み、フォトリソグラフィー工程およびドライエッチング工程などを経て上層配線とする。
次に、ＴＥＯＳを原料とするプラズマＣＶＤ法により（３５０℃、５分）の条件で全面に酸化シリコン膜を堆積させてパッシベーション膜を形成し、（３５０℃、３０分）の条件でシンター処理を行う。さらにパッド部分を開口して、所望のＣＣＤとすることができる。
【００５２】
上記の本実施形態のＣＣＤの製造方法によれば、横型オーバーフロードレインＬＯＤのコンタクトの配線材料に銅を含有するアルミニウムを用いることで、暗電流の増大を抑制しながら、コンタクト抵抗の上昇、アロイスパイクの発生を防止した固体撮像装置を製造することができる。
さらにコヒーレントスパッタリング法により銅を含有するアルミニウムからなる配線層を形成することで、コンタクト被覆不良の発生を防止することができる。
また、コンタクトに接続する配線層形成以降のシンター工程を含む処理工程を全て３５０℃以下の温度で行うことで、効果的にアロイスパイクの発生を防止することが可能である。
【００５３】
第２実施形態
本実施形態に係るＣＣＤの横型オーバーフロードレインＬＯＤは、図７に示す断面構造を有する。
横型オーバーフロードレインＬＯＤは、ｐ⁺チャネル分離層（不図示）により分離されて隣接する２つのピクセル（ＰＣ１，ＰＣ２）の境界に、上記ｐ⁺チャネル分離層を分断するように形成されている。
上記ピクセル（ＰＣ１，ＰＣ２）領域において、ｐ型半導体基板１０中にＣＣＤ転送路となるｎ型埋め込みチャネル１１が形成されており、その表層部にｐ⁺反転層１５が形成されている。
一方、上記２つのピクセル領域（ＰＣ１，ＰＣ２）の境界にある横型オーバーフロードレイン領域ＬＯＤにおいても、上記ｎ型埋め込みチャネル１１が連通して形成されている。上記のようにｎ型埋め込みチャネル１１が形成されている半導体基板の上層には、ゲート絶縁膜２０と層間絶縁膜２１が積層して形成されており、横型オーバーフロードレインＬＯＤ領域において、半導体基板を露出するようにゲート絶縁膜２０と層間絶縁膜２１に第１開口部ＣＨ１が形成されている。
【００５４】
上記の第１開口部ＣＨ１内において、スクリーン酸化膜２２ａを介して、例えば窒化シリコンあるいは導電性不純物を含有しないポリシリコンなどの絶縁膜からなるサイドウォール絶縁膜２３ａが内壁面を被覆して半導体基板１０上に形成されて、第１開口部ＣＨ１よりも開口径が狭い第２開口部ＣＨ２が構成される。
即ち、第２開口部ＣＨ２の開口径φは、第１開口部ＣＨ１の開口径よりもスクリーン酸化膜２２ａとサイドウォール絶縁膜２３ａの幅分狭められている。
上記のサイドウォール絶縁膜２３ａの下部のリング状の領域におけるｎ型埋め込みチャネル１１の表層部に、完全には反転しない程度にｐ型不純物が導入されたｐ型領域１７が形成されており、第２開口部ＣＨ２におけるｎ型埋め込みチャネル１１の表層部に、ｎ型不純物を高濃度に含有するｎ⁺領域１８が形成されている。
さらに、第２開口部ＣＨ２内を埋め込み、ｎ⁺領域１８に接続するように、銅を含有するアルミニウムからなる配線層３４が形成されている。アルミニウム中の銅の含有量は、第１実施形態と同様とする。この配線層３４は、チャネル分離層の上層においてピクセル領域を横切らない配線として形成されている。
【００５５】
上記の構造の横型オーバーフロードレインＬＯＤを有するＣＣＤにおいては、暗電流の増大を抑制しながら、コンタクト抵抗の上昇、アロイスパイクの発生を防止することができる。
また、上記の構造の横型オーバーフロードレインＬＯＤはさらなる縮小化に対応可能で、２つのピクセルで共有したときのバリアの高さのばらつきを抑制することができる。
【００５６】
上記の横型オーバーフロードレインＬＯＤを有するＣＣＤの製造方法について説明する。
まず、図８（ａ）に示すように、ｐ型のシリコン半導体基板１０上に、例えば熱酸化法あるいはＣＶＤ法などにより酸化シリコン層を成膜し、ゲート絶縁膜２０を形成する。
【００５７】
次に、図８（ｂ）に示すように、例えばリンなどのｎ型の導電性不純物Ｄ５およびホウ素などのｐ型の導電性不純物Ｄ６を全面にイオン注入して、ｎ型埋め込みチャネル１１および第１ｐ⁺反転層１５を形成する。
図示はしていないが、上記の導電性不純物Ｄ５は隣接するピクセル領域においても同様に全面に導入されてｎ型埋め込みチャネルを形成し、一方で導電性不純物Ｄ６は、ピクセル領域においては仮想ゲート領域にのみ導入される。
【００５８】
次に、図８（ｃ）に示すように、例えばＴＥＯＳなどを原料とする減圧ＣＶＤ法などにより酸化シリコンを全面に堆積させ、層間絶縁膜２１を形成する。
次に、フォトリソグラフィー工程により横型オーバーフロードレインの形成領域を開口するパターンのレジスト膜Ｒ５をパターニング形成し、ＲＩＥなどのエッチングを施して、横型オーバーフロードレインの形成領域の半導体基板を露出させる第１開口部ＣＨ１を形成する。第１開口部ＣＨ１の開口径は、例えば０．５〜２．０μｍ程度である。
【００５９】
次に、図９（ｄ）に示すように、第１開口部ＣＨ１内壁を被覆して、例えばＴＥＯＳなどを原料とする減圧ＣＶＤ法あるいはその他のＣＶＤ法などにより、例えば１０ｎｍの膜厚で酸化シリコンを全面に堆積させ、スクリーン酸化膜２２を形成する。
【００６０】
次に、図９（ｅ）に示すように、スクリーン酸化膜２２を通過させて、層間絶縁膜２１をマスクとし、ホウ素などのｐ型不純物Ｄ７を完全には反転しない程度にイオン注入し、第１開口部ＣＨ１内におけるｎ型埋め込みチャネル１１の表層部にｐ型領域１７を形成する。
ここで、上記のｐ型領域１７の形成領域には、既に第１ｐ⁺反転層１５が形成されていることから、ｐ型領域１７と第１ｐ⁺反転層１５は接続されて形成されることになる。
【００６１】
次に、図９（ｆ）に示すように、第１開口部ＣＨ１の内側を含めてスクリーン酸化膜２２の上層に全面に、例えばＣＶＤ法により窒化シリコンあるいは導電性不純物を含有しないポリシリコンなどの絶縁体を、例えば０．２〜０．４μｍの膜厚で堆積させ、サイドウォール絶縁膜用層２３を形成する。
【００６２】
次に、図１０（ｇ）に示すように、スクリーン酸化膜２２に対してエッチング選択比を有するＲＩＥなどのエッチングによりエッチバックして、第１開口部ＣＨ１の内壁を被覆する部分を残して上記サイドウォール絶縁膜用層２３除去し、サイドウォール絶縁膜２３ａに形状加工する。サイドウォール絶縁膜用層２３の膜厚を例えば０．２〜０．４μｍとした場合には、サイドウォール絶縁膜２３ａの幅を同様に０．２〜０．４μｍとすることができる。
上記のように第１開口部ＣＨ１内にサイドウォール絶縁膜２３ａを形成したことにより、その内側の第２開口部ＣＨ２の開口径は、例えば０．２〜１．０μｍ程度に狭められる。
【００６３】
次に、図１０（ｈ）に示すように、スクリーン酸化膜２２を通過させて、サイドウォール絶縁膜２３ａをマスクとし、砒素などのｎ型不純物Ｄ８を高濃度にイオン注入し、第２開口部ＣＨ２内におけるｎ型埋め込みチャネル１１の表層部に、ｎ型埋め込みチャネル１１に接続するようにｎ⁺領域（ドレイン）１８を形成する。
【００６４】
次に、図１０（ｉ）に示すように、例えば窒化シリコンなどのサイドウォール絶縁膜２３ａに対してエッチング選択比を有してスクリーン酸化膜２２を除去できる条件のＲＩＥなどのエッチングにより、第２開口部ＣＨ２内のスクリーン酸化膜２２を除去して、ｎ⁺領域１８を露出させる。このエッチングにおいて、層間絶縁膜２１上のスクリーン酸化膜２２も除去され、第１開口部ＣＨ１の内壁を被覆する部分のスクリーン酸化膜２２ａのみが残される。
【００６５】
次に、上記ｎ⁺領域１８に接続するように、例えば遠距離スパッタリング法、コリメータスパッタリング法、あるいは、ＩＭＰスパッタリング法などのコヒーレントスパッタリング法により、銅を含有するアルミニウムを全面に堆積させ、開口部ＣＨ内を埋め込む。その後、フォトリソグラフィー工程およびドライエッチング工程などを経て配線層３４を形成し、図７に示す構造に至る。
【００６６】
以降の工程としては、第１実施形態と同様に、シンター工程を含む処理工程を、全て３５０℃以下の温度で行う。また、３５０℃の温度がかけられる処理の処理時間の総計が２時間以内となるように設定する。
【００６７】
上記の本実施形態のＣＣＤの製造方法によれば、横型オーバーフロードレインＬＯＤのコンタクトの配線材料に銅を含有するアルミニウムを用いることで、暗電流の増大を抑制しながら、コンタクト抵抗の上昇、アロイスパイクの発生を防止した固体撮像装置を製造することができる。
さらにコヒーレントスパッタリング法により銅を含有するアルミニウムからなる配線層を形成することで、コンタクト被覆不良の発生を防止することができる。
また、コンタクトに接続する配線層形成以降のシンター工程を含む処理工程を全て３５０℃以下の温度で行うことで、効果的にアロイスパイクの発生を防止することが可能である。
【００６８】
第３実施形態
本実施形態に係るＣＣＤの横型オーバーフロードレインＬＯＤは、図１１に示す断面構造を有しており、第１実施形態と実質的に同様であるが、配線層３４の上層にＴｉＮ膜などの反射防止膜３５が形成されていることが異なる。
ＴｉＮ膜はシリコン基板に接していないので、暗電流を悪化させることはなく、コンタクトの配線材料に銅を含有するアルミニウムを用いることで、コンタクト抵抗の上昇、アロイスパイクの発生を防止することができる。
また、反射防止膜３５が形成されているので、フォトリソグラフィー工程においてレジスト膜をパターン形成するための露光の光の反射を防止し、形成されるレジスト膜のパターン不良を防止できる。
【００６９】
第４実施形態
本実施形態に係るＣＣＤは、図１２（ａ）に示す断面構造を有し、これは図１中のＣ−Ｃ’における断面図に相当する。
即ち、ｐ型シリコン半導体基板１０のｐ⁺型チャネル分離層１２の延伸方向に沿った断面であり、ｐ型シリコン半導体基板１０中にｐ⁺型チャネル分離層１２が形成されており、その上層に例えば酸化シリコンのゲート絶縁膜２０が形成されており、その上層に例えばポリシリコンからなるゲート電極３０が形成されており、その上層にゲート電極３０を被覆して酸化シリコンの層間絶縁膜２１が形成されている。
層間絶縁膜２１には、ゲート電極３０に達する開口部ＣＨ_Gが開口されており、開口部ＣＨ_Gを埋め込んでゲート電極３０に接続するようにして、銅を含有するアルミニウムからなる配線層３６が形成されている。アルミニウム中の銅の含有量は、第１実施形態における横型オーバーフロードレインにおいてシリコン基板に接続する配線層の場合と同様とする。この配線層３６は、チャネル分離層の上層においてピクセル領域を横切らない配線として形成されている。
【００７０】
上記の配線層３６を銅を含有するアルミニウムにより形成することで、コンタクト抵抗の上昇を抑制し、さらにコンタクトにおけるＴｉの使用を避けられるので、シンター工程におけるＴｉへの水素吸着による界面準位数の増加を防止でき、暗電流の増大を抑制でき、さらにアロイスパイクも形成されない。
上記の本実施形態に係るＣＣＤは、配線層３６を形成するときに、第１実施形態に記載のコヒーレントスパッタリング法を用いて形成することで、その他は一般的な方法により形成可能である。
【００７１】
また、図１２（ｂ）に示すように、配線層３６の上層にさらに酸化シリコンなどの上層絶縁膜２１’が形成され、配線層３６に達する開口部ＣＨ_Wが開口されており、開口部ＣＨ_Wを埋め込んで配線層３６に接続するようにして、銅を含有するアルミニウムからなる上層配線層３７が形成される構成とすることも可能である。この場合にも、アルミニウム中の銅の含有量は、第１実施形態における横型オーバーフロードレインにおいてシリコン基板に接続する配線層の場合と同様とする。この例においても、図１２（ａ）に示す構造のＣＣＤと同様の効果を得ることができる。
【００７２】
（実施例１）
図１３（ａ）の断面図に示すように、ｐ型シリコン半導体基板１０の表層部分に、面積が１８０×３２０μｍ²で接合深さＸｊが０．４μｍのｎ⁺領域１９を形成し、その上層に全面に酸化シリコンの層間絶縁膜２１を形成し、開口径φ_CHが０．６μｍであり、ｎ⁺領域１９に達するコンタクトホールを約１００００個開口した。
上記のコンタクトホール内を被覆して、全面に、配線層３８を形成した。さらに、配線層３８の上層に不図示の酸化シリコン膜を形成し、３５０℃で２時間の熱処理を行い、試料を作成した。
【００７３】
上記において、配線層３８を形成する条件は下記４条件として、（Ａ）〜（Ｄ）の４種の試料を作成した。
上記の配線層３８は、それぞれ、（Ａ）０．５重量％の銅を含有するアルミニウムを遠距離スパッタリング法により６００ｎｍの膜厚で形成、（Ｂ）０．５重量％の銅を含有するアルミニウムを遠距離スパッタリング法により８００ｎｍの膜厚で形成、（Ｃ）０．５重量％の銅を含有するアルミニウムを遠距離スパッタリング法により１０００ｎｍの膜厚で形成、（Ｄ）Ｔｉ／ＴｉＮ積層膜をスパッタリング法により成膜してバリアメタルとし、さらにＣＶＤ法によりタングステン（Ｗ）を堆積して形成した。
【００７４】
上記の（Ａ）〜（Ｄ）の各試料に対して、３５０℃の熱処理を行う前後に、それぞれコンタクト部分の透過型電子顕微鏡写真を撮影したところ、各試料とも熱処理の前後でアロイスパイクが形成されている様子は観察されなかった。
【００７５】
上記の（Ａ）〜（Ｄ）の各試料に対して、ｎ⁺領域１９とｐ型シリコン半導体基板１０の間に８Ｖの逆バイアスを印加したときのリーク電流を測定した。
得られた結果を累積確率に対してプロットしたものが図１３（ｂ）である。
この図から、配線層３８として（Ａ）〜（Ｃ）の０．５重量％の銅を含有するアルミニウムを形成した試料のリーク電流値は、（Ｄ）Ｔｉ／ＴｉＮ／Ｗを成膜した試料と同様であり、０．５重量％の銅を含有するアルミニウムを形成した試料のリーク電流は十分に低く、アロイスパイクが形成されていないことが確認された。
【００７６】
（実施例２）
実施例１と同様にして、ｐ型シリコン半導体基板１０の表層部分にｎ⁺領域１９を形成し、その上層に全面に層間絶縁膜２１を形成し、開口径φ_CHが１．４μｍであり、ｎ⁺領域１９に達するコンタクトホールを開口した。
上記のコンタクトホール内を被覆して、全面に、下記３条件にて配線層３８を形成して、それぞれ酸化シリコンの上層絶縁膜を積層させた後、３５０℃で２時間の熱処理を施して、（Ａ）〜（Ｃ）の３種の試料を作成した。
上記の配線層３８は、それぞれ、（Ａ）０．５重量％の銅を含有するアルミニウムを遠距離スパッタリング法により形成、（Ｂ）１．０重量％のシリコンを含有するアルミニウムをスパッタリング法により形成、（Ｃ）アルミニウムをスパッタリング法により形成した。
【００７７】
上記（Ａ）〜（Ｃ）の各試料に対して、リーク電流１０ｎＡに達するときのｎ⁺／ｐ接合耐圧を測定した。
得られた結果を累積確率に対してプロットしたものが図１４である。
この図から、配線層３８として（Ｃ）のアルミニウムを用いた試料は、一部接合耐圧が低下して、アロイスパイクが形成されていることを示しているが、（Ａ）の０．５重量％の銅を含有するアルミニウムを用いた試料の接合耐圧は（Ｂ）シリコンを含有するアルミニウムと同程度であり、０．５重量％の銅を含有するアルミニウムを用いた試料は十分に高い接合耐圧を有しており、アロイスパイクが形成されていないことが確認された。
【００７８】
上記のように、アルミニウム中に銅を添加することで、アルミニウム中のシリコンの固溶限界を低下させることになり、３５０℃の熱処理に対してアロイスパイクの発生を完全に防止することができる。
【００７９】
（実施例３）
実施例１と同様にして、ｐ型シリコン半導体基板１０の表層部分にｎ⁺領域１９を形成し、その上層に全面に層間絶縁膜２１を形成し、開口径φ_CHが０．６μｍであり、ｎ⁺領域１９に達するコンタクトホールを開口した。
上記のコンタクトホール内を被覆して、全面に、下記３条件にて配線層３８を形成して、それぞれ酸化シリコンの上層絶縁膜を積層させた後、３５０℃で２時間の熱処理を施して、（Ａ）〜（Ｄ）の４種の試料を作成した。
上記の配線層３８は、それぞれ、（Ａ）０．５重量％の銅を含有するアルミニウムを遠距離スパッタリング法により６００ｎｍの膜厚で形成、（Ｂ）０．５重量％の銅を含有するアルミニウムを遠距離スパッタリング法により８００ｎｍの膜厚で形成、（Ｃ）０．５重量％の銅を含有するアルミニウムを遠距離スパッタリング法により１０００ｎｍの膜厚で形成、（Ｄ）Ｔｉ／ＴｉＮ積層膜をスパッタリング法により成膜してバリアメタルとし、さらにＣＶＤ法によりタングステン（Ｗ）を堆積して形成した。
【００８０】
上記（Ａ）〜（Ｄ）の各試料に対して、ｎ⁺領域へのコンタクト抵抗を測定した。
得られた結果を累積確率に対してプロットしたものが図１５（ａ）である。
この図から、配線層３８として（Ａ）〜（Ｃ）の０．５重量％の銅を含有するアルミニウムを用いた試料のコンタクト抵抗は、若干分布が広がっているものの、（Ｄ）Ｔｉ／ＴｉＮ／Ｗを成膜した試料と同様に十分低い値となっており、シリコンを含有するアルミニウムのようにコンタクト底部にシリコンが析出して高抵抗となることはなかった。
【００８１】
また、ｎ型シリコン半導体基板の表層部分にｐ⁺領域を形成して、上記と同様にｐ⁺領域へのコンタクト抵抗を測定した。
得られた結果を累積確率に対してプロットしたものが図１５（ｂ）である。
配線層３８として（Ａ）〜（Ｃ）の０．５重量％の銅を含有するアルミニウムを用いた試料のコンタクト抵抗は、ｎ⁺領域へのコンタクト抵抗と同様に十分低く、さらに（Ｄ）Ｔｉ／ＴｉＮ／Ｗを成膜した試料よりも低い値となっていた。
【００８２】
（実施例４）
第１実施形態に示す構造と同様の横型オーバーフロードレインを有するＣＣＤを作成した。横型オーバーフロードレイン部分には、リング状のポリシリコンのゲート電極の内径である０．６μｍの開口径を有するコンタクトホールを開口し、開口部内に０．５重量％の銅を含有するアルミニウムを遠距離スパッタリング法により形成した試料と、Ｔｉ／ＴｉＮ積層膜をスパッタリング法により成膜してバリアメタルとし、さらにＣＶＤ法によりタングステン（Ｗ）を堆積して形成した試料を作成した。
さらに、酸化シリコンなどの上層絶縁膜の形成工程やシンター工程などを含む３５０℃での熱処理時間の総計が２時間程度である処理工程を経て、ＣＣＤを完成させた。
上記の各試料の暗電流値を測定した結果、０．５重量％の銅を含有するアルミニウムを用いた試料の暗電流値は、Ｔｉ／ＴｉＮ／Ｗを成膜した試料の２６％程度の値であり、暗電流絶対値として問題がないことが確認された。
【００８３】
（実施例５）
実施例４で作成した２種の試料（（Ａ）０．５重量％の銅を含有するアルミニウムを用いた試料と、（Ｂ）Ｔｉ／ＴｉＮ／Ｗを成膜した試料に対して、暗電流の温度依存性を測定し、アレニウスプロットから、活性化エネルギーを求めた。
図１６（ａ）および（ｂ）は、それぞれ（Ａ）と（Ｂ）の試料の活性化エネルギーの分布を示す図である。
【００８４】
Ｔｉ／ＴｉＮ／Ｗの積層膜が、Ｓｉのエネルギーバンドの禁制帯中央部付近（０．６５ｅＶ）にシャープな分布を示すのに対して、コヒーレントスパッタリング法による銅を含有するアルミニウム合金膜では、ほぼ同様な位置に分布の中心を示すものの、ブロードになっている。即ち、Ｔｉ／ＴｉＮ／Ｗ積層膜の使用では、暗電流に対して０．６５ｅＶ付近の深い準位からの寄与が支配的となるのに対して、銅を含有するアルミニウム合金膜では緩和させる方向にあると結論付けられる。
【００８５】
本発明は、上記の実施形態に限定されない。
例えば、本発明の固体撮像装置としては、ＣＣＤの他、ＣＭＯＳ撮像素子などの他の固体撮像装置にも適用することが可能である。
また、配線層として銅を含有するアルミニウムを用いるコンタクトとしては、オーバーフロードレインにおけるコンタクトの他、ゲート電極やチャネル分離層に対するコンタクトなど種々のコンタクトに適用可能である。
ゲート電極などは単層構成としているが、２層以上の構成としてもよい。
ＣＣＤ転送部としては、仮想ゲート構造を有さなくてもよく、単相駆動方式の他、二相以上の駆動方式でもよい。
また、ゲート電極やその他の部材を構成する材料は上記の実施形態に記載したもの以外のものも使用できる。
その他、本発明の要旨を逸脱しない範囲で種々の変更を行うことができる。
【００８６】
【発明の効果】
本発明の固体撮像装置によれば、コンタクトの配線材料に銅を含有するアルミニウムを用いることで、暗電流の増大を抑制しながら、コンタクト抵抗の上昇、アロイスパイクの発生を防止することができる。
【００８７】
また、本発明の固体撮像装置の製造方法によれば、コンタクトの配線材料に銅を含有するアルミニウムを用いることで、暗電流の増大を抑制しながら、コンタクト抵抗の上昇、アロイスパイクの発生を防止した固体撮像装置を製造することができ、さらにコヒーレントスパッタリング法により銅を含有するアルミニウムからなる配線層を形成することで、コンタクト被覆不良の発生を防止することができる。配線層形成以降のシンター工程を含む処理工程を、例えば全て３５０℃以下の温度で行うことで、効果的にアロイスパイクの発生を防止することが可能である。
【図面の簡単な説明】
【図１】図１は本発明の第１実施形態に係るＣＣＤの平面図である。
【図２】図２（ａ）は図１中のＡ−Ａ’における断面図であり、（ｂ）はＣＣＤ転送を説明するためのポテンシャル図である。
【図３】図３（ａ）は本発明の第１実施形態および従来例に係るＣＣＤのオーバーフロードレイン部分の断面図であり、（ｂ）は同一断面におけるポテンシャル図であり、図１中のＢ−Ｂ’における断面に相当する。
【図４】図４は図３に示すオーバーフロードレインを有するＣＣＤの製造方法の製造工程を示す断面図であり、（ａ）はｎ型埋め込みチャネルの形成工程まで、（ｂ）はｐ型領域の形成工程まで、（ｃ）はゲート電極のパターン形成工程までを示す。
【図５】図５は図４の続きの工程を示し、（ｄ）はｎ⁺領域の形成工程まで、（ｅ）はｐ⁺反転層の形成工程までを示す。
【図６】図６は図５の続きの工程を示し、（ｆ）は層間絶縁膜の形成工程まで、（ｇ）はｎ⁺領域に達する開口部の開口工程までを示す。
【図７】図７は本発明の第２実施形態に係るＣＣＤのオーバーフロードレイン部分の断面図である。
【図８】図８は図７に示すオーバーフロードレインを有するＣＣＤの製造方法の製造工程を示す断面図であり、（ａ）はゲート絶縁膜の形成工程まで、（ｂ）はｎ型埋め込みチャネルおよび第１ｐ⁺反転層の形成工程まで、（ｃ）は層間絶縁膜への第１開口部の形成工程までを示す。
【図９】図９は図８の続きの工程を示し、（ｄ）はスクリーン酸化膜の形成工程まで、（ｅ）はｐ型領域の形成工程まで、（ｆ）はサイドウォール絶縁膜用層の形成工程までを示す。
【図１０】図１０は図９の続きの工程を示し、（ｇ）はサイドウォール絶縁膜の形成工程まで、（ｈ）はｎ⁺領域の形成工程まで、（ｉ）は第２開口部底部のスクリーン酸化膜の除去工程までを示す。
【図１１】図１１は本発明の第３実施形態に係るＣＣＤのオーバーフロードレイン部分の断面図である。
【図１２】図１２（ａ）および（ｂ）は本発明の第４実施形態に係るＣＣＤのオーバーフロードレイン部分の断面図である。
【図１３】図１３（ａ）は実施例１に係るコンタクト構造を有するダイオードの断面図であり、（ｂ）はリーク電流を累積確率に対してプロットした図である。
【図１４】図１４は実施例２に係る接合耐圧を累積確率に対してプロットした図である。
【図１５】図１５（ａ）は実施例３に係るｎ⁺領域へのコンタクト抵抗値を累積確率に対してプロットした図であり、（ｂ）はｐ⁺領域へのコンタクト抵抗値を累積確率に対してプロットした図である。
【図１６】図１６は実施例５に係る暗電流の活性化エネルギー分布を示す図であり、（ａ）は０．５重量％の銅を含有するアルミニウムを用いた試料、（ｂ）はＴｉ／ＴｉＮ／Ｗを成膜した試料である。
【図１７】図１７は従来例の問題点を示す断面図である。
【図１８】図１８は従来例の問題点を示す断面図である。
【図１９】図１９は従来例の問題点を示す断面図である。
【図２０】図２０（ａ）は、ＣＣＤのオーバーフロードレイン部分にＴｉ／ＴｉＮ／Ｗを成膜したときの断面図であり、（ｂ）はシリコンを含有するアルミニウムとＴｉ／ＴｉＮ／Ｗ積層膜との暗電流の差を示す図である。
【符号の説明】
１０…ｐ型半導体基板、１１…ｎ型埋め込みチャネル、１２…ｐ型チャネル分離層、１３…第１ｎ⁺領域、１４…第２ｎ⁺領域、１５…（第１）ｐ⁺反転層、１６…第２ｐ⁺反転層、１７…ｐ型領域、１８，１９…ｎ⁺領域、２０…ゲート絶縁膜、２１…層間絶縁膜、２１’…上層絶縁膜、２２，２２ａ…スクリーン酸化膜、２３…サイドウォール絶縁膜用層、２３ａ…サイドウォール絶縁膜、３０…ゲート電極、３３…（ＬＯＤ用）ゲート電極、３４…配線層、３４ａ…バリアメタル層、３４ｂ…タングステン層、ＣＨ，ＣＨ１，ＣＨ２…開口部、Ｄ１〜Ｄ８…導電性不純物、Ｒ１〜Ｒ５…レジスト膜、ＣＳ…チャネル分離層、Ｇ…ゲート電極、ＬＯＤ…横型オーバーフロードレイン、ＣＴ…電荷転送方向、ＰＣ１，ＰＣ２…ピクセル、ＰＰ…ポリ相、ＶＰ…仮想ゲート相。

Claims

第１導電型の半導体基板の主面に第２導電型の半導体層を形成する工程と、
上記半導体基板の主面に上記半導体層を区画するための第１導電型の分離領域を形成する工程と、
上記半導体層上に第１の絶縁層を形成する工程と、
上記第１の絶縁層をエッチングすることにより上記分離領域により区画される半導体層の間に上記半導体層が露出する第１の開口部を形成する工程と、
上記第１の絶縁層をマスクとして第１導電型の不純物を注入して第１導電型の第１の半導体領域を形成する工程と、
上記第１の開口部を含む上記第１の絶縁層上に第２の絶縁層を形成する工程と、
上記第２の絶縁層を全面的にエッチングすることにより上記第１の開口部の周縁部に環状の第１の絶縁膜を形成するとともに上記第１の絶縁膜の内側に上記半導体層が露出する第２の開口部を形成する工程と、
上記第１の絶縁膜をマスクとして第２導電型の不純物を注入して上記第１の半導体領域の内側に第２導電型の第２の半導体領域を形成する工程と、
上記第２の開口部を介して上記第２の半導体領域に接続される電極を上記第１の絶縁膜上に形成する工程と、
を有し、
上記分離領域で区画される上記半導体層が受光部を構成し、上記第１の半導体領域と上記第１の絶縁膜と上記第２の半導体領域と上記電極とが電荷掃き捨て部を構成し、上記電極が銅を含有するアルミニウムで構成される、固体撮像装置の製造方法。
上記第１の半導体領域の形成のための第１導電型の不純物の注入が全面に形成された第３の絶縁層を介して行なわれる、請求項１に記載の固体撮像装置の製造方法。
上記電極がコヒーレントスパッタリング法により形成される、請求項１又は２に記載の固体撮像装置の製造方法。
上記電極を形成する工程の後に行われるシンター処理が３５０℃以下の温度で行われる、請求項１、２又は３に記載の固体撮像装置の製造方法。
上記銅の含有量が０．４〜５重量％の範囲にある、請求項１、２、３又は４に記載の固体撮像装置の製造方法。
上記銅の含有量が０．５〜０．８重量％の範囲にある、請求項１、２、３又は４に記載の固体撮像装置の製造方法。