JP2005045264A - Ｐｃｍｏ抵抗器トリマー - Google Patents

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Abstract

【課題】 可逆的にトリム可能な抵抗の利点に対して、抵抗器トリマー回路内の抵抗メモリセル用に開発されたプログラマブル抵抗材料を用いること。
【解決手段】 マッチング抵抗器用のプログラマブル抵抗材料を用いることによって、抵抗器トリミング回路が、マッチング抵抗器を可逆的にトリミングして、基準抵抗器をマッチングするように設計される。例えば、金属−アモルファスシリコン金属材料、位相変化材料またはペロブスカイト材料等のプログラマブル抵抗材料は、抵抗性メモリデバイスにおいて典型的に用いられ、印加された電気パルスによって可逆的にかつ反復可能に抵抗を変化させる能力を有する。本発明の可逆抵抗器トリミング回路は、マッチング抵抗器および基準抵抗器の抵抗ブリッジネットワークを含み、抵抗差を示す比較信号を発生する比較器回路に入力を提供する。
【選択図】 図３

Description

本発明は、概して、抵抗器トリミング用の回路に関し、より詳細には、リバーシブル精度調節用回路、または薄膜プログラマブル抵抗器のマッチングに関する。
抵抗器は、マイクロ電子回路において重要な役割を果たす。抵抗器は、印加した電流または電圧とは独立して電気抵抗を有するように設計された電子素子である。マイクロ電気処理の製造における２つの重要な問題は、それぞれの抵抗器の精度と、一対の抵抗器の比の精度である。
精度アナログ増幅器等の多くのマイクロ電子回路は、所望の回路性能レベルを達成するために、それぞれの抵抗器が特定の値を有することを必要とする。他の回路（例えば、差動増幅器およびアナログ−デジタル変換器（ＡＤＣ）またはデジタル−アナログ変換器（ＤＡＣ）の用途）は、２つの抵抗器の正確なマッチングを必要とするが、抵抗器の特定の値を必要とはしない。マッチング抵抗器は、抵抗器が同じ抵抗値を有するべきであるが、バリエーションを製造することに起因する任意の特定の値ではないかもしれない。
処理のバリエーションが、マッチした対の抵抗器に等しく影響を与えるため、それぞれの抵抗器を特定の抵抗値に設定する際よりも、マイクロ電子製造プロセスにおける方が、より容易に高精度の抵抗器マッチングが得られる。いくつかの回路を別にすれば、この精度は、依然として不十分である。例えば、たった０．０２５％の抵抗ばらつきが１２ビットアナログ−デジタル変換器の線形性および精度に妥協することもある。従って、精度パフォーマンスに必要とされる抵抗器−マッチング特性を維持することは、ある特定の精密なアナログ回路において最も重要である。
抵抗器トリミング法は、これらの回路において抵抗器を調節する、またはマッチングするために用いられる最も一般的な方法である。用語「抵抗器トリミング」は、回路における抵抗器の抵抗を細かく調節することを意味している。特定の抵抗値に到達するか、基準抵抗器にマッチングさせるかのいずれかである。その抵抗器は、様々な機械的、電気的、または化学的方法によってトリミングされ得る。例えば、抵抗器は、レーザ成型、ヒューズブローイング（ｆｕｓｅ ｂｌｏｗｉｎｇ）によってトリミングされてもよいし、あるいは、不純物ドーピングを行って、抵抗器の導電率を変化させることによってトリミングされてもよい。
これらの従来技術の抵抗器トリミング法では、トリミング動作は、逆にすることが極端に難しくなり得る。これらの方法におけるその抵抗の調節は、大部分は、１つの方向において起こり得るのみである。例えば、レーザトリミングによって、抵抗材料の成型、またはシェービング（ｓｈａｖｉｎｇ）に応じて、その抵抗は、増加し得るのみであり得る。金属移動等の不純物ドーピングを行うことによって、その抵抗は、抵抗材料への不純物の移動に応じて低下し得るのみである。
長年、新規の抵抗器およびコンダクタ材料が開発されてきた。詳細には、抵抗メモリセルで用いられる材料は、プログラマブル抵抗を有し、外部の影響に基づいて可逆性抵抗変化を表す。例えば、マルチビット不揮発性メモリデバイスにおいて用いられるパルス誘導抵抗変化（ＥＰＩＲ）効果を有する材料は、電気パルスの影響下の可逆的および反復性のある抵抗変化を表し得る。ＥＰＩＲ効果は、例えば、Ｐｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）等の薄膜巨大磁気抵抗（ＣＭＲ）材料において見られ得る。ＥＰＩＲ効果についての詳細は、非特許文献１を参照されたい。半導体抵抗メモリの他の例は、特許文献１に開示されている金属−アモルファスシリコン金属（ＭＳＭ）電気メモリスイッチ、および、特許文献２に開示されているＴｅＧｅＳｂ等の電気パルス変化材料である。
米国特許第５，５４１，８６９号明細書 米国特許第５，９１２，８３９号明細書 Ｓ．Ｑ．Ｌｉｕ，Ｎ．Ｊ．Ｗｕ，Ａ．Ｉｇｎａｔｉｅｖ，"Ａ ｎｅｗ ｃｏｎｓｅｐｔ ｆｏｒ ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ：ｔｈｅ Ｅｌｅｃｔｒｉｃ−Ｐｕｌｓｅ Ｉｎｄｅｕｃｅｄ Ｒｅｓｉｓｔｉｖｅ ｃｈａｎｇｅ ｅｆｆｅｃｔ ｉｎ ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｔｈｉｎ ｆｉｌｍ"Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｓｙｍｐｏｓｉｕｍ ２００１，Ｓａｎ Ｄｉｅｇｏ，Ｃａｌｉｆｏｒｎｉａ，Ｎｏｖ．２００１，ｐ．１８−２４
従って、可逆的にトリム可能な抵抗の利点に対して、抵抗器トリマー回路内の抵抗メモリセル用に開発されたプログラマブル抵抗材料を用いることは、有利である。
（発明の要旨）
本発明は、プログラマブル抵抗材料を使用することによって抵抗をマッチさせる可逆抵抗器トリミング回路を開示する。その抵抗を可逆的にプログラムすることが可能である材料を用いることによって、本発明は、方向を増加させて、かつ低下させる際に、基準抵抗器をマッチさせるマッチング抵抗器を調節することが可能である。
第１の実施形態では、本発明の可逆抵抗器トリミング回路は、マッチング抵抗器と基準抵抗器とを含む抵抗器ブリッジネットワークと、比較器と、パルスフィードバック回路とを含む。この可逆抵抗器トリミング回路は、最初、比較器回路を通してマッチング抵抗器を基準抵抗器と比較する。その後、その比較器回路は、差を示す比較信号を発生させる。この信号は、その後、パルスフィードバック回路によって提供された電気パルスの極性、振幅または持続時間を制御して、マッチング抵抗器の抵抗を調節する。そのプロセスは、マッチング抵抗器および基準抵抗器の抵抗がマッチングするまで繰り返される。プログラマブル抵抗材料から作られたマッチング抵抗器を用いることによって、本発明は、両方向の抵抗器トリミングを提供し、トリミング間の抵抗を調節可能とする。
本発明において開示されたプログラマブル抵抗材料は、抵抗性メモリデバイス（例えば、金属−アモルファスシリコン−金属（ＭＳＭ）材料、位相変化材料、あるいは巨大磁気抵抗効果または高温超電導効果を表すペロブスカイト材料）に用いられることが多い。金属−アモルファスシリコン−金属（ＭＳＭ）材料は、２つの金属電極間に、ボロンをドープしたアモルファスシリコンを含む。抵抗性メモリデバイスに用いられた位相変化材料は、少なくとも１つのカルコゲンを含み、そして、１つ以上の遷移金属を含んでもよい。抵抗性メモリデバイスに用いられる巨大磁気抵抗効果または高温超電導効果を表すペロブスカイト材料は、ＰＣＭＯ等のマンガナイト材料である。
用いられたプログラマブル抵抗材料によると、可逆抵抗器トリミング回路のフィードバック回路は、比較信号に直接的に関連する極性、振幅または持続時間を有する抵抗調節パルスを提供し得る。パルス振幅、パルス持続時間およびパルス数も、抵抗オーバーシュートを改善するために制御され得る。
本発明の別の実施形態では、可逆抵抗器トリミング回路は、抵抗器ブリッジネットワークとその抵抗器ブリッジネットワークを隔する比較器回路との間にあるトランスミッションゲート、およびフィードバック回路のタイミングを改善する遅延回路を含む。
本発明による回路は、基準抵抗器に対してマッチング抵抗器を可逆的にトリミングする回路であって、該マッチング抵抗器材料は、プログラマブル抵抗材料を含み、該回路は、基準抵抗器とマッチング抵抗器とを含む抵抗器ブリッジネットワークと、比較器回路であって、該基準抵抗器および該マッチング抵抗器の抵抗状態を比較して、該基準抵抗器および該マッチング抵抗器の差を示す比較信号を発生するために、該抵抗器ブリッジネットワークと通信する比較器回路と、該抵抗器ブリッジネットワークへのパルスフィードバック回路であって、該フィードバック回路は、該比較器回路に接続され、該比較信号に対応する該マッチング抵抗器に、パルス状の電気信号を提供する、パルスフィードバック回路とを含み、これにより上記目的を達成する。
前記プログラマブル抵抗材料は、金属−アモルファスシリコン−金属材料、位相変化材料または薄膜ペロブスカイト材料から選択されてもよい。
前記フィードバック回路は、パルス状の電気信号を提供して、前記マッチング抵抗器の抵抗を修正し、該パルス状の電気信号は、前記比較器回路からの前記比較信号に対応する極性、振幅または持続時間を有してもよい。
前記パルス状電気信号は、１００ｆｓ〜約１０００ｎｓの持続時間、および、０．１Ｖ〜約１００Ｖの振幅を有してもよい。
本発明による回路は、基準抵抗器に対してマッチング抵抗器を可逆的にトリミングする回路であって、該マッチング抵抗器材料は、プログラマブル抵抗材料を含み、該回路は、基準抵抗器とマッチング抵抗器とを含む抵抗器ブリッジネットワークと、比較器回路であって、該基準抵抗器および該マッチング抵抗器の抵抗状態を比較して、該基準抵抗器および該マッチング抵抗器の差を示す比較信号を発生するために、該抵抗器ブリッジネットワークと通信する比較器回路と、該抵抗器ブリッジネットワークと該比較器回路の入力との間に接続された第１のトランスミッションゲートと、該抵抗器ブリッジネットワークへのパルスフィードバック回路であって、該フィードバック回路は、該比較器回路に接続され、第２のトランスミッションゲートを含む、パルスフィードバック回路とを含み、該トランスミッションゲートは、該第１のトランスミッションゲートが、該比較器回路に対して開いてパルスを受け、該抵抗器ブリッジネットワークの抵抗状態を比較して、比較信号を発生し、該第２のトランスミッションゲートが、該第１のトランスミッションゲートが閉じた後に開いてパルスを受け、該比較信号を該抵抗器ブリッジネットワークに伝搬させるようなタイミングであり、これにより上記目的を達成する。
前記抵抗器ネットワークは、基準抵抗器、パルス調節可能抵抗器、および抵抗が等しい２つの抵抗器を有する抵抗ブリッジであってもよい。
前記比較器回路は、差動増幅器であってもよい。
前記トランスミッションゲートは、１つのトランジスタであってもよい。
前記比較器回路の出力と前記パルスフィードバック回路の入力との間に遅延回路をさらに含んでもよい。
前記第１のトランスミッションゲートを開く前記パルス信号は、５ｎｓ〜約１００ｎｓの持続時間を有してもよい。
前記第１のトランスミッションゲートを開く前記パルス信号は、０．１Ｖ〜約１００Ｖの振幅を有してもよい。
前記プログラマブル抵抗材料は、金属−アモルファスシリコン−金属材料、位相変化材料または薄膜ペロブスカイト材料から選択されてもよい。
前記金属−アモルファスシリコン−金属材料は、２つの電極間に配置されたボロンドープされたアモルファスシリコン層を含み、一方の電極は、Ｃｒであり、他方の電極は、Ｖ，Ｃｏ，Ｎｉ，Ｐｄ，ＦｅまたはＭｎであってもよい。
前記位相変化材料は、少なくとも１つのカルコゲン、および１つ以上の遷移金属を含んでもよい。
前記薄膜ペロブスカイト材料は、巨大磁気抵抗材料および高温超電導材料からなる材料の群から選択されてもよい。
前記薄膜ペロブスカイト材料は、ＰｒＣａＭｎＯ（ＰＣＭＯ）、ＬａＣａＭｎＯ（ＬＣＭＯ）、ＬａＳｒＭｎＯ（ＬＳＭＯ）、ＬａＢａＭｎＯ（ＬＢＭＯ）、ＬａＰｂＭｎＯ（ＬＰＭＯ）、ＮｄＣａＭｎＯ（ＮＣＭＯ）、ＮｄＳｒＭｎＯ（ＮＳＭＯ）、ＮｄＰｂＭｎＯ（ＮＰＭＯ）、ＬａＰｒＣａＭｎＯ（ＬＰＣＭＯ）およびＧｄＢａＣｏＯ（ＧＢＣＯ）、ならびにそれらの混合物および組み合わせからなる群から選択されてもよい。
本発明による方法は、基準抵抗器に対してマッチング抵抗器を可逆的にトリミングする方法であって、該マッチング抵抗器材料は、プログラマブル抵抗材料を含み、該方法は、該マッチング抵抗器を該基準抵抗器と比較するステップと、該基準抵抗器と該マッチング抵抗器との間の差を示す比較信号を発生するステップと、パルス状電気信号を該マッチング抵抗器に印加するステップであって、該パルス状電気信号は、該比較信号に対応する、ステップとを包含し、これにより上記目的を達成する。
前記マッチング抵抗器および前記基準抵抗器の抵抗がマッチングされるまで上記のステップを繰り返すステップをさらに包含してもよい。
前記プログラマブル抵抗材料は、金属−アモルファスシリコン−金属材料、位相変化材料または薄膜ペロブスカイト材料から選択されてもよい。
前記フィードバック回路は、パルス状の電気信号を提供して、前記マッチング抵抗器の抵抗を修正し、該パルス状の電気信号は、前記比較器回路からの前記比較信号に対応する極性、振幅または持続時間を有してもよい。
本発明は、プログラマブル抵抗材料を使用することによって抵抗をマッチさせる可逆抵抗器トリミング回路を開示する。その抵抗を可逆的にプログラムすることが可能である材料を用いることによって、本発明は、方向を増加させて、かつ低下させる際に、基準抵抗器をマッチさせるマッチング抵抗器を調節することが可能である。
第１の実施形態では、本発明の可逆抵抗器トリミング回路は、マッチング抵抗器と基準抵抗器とを含む抵抗器ブリッジネットワークと、比較器と、パルスフィードバック回路とを含む。この可逆抵抗器トリミング回路は、最初、比較器回路を通してマッチング抵抗器を基準抵抗器と比較する。その後、その比較器回路は、差を示す比較信号を発生させる。この信号は、その後、パルスフィードバック回路によって提供された電気パルスの極性、振幅または持続時間を制御して、マッチング抵抗器の抵抗を調節する。そのプロセスは、マッチング抵抗器および基準抵抗器の抵抗がマッチングするまで繰り返される。プログラマブル抵抗材料から作られたマッチング抵抗器を用いることによって、本発明は、両方向の抵抗器トリミングを提供し、トリミング間の抵抗を調節可能とする。
本発明は、可逆的に抵抗器をトリミングして、プログラマブル抵抗材料を用いることによって、電子回路の基準抵抗器をマッチングする斬新な回路を開示する。
従来技術の抵抗トリマー回路では、抵抗器トリミングの動作は、しばしば、抵抗材料の不可逆性またはトリミングプロセスにより逆にされ得ない。従来技術の抵抗材料またはトリミングプロセスにより、通常、抵抗が増加可能となるか、低下可能となるのみであり、両方はあり得ない。
例えば、レーザトリミングによって、抵抗材料の成型、またはシェービング（ｓｈａｖｉｎｇ）に応じて、その抵抗は、増加し得るのみであり得る。従って、抵抗材料は、非常に低い初期抵抗値で設計され、その後、適切な抵抗へとトリミングされる。その抵抗器が過剰にトリミングされる場合、その回路は、回復され得ない。なぜなら、その抵抗器は、前のより低い値へと逆にされ得ない。同様に、その抵抗器トリミングプロセスは、ヒューズブローイングまたはツェナーダイオードザッピングにおいて不可逆である。
抵抗器トリミングの別の従来技術の方法は、例えば、ｎ型（例えば、リン）ドープ、ｐ型（例えば、ボロン）ドープ、または、金属（例えば、アルミニウム）ドープシリコン等の不純物拡散によって材料の抵抗を変化させることである。シリコン膜の初期抵抗は、通常高く、従って、不純物をシリコンに拡散させることによって次第に低下して調節され得る（あるいは、トリミングされ得る）。さらに、その抵抗は、不純物の抵抗器への移動により低下し得るのみであり、そのトリミング動作は、逆にされ得ない。
近年のＲＲＡＭ（抵抗ランダムアクセスメモリ）回路の発展は、外部の影響によって変化され得る電気抵抗特性を有するある材料（プログラマブル抵抗材料）のクラスを導入した。電気的な観点から、プログラマブル抵抗材料のこのクラスは、プログラマブル可変抵抗器としてモデリングされ得る。その可変抵抗器は、高い抵抗または低い抵抗、あるいは、任意の中間の抵抗値を有するようにプログラミングされ得る。その可変抵抗器の異なる抵抗値は、ＲＲＡＭ回路に格納された情報を表す。
本発明は、可逆抵抗器トリミング回路のこのクラスの材料を用いる。抵抗を可逆的にプログラミングすることが可能な材料を用いることによって、本発明は、マッチング抵抗器の調節が、方向を増加させて、かつ低下させる際に、基準抵抗器にマッチング可能にさせる。
第１の実施形態では、本発明の可逆抵抗器トリミング回路は、マッチング抵抗器および基準抵抗器を含む抵抗器ネットワーク、比較器、ならびにパルスフィードバック回路を含む。その可逆抵抗器トリミング回路は、
最初に、比較器回路を通して、マッチング抵抗器を基準抵抗器と比較し、
その後、比較器回路は、基準抵抗器とマッチング抵抗器との間の差を示す比較信号出力を発生させ、
その後、出力比較信号は、パルスフィードバック回路によって発生した電気パルスの極性、振幅または持続時間、あるいは、それらの任意の組み合わせを制御する。
パルスフィードバック回路によって発生した電気パルスは、比較信号によって制御され、マッチング抵抗器に印加し、マッチング抵抗器の抵抗を基準抵抗器の抵抗へと調節する。プログラマブル抵抗材料から作られるマッチング抵抗器を用いることによって、本発明は、両方向の抵抗器トリミングを提供し、従って、トリミング中の抵抗の調節を可能にする。可逆抵抗器トリミング回路がフィードバック回路であるので、抵抗のばらつきは、線形であってもよいし、非線形であってもよい。さらに、可逆抵抗器トリミング回路は、いつでもマッチング抵抗器を較正して、時間または温度ドリフトに対する抵抗マッチングを保証するように用いられ得る。
抵抗器ネットワークは、プログラマブル抵抗材料を用いて製作されるマッチング抵抗器と、基準抵抗器とを含む。マッチング抵抗器の抵抗は、最初、基準抵抗器の抵抗より高くてもよいし、低くてもよく、最終的には、基準抵抗器の抵抗にマッチングするようにトリミングされる。この抵抗器ネットワークは、好ましくは、別の２つの等しい抵抗器を含む、４つの抵抗器ブリッジを含むブリッジネットワークである。
この抵抗器ブリッジは、マッチング抵抗器の抵抗と基準抵抗器の抵抗を比較する比較器への入力として機能し、その差を示す比較信号出力を生成する。この比較器回路は、好ましくは、演算増幅器を含む、差動増幅器である。この比較器回路の感度は、抵抗器トリミング回路精度を制御する。高感度比較器回路は、比較信号の感度が起因して、より精度良い抵抗器マッチングを可能にし得る。
（比較信号を意味する）比較器回路の出力は、抵抗器ブリッジへの電気パルスを生成するパルスフィードバック回路に与えられて、マッチング抵抗器の抵抗を調節し、比較信号によって示された抵抗差を低下させる。このパルスフィードバック回路は、適切なパルス（例えば、パルス極性、パルス振幅、パルス持続時間、パルス数）を提供して、マッチング抵抗器に適切な抵抗変化を導くように設計される。例えば、このパルスフィードバック回路は、材料の抵抗変化を逆にするために、パルスに正しい極性を与え（この場合、抵抗変化の方向は、誘導されたパルスの極性に依存する）、パルスに材料の正しい振幅を与える（この場合、抵抗変化の方向は、導入されたパルスの振幅に依存する）。パルスフィードバック回路は、好ましくは、プログラマブルパルス発生器であり、比較信号によって制御される。
本発明の可逆抵抗器トリミング回路において用いられるマッチング抵抗器の材料は、プログラマブル抵抗材料である。これは、材料の抵抗が、電気信号、好ましくは、パルス信号の適用によって可逆的に調節され得ることを意味する。従って、これらの材料の抵抗は、印加された電気パルスのパルス数、極性、振幅または持続時間の関数である。本発明において開示されたプログラマブル抵抗材料は、抵抗性メモリデバイスに用いられることが多い。このような材料の例は、金属−アモルファスシリコン−金属（ＭＳＭ）材料、位相変化材料、あるいは巨大磁気抵抗効果または高温超電導効果を表すペロブスカイト材料である。
金属−アモルファスシリコン−金属（ＭＳＭ）材料は、２つの電極（一方の電極はＣｒであり、他方の電極はＶ，Ｃｏ，Ｎｉ，Ｐｄ，ＦｅまたはＭｎである（本明細書中で参照として援用される、Ｒｏｓｅらによる米国特許第５，５４１，８６９号を参照されたい））間に配置された、ボロンドープされたアモルファスシリコン等の抵抗性層を含む。金属−アモルファスシリコン−金属の可変の抵抗特性は、アモルファスシリコン内への金属電極の拡散に起因する。このプログラマブル抵抗材料の抵抗変化の方向は、印加されたパルスの極性に依存する。一方の極性が抵抗値を低下させ、他方の反対の極性が抵抗値を増加させる。このプログラマブル抵抗材料の抵抗は、大きさを変化させる代わりに、電圧パルス持続時間を変化させることによって目標値へと調節され得る。このように、マッチング抵抗器の抵抗は、パルスフィードバック回路によって基準抵抗へと調節され得る。このパルスフィードバック回路は、比較信号に基づいて、適切な極性および／または電圧振幅を選択し、その後、適切な持続時間のパルスを印加する。このプロセスがオーバーシュートする場合、比較信号が適切に応答し、従って、パルスフィードバック回路を制御して、印加されたパルスの極性を逆にする。さらに、オーバーシュート量をさらに低下させるために、より小さなパルス持続時間が用いられ得る。
抵抗性メモリデバイスで用いられた別の種類のプログラマブル抵抗性材料は、カルコゲニド材料である。カルコゲニド合金は、２つの異なる安定な可逆構造状態（つまり、高電気抵抗であるアモルファス状態、および低電気抵抗状態である多結晶状態）を表わし得る。材料の２つの異なる位相によってバイナリ情報で表されるため、本来不揮発性であり、その２つの安定構造状態のいずれかに材料を保つためのエネルギーを必要としない。カルコゲニド材料の位相を変化させるために、電流による抵抗を加熱することが用いられてもよい。従って、電流パルスをカルコゲニド材料に印加することによって、カルコゲニド材料に情報が格納され得る（または、書き込まれ得る）。高電流の短いパルスによって、融点以上の高温が生じ、アモルファス状態を形成する。より低い電流の長いパルスは、より低い温度において材料を結晶化させて、多結晶状態を形成する。従って、この情報は、一定電流源を用いて、カルコゲニド材料にかかる電圧を検出することによって、あるいは、一定電圧源を用いて、カルコゲニド材料を通る電流を検出することによって、検出されてもよい（すなわち、読み取られてもよい）。
Ｂｕｃｋｌｅｙらによる米国特許第３，８８６，５７７号において開示されたカルコゲニド材料では、十分に高い電圧かつ十分に長い持続時間の電気パルスが印加された後、抵抗器は、低い抵抗値に設定され得る。その後、高電流かつより短い持続時間の電気パルスが印加される場合、その抵抗器は、高抵抗値に設定されてもよい。
抵抗性メモリデバイスに用いられたパルス変化材料の例は、Ｏｖｓｈｉｎｋｙらによる米国特許第３，２７１，５９１；３，５３０，４４１；５，１６６，７５８；５，２９６，７１６；５，３３５，２１９；５，５３４，７１１；５，５３６，９４７；５，５９６，５２２；５，６８７，１１２および５，９１２，８３９号において提供された。これらの開示は、本明細書中において参照として援用される。開示されたパルス変化材料は、少なくとも１つのカルコゲンを含み、１つ以上の遷移金属を含んでもよい。用語「カルコゲン」は、周期表第ＶＩ群の元素に関する。カルコゲニド合金は、これらの元素の少なくとも１つを含み、例えば、ゲルマニウム、アンチモンまたはテルルの合金である。用語「遷移金属」は、元素番号２１〜３０、３９〜４８、５７および７２〜８０の元素に関し、例えば、Ｃｒ、Ｆｅ、Ｎｉ、Ｎｂ、ＰｄおよびＰｔである。位相変化材料の例は、約４８％〜約５８％のＴｅの平均濃度、約８％〜約４０％のＧｅの平均濃度、残りがＳｂであるＴｅ−Ｇｅ−Ｓｂ３成分系である。この位相変化材料の抵抗は、可逆にかつ反復可能な、印加されたパルス電圧の関数である。通常、印加された電圧パルスは、２５〜２５０ｎｓのパルス幅を有する。このプログラマブル抵抗性材料の抵抗は、電圧パルス振幅を変化させることによって目標値へと調節され得る。従って、マッチング抵抗器の抵抗は、適切な電圧振幅の選択によって調節され得る。
抵抗性メモリデバイスにおいて用いられた巨大磁気抵抗効果または高温超電導効果を表すペロブスカイト材料の例は、Ｌｉｕらによる米国特許第６，２０４，１３９号、およびＩｇｎａｔｉｅｖらによる米国特許第６，４７３，３３２号によって提供された。これらは、本明細書中において参照として援用される。メモリデバイスに有効な開示されたペロブスカイト材料は、電気パルスを印加して、印加された電気パルスの極性に依存して材料の抵抗を増加または低下させるプログラマブル抵抗によって特徴付けられる。抵抗変化率は、次のパラメータに依存している。パルス振幅、パルス波形、パルス持続時間および抵抗の変化履歴。従って、金属−アモルファスシリコン−金属材料と同様に、これらのプログラマブル抵抗材料を用いるマッチング抵抗器の抵抗は、適切な極性および／または電圧振幅の選択によって調節され得る。
Ｐｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）は、本発明の可逆抵抗器トリミング回路用のマッチング抵抗器に用いられ得る典型的なペロブスカイト材料である。図１は、薄膜ＰＣＭＯ材料の抵抗を、印加された電圧パルスの数の関数として示す。この図は、この試料では４００Ω〜約２００ｋΩの特定の抵抗限界内の任意の値に可逆的に調節され得るＰＣＭＯ材料の抵抗を示す。その抵抗限界は、厚さおよび微小構造等の薄膜特性に基づいて修正され、かつ製造され得る。図１の抵抗曲線の各点は、抵抗が増加する方向に、１０個の４Ｖ、５ｎｓ電圧パルスからなる。図１に示されるように、ＰＣＭＯ抵抗は、印加された電圧の数と共に安定して増加する。ＰＣＭＯ薄膜抵抗器に印加された電圧パルスは、好ましくは、１ｆｓ〜１ｓの範囲、より好ましくは、１ｎｓ〜１μｓの範囲であり、好ましくは、１００ｍＶ〜１００Ｖの範囲、より好ましくは１００ｍＶ〜２０Ｖの範囲である。電圧パルスの極性が逆にされるとき、抵抗器の抵抗は、低下する。ＰＣＭＯ薄膜資料の抵抗は、反転した極性の１５Ｖ、０．０１ｓ電圧パルスを印加した後、２００ｋΩの高抵抗から４００Ωのより低い値へと落ちる。ＰＣＭＯ材料にとって常であるように、負のパルスが抵抗を低下させる。抵抗変化率は、パルス幅およびパルス振幅に依存する。従って、非常に狭いパルス幅または非常に小さなパルス振幅を伴うパルスに対しては、各パルス毎の抵抗変化は、非常に小さい。１５Ｖ、０．０１ｓの負のパルスは、２００ｋΩから４００Ωまで抵抗を低下させるが、４Ｖ、５ｎｓの１０個の正のパルスは、約４〜６ｋΩだけ抵抗を増加させるのみである。
図２は、ＰＣＭＯ材料の可逆性を示す。４．８Ｖ、１００ｎｓの交互の極性パルス列がＰＣＭＯ薄膜に印加され、ＰＣＭＯ抵抗を７００Ωの低い抵抗から１１００Ωのより高い抵抗へと、そして、１１００Ωの高い抵抗から７００Ωのより低い抵抗へと、反復して駆動している。
図１および図２で用いられたＰＣＭＯ薄膜抵抗器は、ＬａＡｌＯ３（ＬＡＯ）基板上のＰｔ上に堆積された。あるいは、そのＰＣＭＯ薄膜は、ＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）層上に堆積され得る。２つの銀の電極がＰＣＭＯの上面およびＰｔ上にそれぞれ堆積される。あるいは、その電極接触部は、Ａｇ、Ａｕ、Ｐｔ、他の金属または導電性酸化物から作られ得る。
ＰＣＭＯは、例えば、巨大磁気抵抗（ＣＭＲ）材料、または外部電界によって変化される抵抗を有し得る高温超電導（ＨＴＳＣ）材料等のペロブスカイト構造を有する材料のクラスに属し、本発明では、プログラマブル抵抗材料として用いられ得る。ＨＴＳＣ材料（例えば、ＰｂＺｒｘＴｉ１−ｘＯ３、ＹＢＣＯ（イットリウムバリウム銅酸化物）、ＹＢａ２Ｃｕ３Ｏ７およびその変形）は、超伝導体としての主な使い道があるが、それらの導電率は、電流または磁界によって影響され得るため、これらのＨＴＳＣ材料も本発明では、マッチング抵抗器として用いられ得る。
ＣＭＲ効果を有する通常のペロブスカイト材料は、Ｒｅ１−ｘＡｅｘＭｎＯ３（Ｒｅ：希土類元素、Ａｅ：アルカリ土類元素）構造のマンガナイトペロブスカイト材料（例えば、Ｐｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）、Ｌａ０．７Ｃａ０．３ＭｎＯ３（ＬＣＭＯ）、Ｎｄ０．７Ｓｒ０．３ＭｎＯ３（ＮＳＭＯ））である。希土類元素は、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂおよびＬｕである。アルカリ土類金属は、Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、ＢａおよびＲａである。
本発明の適切なプログラマブル抵抗材料は、ＣＭＲ材料およびＨＴＳＣ材料を含む。例えば、ＰｒＣａＭｎＯ（ＰＣＭＯ）、ＬａＣａＭｎＯ（ＬＣＭＯ）、ＬａＳｒＭｎＯ（ＬＳＭＯ）、ＬａＢａＭｎＯ（ＬＢＭＯ）、ＬａＰｂＭｎＯ（ＬＰＭＯ）、ＮｄＣａＭｎＯ（ＮＣＭＯ）、ＮｄＳｒＭｎＯ（ＮＳＭＯ）、ＮｄＰｂＭｎＯ（ＮＰＭＯ）、ＬａＰｒ
ＣａＭｎＯ（ＬＰＣＭＯ）およびＧｄＢａＣｏＯ（ＧＢＣＯ）である。
上記のプログラマブル抵抗材料を用いることによって、本発明は、抵抗器を反復してトリミングして、電子回路の基準抵抗器をマッチングする斬新な回路を開示する。図３は、本発明の可逆抵抗器トリミング回路の第１の実施形態を示す。マッチング抵抗器１０１および基準抵抗器１０２を含む抵抗器ブリッジネットワーク１００は、比較器１０５へ入力を提供している。抵抗器ブリッジネットワークは、好ましくは抵抗器ブリッジであり、２つの等しい抵抗器１０３および１０４をさらに含む。比較器の出力は、パルスフィードバック回路１０７に与えられる。パルスフィードバック回路は、比較器の出力を取り入れて、マッチング抵抗器１０１の抵抗を調節するために抵抗器ブリッジネットワーク１００へのフィードバックパルスを制御する。
可逆抵抗器トリミング回路は、最初、比較器回路１０５を通して、マッチング抵抗器１０１を基準抵抗器１０２と比較する。その後、比較器回路１０５は、基準抵抗器１０２とマッチング抵抗器１０１との間の差を示す比較信号を発生させる。その後、その比較信号は、マッチング抵抗器１０１へと印加される、パルスフィードバック回路１０７に提供された電気パルスのパルス数、極性、振幅または持続時間、あるいは、それらの組み合わせを制御し、その抵抗を調節して、基準抵抗器１０２の抵抗をマッチングする。そのプロセスは、マッチング抵抗器および基準抵抗器の抵抗が適切にマッチングされるまで繰り返される。
そのマッチング抵抗器は、金属−アモルファスシリコン−金属材料またはペロブスカイト材料から作られ得る。それらの抵抗は、印加されたパルスの極性、振幅、持続時間またはパルス数の関数である。金属−アモルファスシリコン−金属材料またはペロブスカイト材料の抵抗変化の方向が印加されたパルスの極性に基づくので、フィードバック回路は、比較信号によって決定された極性を有する抵抗調節パルスを提供する。パルス振幅、パルス持続時間およびパルス数は、また、抵抗振動のダンピングを改善するように制御され得る。そのマッチング抵抗器は、位相変化材料（例えば、遷移金属を有する、または、有さないカルコゲニド合金）から作られ得る。位相変化材料の抵抗変化の方向は、印加されたパルスの振幅に依存し、フィードバック回路は、比較信号によって決定された振幅を有する抵抗調節パルスを提供する。そのパルス持続時間、およびパルス数は、また、抵抗振動を改善するように制御され得る。
パルスフィードバックによって提供された電気パルスは、好ましくは、電圧パルスであるが、電流パルスであってもよい。電気パルスの持続時間は、好ましくは、１０ｆｓ〜約１０ｍｓであり、最も好ましくは、１００ｆｓ〜１００μｓである。電気パルスの振幅は、好ましくは０．１Ｖ〜約１００Ｖである。印加されたパルス数は、好ましくは、１パルス〜１０００パルスである。
図４は、本発明の可逆抵抗器トリミング回路の別の実施形態のブロック図である。その可逆抵抗器トリミング回路は、双極性スイッチング特性を提供し、抵抗ブリッジ１３０、トランスミッションゲート１３１、比較器回路１３２、遅延回路１３３、およびパルスフィードバック１３４を含む。
その抵抗ブリッジ１３０は、マッチング抵抗器と基準抵抗器とを比較して、好ましくは、２つの他の等しい抵抗器を含む。その抵抗ブリッジ１３０は、マッチング抵抗器および基準抵抗器の抵抗状態を比較器回路１３２に提供する。トランスミッションゲート１３１は、抵抗ブリッジ１３０と比較器回路１３２との間に提供され、好ましくは、抵抗ブリッジ１３０と、比較器回路１３２の入力との間を隔離するものとして機能する。そのトランスミッションゲート１３１は、トランスミッションゲート１３１を制御する制御信号１４１をさらに含む。ゲート制御１４１が閉じると、トランスミッションゲート１３１は、オフになり、抵抗ブリッジ１３０は、比較器回路１３２から隔離される。その比較器回路１３２は、マッチング抵抗器および基準抵抗器の抵抗状態を抵抗ブリッジ１３０と比較し、その差を示す比較信号を発生させる。その比較器回路は、好ましくは、マッチング抵抗器と基準抵抗器との間の抵抗の差を増幅する差動増幅器である。遅延回路１３３は、オプションであり、好ましくは、フィードバック回路を安定化させるために挿入される。その遅延回路１３３は、システムの抵抗器トリミング能力に重要な効果をもたらさないため、省略されてもよい。そのフィードバック回路１３４は、比較器によって発生された比較信号を受けて、抵抗ブリッジにフィードバックされた電気パルスを提供して、マッチング抵抗器を修正するように設計される。そのフィードバック回路１３４は、好ましくは、抵抗ブリッジ１３０と比較器回路１３２の出力との間のフィードバック経路を隔離する第２のトランスミッションゲートである。そのトランスミッションゲート１３４は、ゲート制御部１４４をさらに含み、トランスミッションゲート１３４を制御する。ゲート制御部１４４が閉じると、トランスミッションゲート１３４がオフになり、抵抗ブリッジ１３０は、比較器回路１３２の出力から隔離される。
２つのトランスミッションゲート１３１および１３４のトリミングは、ループが完全となることを抵抗ブリッジが防ぐようになされる。そのトランスミッションゲート１３１が開くと、そのトランスミッションゲート１３４が閉じる。この逆もまた成り立つ。第１のトランスミッションゲートは、比較器回路に対して開いてパルスを与えられ、抵抗ブリッジの抵抗状態を比較して、比較信号を発生させる。第２のトランスミッションゲートは、第１のトランスミッションゲートが閉じている間のみ開いてパルスを与えられ、比較信号を抵抗器ブリッジに伝搬して、マッチング抵抗器を修正する。
図５は、図４のブロック図の等価回路を示す。抵抗ブリッジ１３０は、マッチング抵抗器Ｒ２と基準抵抗器Ｒ１、および２つの等しい抵抗器Ｒを含む。そのマッチング抵抗器Ｒ２は、ＰＣＭＯまたは金属−アモルファスシリコン−金属等のプログラマブル抵抗材料から作られる。それらの抵抗は、印加されたパルスの極性に応じて増加するか、低下する。バイアス電圧Ｖブリッジ／グラウンドは、抵抗ブリッジの２つの端部ＣおよびＤに印加される。４つの抵抗器は、２つのブランチに分割され、各ブランチは、２つの等しい抵抗器Ｒのうちの１つを含む。図５は、抵抗ブリッジのＶブリッジに接続された２つの等しい抵抗器Ｒを示すが、これらの２つの等しい抵抗器Ｒは、これらの２つの抵抗器が異なるブランチにある場合、グラウンドに接続され得る。このバイアス電圧Ｖブリッジは、抵抗ブリッジのノードＡおよびＢにおいて２つの電圧ＶＡおよびＶＢを発生させる。これらの２つの電圧ＶＡおよびＶＢが等しい場合、マッチング抵抗器および基準抵抗器の抵抗がマッチングされる。
最も単純な形式では、トランスミッションゲート１３１は、１つのトランジスタを含む。そのトランスミッションゲート１３１は、例えば、ｐ型およびｎ型チャネルトランジスタの並行構造等の任意の最新技術のトランスミッションゲートであり得る。
比較器回路１３２は、好ましくは、差動増幅器である。図５に示される差動増幅器は、供給電圧＋Ｖおよび−Ｖと共に、バイアス抵抗器ＲＦおよびＲＩを有する演算増幅器を含む。その比較器回路１３２は、任意の最新技術の比較器回路であってもよい。その比較器回路は、２つの値を比較し、それらの値の差に応じた信号を出力する。
図５に示された遅延回路１３３は、比較器回路１３２の出力とフィードバック回路１３４の入力との間に２つのインバータを含む。その遅延回路１３３は、演算増幅器出力波形を安定化させるために挿入される。その遅延電気素子は、抵抗器トリマー回路の動作に重要な効果を生じないために省略されてもよい。
そのフィードバック回路１３４は、好ましくは、第２のトランスミッションゲートである。第１のトランスミッションゲート１３１と同様に、第２のトランスミッションゲートは、１つのトランジスタであってもよい。
上記のトリマー回路の動作は、好ましくは、ゲート機能のタイミングを必要とする。図６は、トランスミッションゲートのタイミングを示す。Ｇ１は、第１のトランスミッションゲートのゲート制御部１４１の波形である。Ｇ２は、第２のトランスミッションゲートのゲート制御部１４４の波形である。Ｏ１およびＯ２は、マッチング抵抗器Ｒ２の異なる値に対する遅延回路１３３の出力１４３の波形であり、それぞれ、マッチング抵抗器Ｒ２の抵抗が基準抵抗器Ｒ１の抵抗よりも高い場合、信号Ｏ１であり、マッチング抵抗器Ｒ２の抵抗が基準抵抗器Ｒ１の抵抗よりも低い場合、信号Ｏ２である。
第１のトランスミッションゲート１３１は、演算増幅器１３２がブリッジ結合電圧を検知する時間Ｔ１の間、開く。第１のトランスミッションゲートが開かれる時間Ｔ１は、好ましくは、５ｎｓ〜１００ｎｓである。第２のトランスミッションゲート１３４は、第１のトランスミッションゲート１３１が閉じた後に開かれ（Ｔ４＞０である、すなわち、ゲート１３１が閉じた時間とゲート１３４が開いた時間との間に遅延時間がある）、第２のトランスミッションゲート１３４は、第１のトランスミッションゲート１３１が次に開く前に閉じる（Ｔ５＞０である、すなわち、ゲート１３４が閉じた時間と、ゲート１３１が告ぎに開かれる時間との間に遅延時間がある）。トランスミッションゲート１３４が開かれている間、その信号は、遅延回路１３３を通って伝搬して、抵抗ブリッジ１３０に与えられる。第２のトランスミッションゲート１３４が開かれる時間は、マッチング抵抗器Ｒ２に与えられているパルスの持続時間がＴ１（第１のトランスミッションゲート１３１パルスのパルス幅）によって決定されるように十分長いことが好ましい。第２のトランスミッションゲート１３４の動作時間が十分長くない場合、マッチング抵抗器Ｒ２へ与えられるパルスの持続時間は、第２のトランスミッションゲート１３４パルスから任意の他のタイミング遅延をひいいたパルス幅によって決定され得る。Ｔ２は、遅延回路１３３の遅延時間であり、好ましくは、Ｔ１およびＴ４（Ｔ２＞Ｔ１＋Ｔ４）の組み合わせよりも大きく、発生したパルスが、第１のトランスミッションゲートを逆に通らず、開いた第２のトランスミッションゲートを通って伝播し得ることを保証する。
マッチング抵抗器Ｒ２の抵抗が基準抵抗器Ｒ１の抵抗よりも大きい場合、点Ａの電圧は、点Ｂの電圧よりも小さい（ＶＢ＞ＶＡ）。従って、点１４３における出力電圧パルスは、正であり（図６のタイミングのＯ１として示される）、狭い正の電圧パルスは、第２のトランスミッションゲート１３４が開いている間に、マッチング抵抗器Ｒ２に印加される。そのマッチング抵抗器Ｒ２は、正の電圧パルスがマッチング抵抗器Ｒ２の抵抗を低下させるように構成される。フィードバック回路が負のフィードバックであるように、抵抗ブリッジの抵抗器の位置、演算増幅器および遅延回路の極性が、マッチング抵抗器Ｒ２の構成と共に設計される。これは、マッチング抵抗器Ｒ２のより高い抵抗値が信号パルスを受けて、その抵抗を低下させて、逆もまた成り立つことを意味する。
減少されたパルスの後に、マッチング抵抗器Ｒ２の抵抗が基準抵抗器Ｒ１よりも依然として大きい場合、電圧ＶＢは依然として電圧ＶＡよりも高く、次のパルスは依然として正であり、マッチング抵抗器Ｒ２の抵抗をさらに低下させる。
マッチング抵抗器Ｒ２の抵抗が基準抵抗器Ｒ１よりも小さい場合、電圧ＶＡは、電圧ＶＢよりも高く（ＶＡ＞ＶＢ）、点１４３における出力電圧パルス（図６のタイミングのＯ２として示される）は、負であり、マッチング抵抗器Ｒ２に印加されたパルスは、マッチング抵抗器Ｒ２の抵抗を増加させるように動作する。マッチング抵抗器Ｒ２の増加率および低下率は、トリミングパルスの幅および振幅に依存する。トリミングパルスの幅は、どちらが小さいにしても、第１のトランスミッションゲート１３１が開いている時間であるパルス幅Ｔ１、あるいは、第２のトランスミッションゲート１３４が開いているパルス幅によって制御される。トリミングパルスの振幅は、遅延回路の電源電圧によって制御される。
抵抗トリミングの精度は、増幅器の感度と共に、これらの２つのパラメータ（パルス幅およびパルス振幅）によって制御される。より幅が狭いパルス、およびより振幅が低いパルスによって、より精度の良いトリミングが得られるが、より長いトリミング時間、および、より多くの数のトリミングパルスを必要とする。マッチング抵抗器Ｒ２の最初の抵抗は、重要ではない。それは、基準抵抗器Ｒ１の抵抗よりも小さくてもよいし、大きくてもよい。
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
（要約）
マッチング抵抗器用のプログラマブル抵抗材料を用いることによって、抵抗器トリミング回路が、マッチング抵抗器を可逆的にトリミングして、基準抵抗器をマッチングするように設計される。例えば、金属−アモルファスシリコン金属材料、位相変化材料またはペロブスカイト材料等のプログラマブル抵抗材料は、抵抗性メモリデバイスにおいて典型的に用いられ、印加された電気パルスによって可逆的にかつ反復可能に抵抗を変化させる能力を有する。本発明の可逆抵抗器トリミング回路は、マッチング抵抗器および基準抵抗器の抵抗ブリッジネットワークを含み、抵抗差を示す比較信号を発生する比較器回路に入力を提供する。この比較器回路は、フィードバック回路を制御するように用いられ得、適切な電気パルスをマッチング抵抗器に提供して、マッチング抵抗器の抵抗を修正し、基準抵抗器の抵抗をマッチングする。
図１は、ＰＣＭＯ材料の抵抗関数を示す。 図２は、ＰＣＭＯ材料の抵抗の可逆性を示す。 図３は、本発明の可逆抵抗器トリミング回路の第１の実施形態を示す。 図４は、本発明の可逆抵抗器トリミング回路の別の実施形態を示す。 図５は、図４のブロック図の等価回路を示す。 図６は、トランスミッションゲートのタイミングを示す。
符号の説明
１００ 抵抗器ブリッジネットワーク
１０１ マッチング抵抗器
１０２ 基準抵抗器
１０３ 抵抗器
１０４ 抵抗器
１０５ 比較器回路
１０７ パルスフィードバック回路
１３０ 抵抗ブリッジ
１３１ 第１のトランスミッションゲート
１３２ 比較器回路
１３３ 遅延回路
１３４ 第２のトランスミッションゲート

Claims (20)

  1. 基準抵抗器に対してマッチング抵抗器を可逆的にトリミングする回路であって、
    該マッチング抵抗器材料は、プログラマブル抵抗材料を含み、
    該回路は、
    基準抵抗器とマッチング抵抗器とを含む抵抗器ブリッジネットワークと、
    比較器回路であって、
    該基準抵抗器および該マッチング抵抗器の抵抗状態を比較して、
    該基準抵抗器および該マッチング抵抗器の差を示す比較信号を発生するために、
    該抵抗器ブリッジネットワークと通信する比較器回路と、
    該抵抗器ブリッジネットワークへのパルスフィードバック回路であって、該フィードバック回路は、該比較器回路に接続され、該比較信号に対応する該マッチング抵抗器に、パルス状の電気信号を提供する、パルスフィードバック回路と
    を含む、回路。
  2. 前記プログラマブル抵抗材料は、金属−アモルファスシリコン−金属材料、位相変化材料または薄膜ペロブスカイト材料から選択される、請求項１に記載の回路。
  3. 前記フィードバック回路は、パルス状の電気信号を提供して、前記マッチング抵抗器の抵抗を修正し、該パルス状の電気信号は、前記比較器回路からの前記比較信号に対応する極性、振幅または持続時間を有する、請求項１に記載の回路。
  4. 前記パルス状電気信号は、１００ｆｓ〜約１０００ｎｓの持続時間、および、０．１Ｖ〜約１００Ｖの振幅を有する、請求項１に記載の回路。
  5. 基準抵抗器に対してマッチング抵抗器を可逆的にトリミングする回路であって、
    該マッチング抵抗器材料は、プログラマブル抵抗材料を含み、
    該回路は、
    基準抵抗器とマッチング抵抗器とを含む抵抗器ブリッジネットワークと、
    比較器回路であって、
    該基準抵抗器および該マッチング抵抗器の抵抗状態を比較して、
    該基準抵抗器および該マッチング抵抗器の差を示す比較信号を発生するために、
    該抵抗器ブリッジネットワークと通信する比較器回路と、
    該抵抗器ブリッジネットワークと該比較器回路の入力との間に接続された第１のトランスミッションゲートと、
    該抵抗器ブリッジネットワークへのパルスフィードバック回路であって、該フィードバック回路は、該比較器回路に接続され、第２のトランスミッションゲートを含む、パルスフィードバック回路と
    を含み、
    該トランスミッションゲートは、
    該第１のトランスミッションゲートが、該比較器回路に対して開いてパルスを受け、該抵抗器ブリッジネットワークの抵抗状態を比較して、比較信号を発生し、
    該第２のトランスミッションゲートが、該第１のトランスミッションゲートが閉じた後に開いてパルスを受け、該比較信号を該抵抗器ブリッジネットワークに伝搬させる
    ようなタイミングである、回路。
  6. 前記抵抗器ネットワークは、基準抵抗器、パルス調節可能抵抗器、および抵抗が等しい２つの抵抗器を有する抵抗ブリッジである、請求項５に記載の回路。
  7. 前記比較器回路は、差動増幅器である、請求項５に記載の回路。
  8. 前記トランスミッションゲートは、１つのトランジスタである、請求項５に記載の回路。
  9. 前記比較器回路の出力と前記パルスフィードバック回路の入力との間に遅延回路をさらに含む、請求項５に記載の回路。
  10. 前記第１のトランスミッションゲートを開く前記パルス信号は、５ｎｓ〜約１００ｎｓの持続時間を有する、請求項５に記載の回路。
  11. 前記第１のトランスミッションゲートを開く前記パルス信号は、０．１Ｖ〜約１００Ｖの振幅を有する、請求項５に記載の回路。
  12. 前記プログラマブル抵抗材料は、金属−アモルファスシリコン−金属材料、位相変化材料または薄膜ペロブスカイト材料から選択される、請求項５に記載の回路。
  13. 前記金属−アモルファスシリコン−金属材料は、２つの電極間に配置されたボロンドープされたアモルファスシリコン層を含み、一方の電極は、Ｃｒであり、他方の電極は、Ｖ，Ｃｏ，Ｎｉ，Ｐｄ，ＦｅまたはＭｎである、請求項１２に記載の回路。
  14. 前記位相変化材料は、少なくとも１つのカルコゲン、および１つ以上の遷移金属を含む、請求項１３に記載の回路。
  15. 前記薄膜ペロブスカイト材料は、巨大磁気抵抗材料および高温超電導材料からなる材料の群から選択される、請求項１４に記載の回路。
  16. 前記薄膜ペロブスカイト材料は、ＰｒＣａＭｎＯ（ＰＣＭＯ）、ＬａＣａＭｎＯ（ＬＣＭＯ）、ＬａＳｒＭｎＯ（ＬＳＭＯ）、ＬａＢａＭｎＯ（ＬＢＭＯ）、ＬａＰｂＭｎＯ（ＬＰＭＯ）、ＮｄＣａＭｎＯ（ＮＣＭＯ）、ＮｄＳｒＭｎＯ（ＮＳＭＯ）、ＮｄＰｂＭｎＯ（ＮＰＭＯ）、ＬａＰｒＣａＭｎＯ（ＬＰＣＭＯ）およびＧｄＢａＣｏＯ（ＧＢＣＯ）、ならびにそれらの混合物および組み合わせからなる群から選択される、請求項１５に記載の回路。
  17. 基準抵抗器に対してマッチング抵抗器を可逆的にトリミングする方法であって、
    該マッチング抵抗器材料は、プログラマブル抵抗材料を含み、
    該方法は、
    該マッチング抵抗器を該基準抵抗器と比較するステップと、
    該基準抵抗器と該マッチング抵抗器との間の差を示す比較信号を発生するステップと、
    パルス状電気信号を該マッチング抵抗器に印加するステップであって、該パルス状電気信号は、該比較信号に対応する、ステップと
    を包含する、方法。
  18. 前記マッチング抵抗器および前記基準抵抗器の抵抗がマッチングされるまで上記のステップを繰り返すステップをさらに包含する、請求項１７に記載の方法。
  19. 前記プログラマブル抵抗材料は、金属−アモルファスシリコン−金属材料、位相変化材料または薄膜ペロブスカイト材料から選択される、請求項１７に記載の方法。
  20. 前記フィードバック回路は、パルス状の電気信号を提供して、前記マッチング抵抗器の抵抗を修正し、該パルス状の電気信号は、前記比較器回路からの前記比較信号に対応する極性、振幅または持続時間を有する、請求項１７に記載の方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7561812B2 (en) * 2005-10-13 2009-07-14 Lite-On Technology Corp. Optical receiver with matched photodetector capacitance
US8395199B2 (en) * 2006-03-25 2013-03-12 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
US7932548B2 (en) 2006-07-14 2011-04-26 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
US8454810B2 (en) 2006-07-14 2013-06-04 4D-S Pty Ltd. Dual hexagonal shaped plasma source
US8308915B2 (en) 2006-09-14 2012-11-13 4D-S Pty Ltd. Systems and methods for magnetron deposition
WO2011099961A1 (en) * 2010-02-09 2011-08-18 Hewlett-Packard Development Company, L.P. Memory resistor adjustment using feedback control
DE102011085555A1 (de) * 2011-11-02 2013-05-02 Robert Bosch Gmbh Variable Widerstandsanordnung, Messbrückenschaltung und Verfahren zum Kalibrieren einer Messbrückenschaltung
US9564216B2 (en) * 2015-01-30 2017-02-07 Macronix International Co., Ltd. Stress trim and modified ISPP procedures for PCM

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3271591A (en) * 1963-09-20 1966-09-06 Energy Conversion Devices Inc Symmetrical current controlling device
US3530441A (en) * 1969-01-15 1970-09-22 Energy Conversion Devices Inc Method and apparatus for storing and retrieving information
US3886577A (en) * 1973-09-12 1975-05-27 Energy Conversion Devices Inc Filament-type memory semiconductor device and method of making the same
US3921105A (en) * 1974-06-24 1975-11-18 Northern Electric Co Variable attenuation equalizer
US3947801A (en) * 1975-01-23 1976-03-30 Rca Corporation Laser-trimmed resistor
US3983421A (en) * 1975-01-24 1976-09-28 The Raymond Lee Organization, Inc. Remote audio attenuator
US4146673A (en) * 1977-10-27 1979-03-27 E. I. Du Pont De Nemours And Company Process of film resistor laser trimming and composition of removable coating used therein
US4412241A (en) * 1980-11-21 1983-10-25 National Semiconductor Corporation Multiple trim structure
US4870472A (en) * 1984-10-18 1989-09-26 Motorola, Inc. Method for resistor trimming by metal migration
US4606781A (en) * 1984-10-18 1986-08-19 Motorola, Inc. Method for resistor trimming by metal migration
US4717886A (en) * 1986-06-30 1988-01-05 Motorola, Inc. Operational amplifier utilizing resistors trimmed by metal migration
US4707909A (en) * 1986-08-08 1987-11-24 Siliconix Incorporated Manufacture of trimmable high value polycrystalline silicon resistors
US5081439A (en) * 1990-11-16 1992-01-14 International Business Machines Corporation Thin film resistor and method for producing same
US5534711A (en) * 1991-01-18 1996-07-09 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory elements and arrays fabricated therefrom
US5596522A (en) * 1991-01-18 1997-01-21 Energy Conversion Devices, Inc. Homogeneous compositions of microcrystalline semiconductor material, semiconductor devices and directly overwritable memory elements fabricated therefrom, and arrays fabricated from the memory elements
US5296716A (en) * 1991-01-18 1994-03-22 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory elements and arrays fabricated therefrom
US5335219A (en) * 1991-01-18 1994-08-02 Ovshinsky Stanford R Homogeneous composition of microcrystalline semiconductor material, semiconductor devices and directly overwritable memory elements fabricated therefrom, and arrays fabricated from the memory elements
US5341328A (en) * 1991-01-18 1994-08-23 Energy Conversion Devices, Inc. Electrically erasable memory elements having reduced switching current requirements and increased write/erase cycle life
US5166758A (en) * 1991-01-18 1992-11-24 Energy Conversion Devices, Inc. Electrically erasable phase change memory
US5536947A (en) * 1991-01-18 1996-07-16 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory element and arrays fabricated therefrom
US5406509A (en) * 1991-01-18 1995-04-11 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory elements and arrays fabricated therefrom
US5177567A (en) * 1991-07-19 1993-01-05 Energy Conversion Devices, Inc. Thin-film structure for chalcogenide electrical switching devices and process therefor
US5359205A (en) * 1991-11-07 1994-10-25 Energy Conversion Devices, Inc. Electrically erasable memory elements characterized by reduced current and improved thermal stability
GB9122362D0 (en) * 1991-10-22 1991-12-04 British Telecomm Resistive memory element
US5466484A (en) * 1993-09-29 1995-11-14 Motorola, Inc. Resistor structure and method of setting a resistance value
EP0782193A1 (en) * 1995-12-15 1997-07-02 Lucent Technologies Inc. Adaptive resistor trimming circuit
US6043684A (en) * 1995-12-20 2000-03-28 Cypress Semiconductor Corp. Method and apparatus for reducing skew between input signals and clock signals within an integrated circuit
US5877637A (en) * 1996-02-05 1999-03-02 Trofimenkoff; Frederick N. Resistance bridge and its use in conversion systems
US5687112A (en) * 1996-04-19 1997-11-11 Energy Conversion Devices, Inc. Multibit single cell memory element having tapered contact
US5912839A (en) * 1998-06-23 1999-06-15 Energy Conversion Devices, Inc. Universal memory element and method of programming same
US6043687A (en) 1998-07-29 2000-03-28 Stmicroelectronics, Inc. Integrated circuit precision resistor ratio matching
US6204139B1 (en) * 1998-08-25 2001-03-20 University Of Houston Method for switching the properties of perovskite materials used in thin film resistors
JP2000340656A (ja) * 1999-05-28 2000-12-08 Fujitsu Ltd トリミング回路
US6473332B1 (en) * 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing
US6693821B2 (en) * 2001-06-28 2004-02-17 Sharp Laboratories Of America, Inc. Low cross-talk electrically programmable resistance cross point memory
US6531371B2 (en) * 2001-06-28 2003-03-11 Sharp Laboratories Of America, Inc. Electrically programmable resistance cross point memory
US6504417B1 (en) * 2001-08-15 2003-01-07 International Business Machines Corporation Active trim circuit for CMOS on-chip resistors
US6703885B1 (en) * 2002-09-18 2004-03-09 Richtek Technology Corp. Trimmer method and device for circuits

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