JP2005019483A - スルーホール構造、配線基板及び電子装置 - Google Patents
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Abstract
【課題】スルーホールを経由して高周波信号を伝送する際に問題となる、信号減衰や波形ひずみを低減するスルーホール構造を提供する。
【解決手段】埋め込み型スルーホールの端部に設けたパッド導体３００、３０１と対向する電源ベタ層に、クリアランス４００、４０１を設けることで、パッド導体と電源ベタ層間の電磁気的結合を低減する。
【選択図】 図１
【解決手段】埋め込み型スルーホールの端部に設けたパッド導体３００、３０１と対向する電源ベタ層に、クリアランス４００、４０１を設けることで、パッド導体と電源ベタ層間の電磁気的結合を低減する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、電子装置に使用されるプリント基板やセラミック基板等の配線基板のスルーホールに関し、特に信号減衰や波形ひずみを低減することができる埋め込み型スルーホールの構造に関する。
【０００２】
【従来の技術】
従来から一般的に、配線基板の複数の配線層を渡った配線間接続を行うスルーホール接続の方法に関しては、スルーホールの穴あけ位置精度にばらつきがあるため、スルーホールと配線との確実な接続のために、スルーホールの側面または端部にスルーホール径よりも大きいパッド導体を設けることが行われている。このパッド導体を設ける方法で、スルーホールと信号配線の接続信頼性と配線基板の製造歩留まりを確保している。
【０００３】
信号配線と接続するスルーホールについては、例えば特許文献１に示されるように、スルーホールが貫通する電源ベタ層に設けるクリアランスの大きさに関し、当該信号配線と面した電源ベタ層に形成するクリアランスは小さく、当該信号配線と面していない電源ベタ層に形成するクリアランスは大きくすることで、当該スルーホールと電源ベタ層の間のコンデンサ成分を削減し、信号伝送時の波形ひずみを改善するものがある。
【０００４】
【特許文献１】
特開２００１−２４４６３３号公報
【０００５】
【発明が解決しようとする課題】
上記の従来技術は、高周波信号伝送の観点から見ると、信号配線の特性インピーダンスをスルーホールとの接続部まで一定に保ち、かつ、スルーホール外側面と電源ベタ層間のコンデンサ成分を低減することで、信号減衰や波形ひずみを低減するというものである。
【０００６】
しかし、スルーホールが配線基板の表裏まで貫通しない埋め込み型のスルーホールの場合、当該スルーホールの両端に設けられたパッド導体と電源ベタ層間の電磁気的結合による信号伝送時の波形ひずみは解決できないという点で問題があった。
【０００７】
即ち、図５の従来技術のスルーホール構造の斜視図に示されているように、スルーホール端部に設けたパッド導体３００と、当該パッド導体と対向する電源ベタ層１００の間に電磁気的結合が発生し、高周波信号が減衰することにより波形ひずみが発生するという問題である。
【０００８】
本発明は、当該課題を解決するためのスルーホール構造を提供することを目的としている。
【０００９】
【課題を解決するための手段】
本発明は、多層配線板のスルーホール端部に設けたパッド導体と対向する電源ベタ層に、導体を取り除いたクリアランスを設けることにより、スルーホール端部のパッド導体と電源ベタ層の間の電磁気的結合を低減し、高周波信号の減衰と波形ひずみを低減することが可能となる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を詳細に説明する。
【００１１】
図１は本発明の第１の実施例を断面図で示した図である。図１において、１００、１０１、１０２は高周波信号の帰路となる電源ベタ層、２００、２０１は信号配線、３００、３０１はスルーホール端部に設けたパッド導体である。４００、４０１は、当該パッド導体と対向する電源ベタ層に設けた本発明のクリアランスである。図１に示すスルーホール構造にすることで、当該パッド導体と当該電源ベタ層間の電磁気的結合を低減することが可能となる。
【００１２】
図２は本発明の第１の実施例を斜視図で示した図である。図２において、１００、１０２の電源ベタ層はスルーホール構造がわかる様に、右下半分を断面表示してある。３００、３０１のパッド導体や４００、４０１のクリアランスは、円形や矩形等の任意の形状にすることができるが、ここでは円形のクリアランスを示している。
【００１３】
図３は本発明の第２の実施例を示す斜視図である。図３において、スルーホール両端に設けたパッド導体３００、３０１と対向した電源ベタ層１００、１０１に、クリアランス４００、４０１を設けた構造とすることで、当該パッド導体と電源ベタ層間の電磁気的結合を低減することが可能となる。
【００１４】
図４は本発明の第３の実施例を示す斜視図である。図４において、５００は配線基板の表面に設けた部品搭載用のパッド導体である。当該部品搭載パッド導体に対し、スルーホールの反対側の端部に設けたパッド導体３０１と対向する電源ベタ層１０１にクリアランス４０１を設けることで、当該パッド導体と電源ベタ層間の電磁気的結合を低減することが可能となる。
【００１５】
図６は従来技術と本発明の波形ひずみを比較する図である。図６において、６００は従来技術のスルーホール構造での信号波形、７００は本発明によるスルーホール構造での信号波形である。これから、スルーホールで発生する波形ひずみは、本発明のスルーホール構造により改善できることがわかる。
【００１６】
図７は従来技術と本発明の信号透過率を比較する図である。図７において、８００は従来技術のスルーホール構造での信号透過率、９００は本発明によるスルーホール構造での信号透過率である。これから、スルーホールで発生する信号減衰は、本発明のスルーホール構造により改善できることがわかる。
【００１７】
【発明の効果】
以上述べたように、本発明によれば、スルーホール端部のパッド導体と電源ベタ層間の電磁気的結合を低減する効果により、スルーホールによる高周波信号の減衰を低減することができる。そのため、高周波信号の波形ひずみの改善と周波数限界の向上が実現でき、当該配線基板を使用した電子装置の性能を向上させる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す断面図である。
【図２】本発明の第１の実施例を示す斜視図である。
【図３】本発明の第２の実施例を示す斜視図である。
【図４】本発明の第３の実施例を示す斜視図である。
【図５】従来技術のスルーホール構造を示す斜視図である。
【図６】従来技術と本発明の波形ひずみを比較する図である。
【図７】従来技術と本発明の信号透過率を比較する図である。
【符号の説明】
１００，１０１，１０２ … 電源ベタ層
２００，２０１ … 信号配線
３００，３０１ … スルーホールパッド導体
４００，４０１ … クリアランス
５００ … 部品搭載用パッド導体
６００ … 従来のスルーホール構造での信号波形
７００ … 本発明のスルーホール構造での信号波形
８００ … 従来のスルーホール構造での信号透過率
９００ … 本発明のスルーホール構造での信号透過率
【発明の属する技術分野】
本発明は、電子装置に使用されるプリント基板やセラミック基板等の配線基板のスルーホールに関し、特に信号減衰や波形ひずみを低減することができる埋め込み型スルーホールの構造に関する。
【０００２】
【従来の技術】
従来から一般的に、配線基板の複数の配線層を渡った配線間接続を行うスルーホール接続の方法に関しては、スルーホールの穴あけ位置精度にばらつきがあるため、スルーホールと配線との確実な接続のために、スルーホールの側面または端部にスルーホール径よりも大きいパッド導体を設けることが行われている。このパッド導体を設ける方法で、スルーホールと信号配線の接続信頼性と配線基板の製造歩留まりを確保している。
【０００３】
信号配線と接続するスルーホールについては、例えば特許文献１に示されるように、スルーホールが貫通する電源ベタ層に設けるクリアランスの大きさに関し、当該信号配線と面した電源ベタ層に形成するクリアランスは小さく、当該信号配線と面していない電源ベタ層に形成するクリアランスは大きくすることで、当該スルーホールと電源ベタ層の間のコンデンサ成分を削減し、信号伝送時の波形ひずみを改善するものがある。
【０００４】
【特許文献１】
特開２００１−２４４６３３号公報
【０００５】
【発明が解決しようとする課題】
上記の従来技術は、高周波信号伝送の観点から見ると、信号配線の特性インピーダンスをスルーホールとの接続部まで一定に保ち、かつ、スルーホール外側面と電源ベタ層間のコンデンサ成分を低減することで、信号減衰や波形ひずみを低減するというものである。
【０００６】
しかし、スルーホールが配線基板の表裏まで貫通しない埋め込み型のスルーホールの場合、当該スルーホールの両端に設けられたパッド導体と電源ベタ層間の電磁気的結合による信号伝送時の波形ひずみは解決できないという点で問題があった。
【０００７】
即ち、図５の従来技術のスルーホール構造の斜視図に示されているように、スルーホール端部に設けたパッド導体３００と、当該パッド導体と対向する電源ベタ層１００の間に電磁気的結合が発生し、高周波信号が減衰することにより波形ひずみが発生するという問題である。
【０００８】
本発明は、当該課題を解決するためのスルーホール構造を提供することを目的としている。
【０００９】
【課題を解決するための手段】
本発明は、多層配線板のスルーホール端部に設けたパッド導体と対向する電源ベタ層に、導体を取り除いたクリアランスを設けることにより、スルーホール端部のパッド導体と電源ベタ層の間の電磁気的結合を低減し、高周波信号の減衰と波形ひずみを低減することが可能となる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を詳細に説明する。
【００１１】
図１は本発明の第１の実施例を断面図で示した図である。図１において、１００、１０１、１０２は高周波信号の帰路となる電源ベタ層、２００、２０１は信号配線、３００、３０１はスルーホール端部に設けたパッド導体である。４００、４０１は、当該パッド導体と対向する電源ベタ層に設けた本発明のクリアランスである。図１に示すスルーホール構造にすることで、当該パッド導体と当該電源ベタ層間の電磁気的結合を低減することが可能となる。
【００１２】
図２は本発明の第１の実施例を斜視図で示した図である。図２において、１００、１０２の電源ベタ層はスルーホール構造がわかる様に、右下半分を断面表示してある。３００、３０１のパッド導体や４００、４０１のクリアランスは、円形や矩形等の任意の形状にすることができるが、ここでは円形のクリアランスを示している。
【００１３】
図３は本発明の第２の実施例を示す斜視図である。図３において、スルーホール両端に設けたパッド導体３００、３０１と対向した電源ベタ層１００、１０１に、クリアランス４００、４０１を設けた構造とすることで、当該パッド導体と電源ベタ層間の電磁気的結合を低減することが可能となる。
【００１４】
図４は本発明の第３の実施例を示す斜視図である。図４において、５００は配線基板の表面に設けた部品搭載用のパッド導体である。当該部品搭載パッド導体に対し、スルーホールの反対側の端部に設けたパッド導体３０１と対向する電源ベタ層１０１にクリアランス４０１を設けることで、当該パッド導体と電源ベタ層間の電磁気的結合を低減することが可能となる。
【００１５】
図６は従来技術と本発明の波形ひずみを比較する図である。図６において、６００は従来技術のスルーホール構造での信号波形、７００は本発明によるスルーホール構造での信号波形である。これから、スルーホールで発生する波形ひずみは、本発明のスルーホール構造により改善できることがわかる。
【００１６】
図７は従来技術と本発明の信号透過率を比較する図である。図７において、８００は従来技術のスルーホール構造での信号透過率、９００は本発明によるスルーホール構造での信号透過率である。これから、スルーホールで発生する信号減衰は、本発明のスルーホール構造により改善できることがわかる。
【００１７】
【発明の効果】
以上述べたように、本発明によれば、スルーホール端部のパッド導体と電源ベタ層間の電磁気的結合を低減する効果により、スルーホールによる高周波信号の減衰を低減することができる。そのため、高周波信号の波形ひずみの改善と周波数限界の向上が実現でき、当該配線基板を使用した電子装置の性能を向上させる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す断面図である。
【図２】本発明の第１の実施例を示す斜視図である。
【図３】本発明の第２の実施例を示す斜視図である。
【図４】本発明の第３の実施例を示す斜視図である。
【図５】従来技術のスルーホール構造を示す斜視図である。
【図６】従来技術と本発明の波形ひずみを比較する図である。
【図７】従来技術と本発明の信号透過率を比較する図である。
【符号の説明】
１００，１０１，１０２ … 電源ベタ層
２００，２０１ … 信号配線
３００，３０１ … スルーホールパッド導体
４００，４０１ … クリアランス
５００ … 部品搭載用パッド導体
６００ … 従来のスルーホール構造での信号波形
７００ … 本発明のスルーホール構造での信号波形
８００ … 従来のスルーホール構造での信号透過率
９００ … 本発明のスルーホール構造での信号透過率
Claims (3)
- 配線及び電源ベタ層で構成される配線基板において、埋め込み型スルーホールの端部に設けたパッド導体と隣接している電源ベタ層の当該端部と対向している領域にクリアランスを設けることを特徴とするスルーホール構造。
- 請求項１記載のスルーホール構造を備えた配線基板。
- 請求項２記載の配線基板を用いた電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003178875A JP2005019483A (ja) | 2003-06-24 | 2003-06-24 | スルーホール構造、配線基板及び電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003178875A JP2005019483A (ja) | 2003-06-24 | 2003-06-24 | スルーホール構造、配線基板及び電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005019483A true JP2005019483A (ja) | 2005-01-20 |
Family
ID=34180332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003178875A Pending JP2005019483A (ja) | 2003-06-24 | 2003-06-24 | スルーホール構造、配線基板及び電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005019483A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010848A (ja) * | 2006-06-01 | 2008-01-17 | Fujitsu Ltd | ビルドアップ基板、それを有する電子部品及び電子機器 |
| JP2011066223A (ja) * | 2009-09-17 | 2011-03-31 | Kawasaki Microelectronics Inc | 回路基板 |
| JP2012520652A (ja) * | 2010-05-12 | 2012-09-06 | メディアテック インコーポレーテッド | 信号ライン遷移素子を備えた回路装置 |
| JP2014232760A (ja) * | 2013-05-28 | 2014-12-11 | 株式会社日立製作所 | 層間接続基板およびその製造方法 |
-
2003
- 2003-06-24 JP JP2003178875A patent/JP2005019483A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010848A (ja) * | 2006-06-01 | 2008-01-17 | Fujitsu Ltd | ビルドアップ基板、それを有する電子部品及び電子機器 |
| JP2011066223A (ja) * | 2009-09-17 | 2011-03-31 | Kawasaki Microelectronics Inc | 回路基板 |
| JP2012520652A (ja) * | 2010-05-12 | 2012-09-06 | メディアテック インコーポレーテッド | 信号ライン遷移素子を備えた回路装置 |
| JP2014232760A (ja) * | 2013-05-28 | 2014-12-11 | 株式会社日立製作所 | 層間接続基板およびその製造方法 |
| US9320154B2 (en) | 2013-05-28 | 2016-04-19 | Hitachi, Ltd. | Method of manufacturing an interlayer connection substrate |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060104 |
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| RD01 | Notification of change of attorney |
Effective date: 20060420 Free format text: JAPANESE INTERMEDIATE CODE: A7421 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20081125 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090317 |