JP2005011399A - 強誘電体メモリ装置 - Google Patents
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Abstract
【課題】強誘電体メモリ装置において、ワード線駆動回路のレイアウト面積の縮小を実現する。
【解決手段】強誘電体キャパシタを有するメモリセルＭＣ０００と、電源電圧駆動のワード線制御回路ＷＤ００と、電源電圧から昇圧電圧に電圧レベルを変換する電圧レベル変換回路ＬＳ００と、セルプレート線駆動回路ＣＰＤ００とを備える。ワード線制御回路から電源電圧レベルの第１の信号が出力され、第１の信号が電圧レベル変換回路に入力され、電圧レベル変換回路から昇圧電圧レベルの第２の信号が出力され、第２の信号がメモリセルのワード線信号ＷＬ００であって、セルプレート線駆動回路は、セルプレート駆動信号ＣＰＳ０と第２の信号との論理回路で構成されている。
【選択図】 図１
【解決手段】強誘電体キャパシタを有するメモリセルＭＣ０００と、電源電圧駆動のワード線制御回路ＷＤ００と、電源電圧から昇圧電圧に電圧レベルを変換する電圧レベル変換回路ＬＳ００と、セルプレート線駆動回路ＣＰＤ００とを備える。ワード線制御回路から電源電圧レベルの第１の信号が出力され、第１の信号が電圧レベル変換回路に入力され、電圧レベル変換回路から昇圧電圧レベルの第２の信号が出力され、第２の信号がメモリセルのワード線信号ＷＬ００であって、セルプレート線駆動回路は、セルプレート駆動信号ＣＰＳ０と第２の信号との論理回路で構成されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリ装置に関するものである。
【０００２】
【従来の技術】
近年、強誘電体からなる強誘電体膜をキャパシタの絶縁膜として用いることによりデータの記憶を不揮発性にする半導体メモリ装置が知られている。強誘電体の分極状態の遷移はヒステリシス特性を示し、強誘電体にかかる電圧が零となった際にも強誘電体には残留分極が残り、これを利用して不揮発性データの記憶を行うものである。この不揮発性データを強誘電体キャパシタから読み出すためには強誘電体キャパシタに電圧を印加する必要があり、一般に強誘電体キャパシタの電極を構成するセルプレート線を駆動している。このような駆動方法を示す従来例を以下に説明する（例えば、特許文献１）。
【０００３】
図４が従来例の強誘電体メモリ装置の構成図、図５が動作タイミング図、図６がメモリセルの構成図である。
【０００４】
図４において、ＷＤＳはワード線駆動信号、ＷＤ００〜ＷＤ０３はワード線駆動回路、ＷＬ００〜ＷＬ０３はワード線信号、ＷＭＳはワード線駆動起動信号、ＷＭＤはワード線駆動信号発生回路、ＣＰＳ０はセルプレート線駆動信号、ＣＰＤ００〜ＣＰＤ２１はセルプレート線駆動回路、ＣＰ００〜ＣＰ２１はセルプレート線信号、ＰＤＡ００〜ＰＤＡ０３はローアドレス選択信号、ＭＣ０００〜ＭＣ３１１はメモリセルブロック、ＳＡ００〜ＳＡ３１はセンスアンプである。図６において、Ｃ１、Ｃ２は強誘電体キャパシタ、Ｑｎ１、Ｑｎ２はメモリセルトランジスタ、ＢＬ００Ｔ、ＢＬ００Ｂはビット線である。
【０００５】
回路構成はワード線駆動信号ＷＤＳとローアドレス選択信号ＰＤＡ００との論理積で構成されたワード線駆動回路ＷＤ００でワード線信号ＷＬ００が駆動される。セルプレート線駆動信号ＣＰＳ０とワード線信号ＷＬ００の論理積で構成されたセルプレート線駆動回路ＣＰＤ００でセルプレート線信号ＣＰ００が駆動される。ワード線信号ＷＬ００とセルプレート線信号ＣＰ００との間にメモリセルブロックＭＣ０００やＭＣ００１に接続され、このメモリセルブロックに接続されたビット線はそれぞれセンスアンプＳＡ００、ＳＡ０１に接続される。各セルプレート線駆動回路（ここではＣＰＤ００、ＣＰＤ０１）には共通のセルプレート線駆動信号ＣＰＳ０とそれぞれにワード線信号（ここではＷＬ００、ＷＬ０１）が入力されている。
【０００６】
一般に、ワード線は、電源電圧ＶＤＤよりトランジスタのしきい値以上高い昇圧電圧ＶＰＰで駆動し、メモリセルにセンスアンプからの駆動電圧ＶＤＤが充分印加されるように構成する。このため、この従来ではワード線の駆動回路部の電源やそれに入力する信号の電圧も昇圧電源ＶＰＰを入力することとなる。
【０００７】
【特許文献１】
特開平１０−１６２５８９号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来例では、ワード線の駆動回路部の電源やそれに入力する信号の電圧も昇圧電源ＶＰＰを入力することとなるため、駆動回路部を高耐圧系のトランジスタで構成する必要がある。このため、トランジスタサイズが大きくなり、レイアウト面積が大きくなるという課題があった。
【０００９】
また、セルプレート線駆動回路の最終駆動電圧は、電源電圧ＶＤＤで行うが、セルプレート駆動回路への入力信号に駆動電圧がＶＰＰであるワード線を入力するため、入力初段のトランジスタは高耐圧系のトランジスタが必要となり、トランジスタサイズが大きくなり、レイアウト面積が大きくなるという課題があった。
【００１０】
本発明は上記課題を解決するものであり、ワード線駆動回路またはセルプレート線駆動回路がＶＤＤ系のトランジスタで構成でき、レイアウト面積縮小を可能とすることを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の強誘電体メモリ装置は、ゲートがワード線に接続されたメモリセルトランジスタと、第１の電極が前記メモリセルトランジスタのドレインに接続され、第２の電極がセルプレート線に接続された強誘電体キャパシタとから構成されるメモリセルと、電源電圧駆動のワード線制御回路と、前記電源電圧から昇圧電圧に電圧レベルを変換する電圧レベル変換回路と、セルプレート線駆動回路とを備え、前記ワード線制御回路から電源電圧レベルの第１の信号が出力され、前記第１の信号が前記電圧レベル変換回路に入力され、前記電圧レベル変換回路から昇圧電圧レベルの第２の信号が出力され、前記第２の信号が前記メモリセルのワード線信号であって、前記のセルプレート線駆動回路は、セルプレート駆動信号と前記第２の信号との論理回路で構成されている。
【００１２】
このような構成とすることで、ワード線駆動回路がＶＤＤ系のトランジスタで構成でき、レイアウト面積の縮小が可能となる。
【００１３】
また、本発明の第２の強誘電体メモリ装置は、ゲートがワード線に接続されたメモリセルトランジスタと、第１の電極が前記メモリセルトランジスタのドレインに接続され、第２の電極がセルプレート線に接続された強誘電体キャパシタとから構成されるメモリセルと、電源電圧駆動のワード線制御回路と、前記電源電圧から昇圧電圧に電圧レベルを変換する電圧レベル変換回路と、セルプレート線駆動回路とを備え、 前記ワード線制御回路から電源電圧レベルの第１の信号が出力され、前記第１の信号が前記電圧レベル変換回路に入力され、前記電圧レベル変換回路から昇圧電圧レベルの第２の信号が出力され、前記第２の信号が前記メモリセルのワード線信号であって、前記のセルプレート線駆動回路は、セルプレート駆動信号と前記第１の信号との論理回路で構成されている。
【００１４】
このような構成とすることで、ワード線駆動回路およびセルプレート線駆動回路がＶＤＤ系のトランジスタで構成でき、さらに本発明の第１の強誘電体メモリ装置以上のレイアウト面積の縮小が可能となる。
【００１５】
【発明の実施の形態】
（実施形態１）
本発明の第１の実施形態の強誘電体メモリ装置について、図１の構成図で説明する。図２が図１の構成図の中の電圧レベル変換回路の例である。動作タイミング図、メモリセルの構成図については従来例と同様である。
【００１６】
本発明の第１の実施形態の特徴は、従来例がワード線駆動回路を昇圧電源ＶＰＰで駆動していたものを、論理回路を電源電圧ＶＤＤで駆動し、その信号を電圧レベル変換回路で電圧レベルを昇圧電源ＶＰＰの駆動に変化し、これをワード線信号とするものである。また、セルプレート線駆動回路は、ワード線信号とセルプレート線駆動信号を入力信号として構成するものである。
【００１７】
ＷＤＳはワード線駆動信号、ＷＤ００〜ＷＤ０３はワード線駆動回路、ＷＬ００〜ＷＬ０３はワード線信号、ＣＰＳ０はセルプレート線駆動信号、ＣＰＤ００〜ＣＰＤ２１はセルプレート線駆動回路、ＣＰ００〜ＣＰ２１はセルプレート線信号、ＰＤＡ００〜ＰＤＡ０３はローアドレス選択信号、ＭＣ０００〜ＭＣ３１１はメモリセルブロック、ＳＡ００〜ＳＡ３１はセンスアンプ、ＬＳ００〜ＬＳ０３は電圧レベル変換回路である。
【００１８】
回路構成はワード線駆動信号ＷＤＳとローアドレス選択信号ＰＤＡ００との論理積で構成されたワード線駆動回路ＷＤ００でワード線信号の論理信号を発生し、この信号を電圧レベル変換回路ＬＳ００で昇圧電源ＶＰＰレベルに変換し、その出力信号としてワード線信号ＷＬ００が駆動される。電圧レベル変換回路の例として、特開平０７−３２１６３８号の図１７に記載されているものを図２に示しており、本実施形態ではこの電圧レベル変換回路を用いる。ただし、本実施形態で使用する場合は、この図２の電圧レベル変換回路の後または前に否定回路を１段挿入または削除して論理レベルを合わせることになる。
【００１９】
また、セルプレート線駆動信号ＣＰＳ０とワード線信号ＷＬ００の論理積で構成されたセルプレート線駆動回路ＣＰＤ００でセルプレート線信号ＣＰ００が駆動される。ワード線信号ＷＬ００とセルプレート線信号ＣＰ００との間にメモリセルブロックＭＣ０００やＭＣ００１に接続され、このメモリセルブロックに接続されたビット線はそれぞれセンスアンプＳＡ００、ＳＡ０１に接続される。各セルプレート線駆動回路には共通のセルプレート線駆動信号ＣＰＳ０とそれぞれにワード線信号が入力されている。
【００２０】
第１の実施形態の効果として、ワード線を電源電圧ＶＤＤよりトランジスタのしきい値以上高い昇圧電圧ＶＰＰで駆動するときに、ワード線駆動回路ＷＤ００のはじめは電源電圧ＶＤＤで駆動される論理回路で構成し、その論理信号を電圧レベル変換回路によって昇圧電圧ＶＰＰに変換する構成としているために、ワード線駆動回路への入力信号は電源電圧ＶＤＤレベルで駆動した信号とすることができ、それらの駆動信号の発生回路がＶＤＤ系のトランジスタで構成できるため、小さなレイアウトのトランジスタで構成でき、レイアウト面積が小さくて済むという効果がある。
【００２１】
（実施形態２）
本発明の第２の実施形態の強誘電体メモリ装置について、図３の構成図で説明する。
【００２２】
本発明の第２の実施形態の特徴は、第１の実施形態と同様、従来例がワード線駆動回路を昇圧電源ＶＰＰで駆動していたものを、論理回路を電源電圧ＶＤＤで駆動し、その信号を電圧レベル変換回路で電圧レベルを昇圧電源ＶＰＰの駆動に変化し、これをワード線信号とするものである。さらに、本実施形態では、セルプレート線駆動回路は、ワード線信号ではなく、電源電圧ＶＤＤで駆動されるワード線信号と同相または逆相の信号とセルプレート線駆動信号を入力信号として構成するものである。
【００２３】
図３において、ＷＤＳはワード線駆動信号、ＷＤ００〜ＷＤ０３はワード線駆動回路、ＷＬ００〜ＷＬ０３はワード線信号、ＣＰＳ０はセルプレート線駆動信号、ＣＰＤ００〜ＣＰＤ２１はセルプレート線駆動回路、ＣＰ００〜ＣＰ２１はセルプレート線信号、ＣＰＭＤ０、ＣＰＭＤ１はセルプレート線駆動信号発生回路、ＰＤＡ００〜ＰＤＡ０３はローアドレス選択信号、ＭＣ０００〜ＭＣ３１１はメモリセルブロック、ＳＡ００〜ＳＡ３１はセンスアンプ、ＬＳ００〜ＬＳ０３は電圧レベル変換回路である。
【００２４】
回路構成はワード線駆動信号ＷＤＳとローアドレス選択信号ＰＤＡ００との論理積で構成されたワード線駆動回路ＷＤ００でワード線信号の論理信号を発生し、この信号を電圧レベル変換回路ＬＳ００で昇圧電源ＶＰＰレベルに変換し、その出力信号としてワード線信号ＷＬ００が駆動される。
【００２５】
また、セルプレート線駆動信号ＣＰＳ０とワード線信号ＷＬ００と同相の電源電圧ＶＤＤ系の信号ＳＷＬ００との論理積で構成されたセルプレート線駆動回路ＣＰＤ００でセルプレート線信号ＣＰ００が駆動される。ワード線信号ＷＬ００とセルプレート線信号ＣＰ００との間にメモリセルブロックＭＣ０００やＭＣ００１に接続され、このメモリセルブロックに接続されたビット線はそれぞれセンスアンプＳＡ００、ＳＡ０１に接続される。各セルプレート線駆動回路には共通のセルプレート線駆動信号ＣＰＳ０とそれぞれにワード線信号が入力されている。
【００２６】
第２の実施形態の効果として、第１の実施形態と同様、ワード線は、電源電圧ＶＤＤよりトランジスタのしきい値以上高い昇圧電圧ＶＰＰで駆動するときに、ワード線駆動回路ＷＤ００のはじめは電源電圧ＶＤＤで駆動される論理回路で構成し、その論理信号を電圧レベル変換回路によって昇圧電圧ＶＰＰに変換する構成としているために、ワード線駆動回路への入力信号は電源電圧ＶＤＤレベルで駆動した信号とすることができ、それらの駆動信号の発生回路がＶＤＤ系のトランジスタで構成できるため、小さなレイアウトのトランジスタで構成でき、レイアウト面積が小さくて済むという効果がある。
【００２７】
さらに、本実施形態においては、セルプレート線駆動回路には、ワード線信号ＷＬ００と同相の電源電圧ＶＤＤ系の信号ＳＷＬ００を入力するため、セルプレート線駆動回路も、ＶＤＤ系のトランジスタで構成できるため、小さなレイアウトのトランジスタで構成でき、レイアウト面積がさらに小さくて済むという効果がある。
【００２８】
【発明の効果】
本発明の強誘電体メモリ装置では、ワード線駆動回路またはセルプレート線駆動回路がＶＤＤ系のトランジスタで構成でき、小レイアウト面積が可能となるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の強誘電体メモリ装置の構成図
【図２】本発明の第１の実施形態の電圧レベル変換回路の構成図
【図３】本発明の第２の実施形態の強誘電体メモリ装置の構成図
【図４】従来の強誘電体メモリ装置の構成図
【図５】従来例の強誘電体メモリ装置の動作タイミング図
【図６】従来例の強誘電体メモリ装置のメモリセル構成図
【符号の説明】
ＷＤＳ ワード線駆動信号
ＷＭＳ ワード線駆動起動信号
ＷＭＤ ワード線駆動信号発生回路
ＷＤ００〜ＷＤ０３ ワード線駆動回路
ＷＬ００〜ＷＬ０３ ワード線信号
ＳＷＬ００〜ＳＷＬ０３ ワード線信号と同相の電源電圧ＶＤＤ系の信号
ＣＰＭＤ０、ＣＰＭＤ１ セルプレート線駆動信号発生回路
ＣＰＳ０、ＣＰＳ１ セルプレート線駆動信号
ＣＰＤ００〜ＣＰＤ２１ セルプレート線駆動回路
ＣＰ００〜ＣＰ２１ セルプレート線信号
ＰＤＡ００〜ＰＤＡ０３ ローアドレス選択信号
ＰＤＡ１０、ＰＤＡ１１ コラムアドレス（ブロック）選択信号
ＭＣ０００〜ＭＣ３１１ メモリセルブロック
ＳＡ００〜ＳＡ３１ センスアンプ
ＬＳ００〜ＬＳ０３ 電圧レベル変換回路
ＢＬ００Ｔ〜ＢＬ１１Ｔ ビット線
Ｃ１、Ｃ２ 強誘電体キャパシタ
Ｑｎ１、Ｑｎ２ メモリセルトランジスタ
【発明の属する技術分野】
本発明は、強誘電体メモリ装置に関するものである。
【０００２】
【従来の技術】
近年、強誘電体からなる強誘電体膜をキャパシタの絶縁膜として用いることによりデータの記憶を不揮発性にする半導体メモリ装置が知られている。強誘電体の分極状態の遷移はヒステリシス特性を示し、強誘電体にかかる電圧が零となった際にも強誘電体には残留分極が残り、これを利用して不揮発性データの記憶を行うものである。この不揮発性データを強誘電体キャパシタから読み出すためには強誘電体キャパシタに電圧を印加する必要があり、一般に強誘電体キャパシタの電極を構成するセルプレート線を駆動している。このような駆動方法を示す従来例を以下に説明する（例えば、特許文献１）。
【０００３】
図４が従来例の強誘電体メモリ装置の構成図、図５が動作タイミング図、図６がメモリセルの構成図である。
【０００４】
図４において、ＷＤＳはワード線駆動信号、ＷＤ００〜ＷＤ０３はワード線駆動回路、ＷＬ００〜ＷＬ０３はワード線信号、ＷＭＳはワード線駆動起動信号、ＷＭＤはワード線駆動信号発生回路、ＣＰＳ０はセルプレート線駆動信号、ＣＰＤ００〜ＣＰＤ２１はセルプレート線駆動回路、ＣＰ００〜ＣＰ２１はセルプレート線信号、ＰＤＡ００〜ＰＤＡ０３はローアドレス選択信号、ＭＣ０００〜ＭＣ３１１はメモリセルブロック、ＳＡ００〜ＳＡ３１はセンスアンプである。図６において、Ｃ１、Ｃ２は強誘電体キャパシタ、Ｑｎ１、Ｑｎ２はメモリセルトランジスタ、ＢＬ００Ｔ、ＢＬ００Ｂはビット線である。
【０００５】
回路構成はワード線駆動信号ＷＤＳとローアドレス選択信号ＰＤＡ００との論理積で構成されたワード線駆動回路ＷＤ００でワード線信号ＷＬ００が駆動される。セルプレート線駆動信号ＣＰＳ０とワード線信号ＷＬ００の論理積で構成されたセルプレート線駆動回路ＣＰＤ００でセルプレート線信号ＣＰ００が駆動される。ワード線信号ＷＬ００とセルプレート線信号ＣＰ００との間にメモリセルブロックＭＣ０００やＭＣ００１に接続され、このメモリセルブロックに接続されたビット線はそれぞれセンスアンプＳＡ００、ＳＡ０１に接続される。各セルプレート線駆動回路（ここではＣＰＤ００、ＣＰＤ０１）には共通のセルプレート線駆動信号ＣＰＳ０とそれぞれにワード線信号（ここではＷＬ００、ＷＬ０１）が入力されている。
【０００６】
一般に、ワード線は、電源電圧ＶＤＤよりトランジスタのしきい値以上高い昇圧電圧ＶＰＰで駆動し、メモリセルにセンスアンプからの駆動電圧ＶＤＤが充分印加されるように構成する。このため、この従来ではワード線の駆動回路部の電源やそれに入力する信号の電圧も昇圧電源ＶＰＰを入力することとなる。
【０００７】
【特許文献１】
特開平１０−１６２５８９号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来例では、ワード線の駆動回路部の電源やそれに入力する信号の電圧も昇圧電源ＶＰＰを入力することとなるため、駆動回路部を高耐圧系のトランジスタで構成する必要がある。このため、トランジスタサイズが大きくなり、レイアウト面積が大きくなるという課題があった。
【０００９】
また、セルプレート線駆動回路の最終駆動電圧は、電源電圧ＶＤＤで行うが、セルプレート駆動回路への入力信号に駆動電圧がＶＰＰであるワード線を入力するため、入力初段のトランジスタは高耐圧系のトランジスタが必要となり、トランジスタサイズが大きくなり、レイアウト面積が大きくなるという課題があった。
【００１０】
本発明は上記課題を解決するものであり、ワード線駆動回路またはセルプレート線駆動回路がＶＤＤ系のトランジスタで構成でき、レイアウト面積縮小を可能とすることを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の強誘電体メモリ装置は、ゲートがワード線に接続されたメモリセルトランジスタと、第１の電極が前記メモリセルトランジスタのドレインに接続され、第２の電極がセルプレート線に接続された強誘電体キャパシタとから構成されるメモリセルと、電源電圧駆動のワード線制御回路と、前記電源電圧から昇圧電圧に電圧レベルを変換する電圧レベル変換回路と、セルプレート線駆動回路とを備え、前記ワード線制御回路から電源電圧レベルの第１の信号が出力され、前記第１の信号が前記電圧レベル変換回路に入力され、前記電圧レベル変換回路から昇圧電圧レベルの第２の信号が出力され、前記第２の信号が前記メモリセルのワード線信号であって、前記のセルプレート線駆動回路は、セルプレート駆動信号と前記第２の信号との論理回路で構成されている。
【００１２】
このような構成とすることで、ワード線駆動回路がＶＤＤ系のトランジスタで構成でき、レイアウト面積の縮小が可能となる。
【００１３】
また、本発明の第２の強誘電体メモリ装置は、ゲートがワード線に接続されたメモリセルトランジスタと、第１の電極が前記メモリセルトランジスタのドレインに接続され、第２の電極がセルプレート線に接続された強誘電体キャパシタとから構成されるメモリセルと、電源電圧駆動のワード線制御回路と、前記電源電圧から昇圧電圧に電圧レベルを変換する電圧レベル変換回路と、セルプレート線駆動回路とを備え、 前記ワード線制御回路から電源電圧レベルの第１の信号が出力され、前記第１の信号が前記電圧レベル変換回路に入力され、前記電圧レベル変換回路から昇圧電圧レベルの第２の信号が出力され、前記第２の信号が前記メモリセルのワード線信号であって、前記のセルプレート線駆動回路は、セルプレート駆動信号と前記第１の信号との論理回路で構成されている。
【００１４】
このような構成とすることで、ワード線駆動回路およびセルプレート線駆動回路がＶＤＤ系のトランジスタで構成でき、さらに本発明の第１の強誘電体メモリ装置以上のレイアウト面積の縮小が可能となる。
【００１５】
【発明の実施の形態】
（実施形態１）
本発明の第１の実施形態の強誘電体メモリ装置について、図１の構成図で説明する。図２が図１の構成図の中の電圧レベル変換回路の例である。動作タイミング図、メモリセルの構成図については従来例と同様である。
【００１６】
本発明の第１の実施形態の特徴は、従来例がワード線駆動回路を昇圧電源ＶＰＰで駆動していたものを、論理回路を電源電圧ＶＤＤで駆動し、その信号を電圧レベル変換回路で電圧レベルを昇圧電源ＶＰＰの駆動に変化し、これをワード線信号とするものである。また、セルプレート線駆動回路は、ワード線信号とセルプレート線駆動信号を入力信号として構成するものである。
【００１７】
ＷＤＳはワード線駆動信号、ＷＤ００〜ＷＤ０３はワード線駆動回路、ＷＬ００〜ＷＬ０３はワード線信号、ＣＰＳ０はセルプレート線駆動信号、ＣＰＤ００〜ＣＰＤ２１はセルプレート線駆動回路、ＣＰ００〜ＣＰ２１はセルプレート線信号、ＰＤＡ００〜ＰＤＡ０３はローアドレス選択信号、ＭＣ０００〜ＭＣ３１１はメモリセルブロック、ＳＡ００〜ＳＡ３１はセンスアンプ、ＬＳ００〜ＬＳ０３は電圧レベル変換回路である。
【００１８】
回路構成はワード線駆動信号ＷＤＳとローアドレス選択信号ＰＤＡ００との論理積で構成されたワード線駆動回路ＷＤ００でワード線信号の論理信号を発生し、この信号を電圧レベル変換回路ＬＳ００で昇圧電源ＶＰＰレベルに変換し、その出力信号としてワード線信号ＷＬ００が駆動される。電圧レベル変換回路の例として、特開平０７−３２１６３８号の図１７に記載されているものを図２に示しており、本実施形態ではこの電圧レベル変換回路を用いる。ただし、本実施形態で使用する場合は、この図２の電圧レベル変換回路の後または前に否定回路を１段挿入または削除して論理レベルを合わせることになる。
【００１９】
また、セルプレート線駆動信号ＣＰＳ０とワード線信号ＷＬ００の論理積で構成されたセルプレート線駆動回路ＣＰＤ００でセルプレート線信号ＣＰ００が駆動される。ワード線信号ＷＬ００とセルプレート線信号ＣＰ００との間にメモリセルブロックＭＣ０００やＭＣ００１に接続され、このメモリセルブロックに接続されたビット線はそれぞれセンスアンプＳＡ００、ＳＡ０１に接続される。各セルプレート線駆動回路には共通のセルプレート線駆動信号ＣＰＳ０とそれぞれにワード線信号が入力されている。
【００２０】
第１の実施形態の効果として、ワード線を電源電圧ＶＤＤよりトランジスタのしきい値以上高い昇圧電圧ＶＰＰで駆動するときに、ワード線駆動回路ＷＤ００のはじめは電源電圧ＶＤＤで駆動される論理回路で構成し、その論理信号を電圧レベル変換回路によって昇圧電圧ＶＰＰに変換する構成としているために、ワード線駆動回路への入力信号は電源電圧ＶＤＤレベルで駆動した信号とすることができ、それらの駆動信号の発生回路がＶＤＤ系のトランジスタで構成できるため、小さなレイアウトのトランジスタで構成でき、レイアウト面積が小さくて済むという効果がある。
【００２１】
（実施形態２）
本発明の第２の実施形態の強誘電体メモリ装置について、図３の構成図で説明する。
【００２２】
本発明の第２の実施形態の特徴は、第１の実施形態と同様、従来例がワード線駆動回路を昇圧電源ＶＰＰで駆動していたものを、論理回路を電源電圧ＶＤＤで駆動し、その信号を電圧レベル変換回路で電圧レベルを昇圧電源ＶＰＰの駆動に変化し、これをワード線信号とするものである。さらに、本実施形態では、セルプレート線駆動回路は、ワード線信号ではなく、電源電圧ＶＤＤで駆動されるワード線信号と同相または逆相の信号とセルプレート線駆動信号を入力信号として構成するものである。
【００２３】
図３において、ＷＤＳはワード線駆動信号、ＷＤ００〜ＷＤ０３はワード線駆動回路、ＷＬ００〜ＷＬ０３はワード線信号、ＣＰＳ０はセルプレート線駆動信号、ＣＰＤ００〜ＣＰＤ２１はセルプレート線駆動回路、ＣＰ００〜ＣＰ２１はセルプレート線信号、ＣＰＭＤ０、ＣＰＭＤ１はセルプレート線駆動信号発生回路、ＰＤＡ００〜ＰＤＡ０３はローアドレス選択信号、ＭＣ０００〜ＭＣ３１１はメモリセルブロック、ＳＡ００〜ＳＡ３１はセンスアンプ、ＬＳ００〜ＬＳ０３は電圧レベル変換回路である。
【００２４】
回路構成はワード線駆動信号ＷＤＳとローアドレス選択信号ＰＤＡ００との論理積で構成されたワード線駆動回路ＷＤ００でワード線信号の論理信号を発生し、この信号を電圧レベル変換回路ＬＳ００で昇圧電源ＶＰＰレベルに変換し、その出力信号としてワード線信号ＷＬ００が駆動される。
【００２５】
また、セルプレート線駆動信号ＣＰＳ０とワード線信号ＷＬ００と同相の電源電圧ＶＤＤ系の信号ＳＷＬ００との論理積で構成されたセルプレート線駆動回路ＣＰＤ００でセルプレート線信号ＣＰ００が駆動される。ワード線信号ＷＬ００とセルプレート線信号ＣＰ００との間にメモリセルブロックＭＣ０００やＭＣ００１に接続され、このメモリセルブロックに接続されたビット線はそれぞれセンスアンプＳＡ００、ＳＡ０１に接続される。各セルプレート線駆動回路には共通のセルプレート線駆動信号ＣＰＳ０とそれぞれにワード線信号が入力されている。
【００２６】
第２の実施形態の効果として、第１の実施形態と同様、ワード線は、電源電圧ＶＤＤよりトランジスタのしきい値以上高い昇圧電圧ＶＰＰで駆動するときに、ワード線駆動回路ＷＤ００のはじめは電源電圧ＶＤＤで駆動される論理回路で構成し、その論理信号を電圧レベル変換回路によって昇圧電圧ＶＰＰに変換する構成としているために、ワード線駆動回路への入力信号は電源電圧ＶＤＤレベルで駆動した信号とすることができ、それらの駆動信号の発生回路がＶＤＤ系のトランジスタで構成できるため、小さなレイアウトのトランジスタで構成でき、レイアウト面積が小さくて済むという効果がある。
【００２７】
さらに、本実施形態においては、セルプレート線駆動回路には、ワード線信号ＷＬ００と同相の電源電圧ＶＤＤ系の信号ＳＷＬ００を入力するため、セルプレート線駆動回路も、ＶＤＤ系のトランジスタで構成できるため、小さなレイアウトのトランジスタで構成でき、レイアウト面積がさらに小さくて済むという効果がある。
【００２８】
【発明の効果】
本発明の強誘電体メモリ装置では、ワード線駆動回路またはセルプレート線駆動回路がＶＤＤ系のトランジスタで構成でき、小レイアウト面積が可能となるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の強誘電体メモリ装置の構成図
【図２】本発明の第１の実施形態の電圧レベル変換回路の構成図
【図３】本発明の第２の実施形態の強誘電体メモリ装置の構成図
【図４】従来の強誘電体メモリ装置の構成図
【図５】従来例の強誘電体メモリ装置の動作タイミング図
【図６】従来例の強誘電体メモリ装置のメモリセル構成図
【符号の説明】
ＷＤＳ ワード線駆動信号
ＷＭＳ ワード線駆動起動信号
ＷＭＤ ワード線駆動信号発生回路
ＷＤ００〜ＷＤ０３ ワード線駆動回路
ＷＬ００〜ＷＬ０３ ワード線信号
ＳＷＬ００〜ＳＷＬ０３ ワード線信号と同相の電源電圧ＶＤＤ系の信号
ＣＰＭＤ０、ＣＰＭＤ１ セルプレート線駆動信号発生回路
ＣＰＳ０、ＣＰＳ１ セルプレート線駆動信号
ＣＰＤ００〜ＣＰＤ２１ セルプレート線駆動回路
ＣＰ００〜ＣＰ２１ セルプレート線信号
ＰＤＡ００〜ＰＤＡ０３ ローアドレス選択信号
ＰＤＡ１０、ＰＤＡ１１ コラムアドレス（ブロック）選択信号
ＭＣ０００〜ＭＣ３１１ メモリセルブロック
ＳＡ００〜ＳＡ３１ センスアンプ
ＬＳ００〜ＬＳ０３ 電圧レベル変換回路
ＢＬ００Ｔ〜ＢＬ１１Ｔ ビット線
Ｃ１、Ｃ２ 強誘電体キャパシタ
Ｑｎ１、Ｑｎ２ メモリセルトランジスタ
Claims (2)
- ゲートがワード線に接続されたメモリセルトランジスタと、第１の電極が前記メモリセルトランジスタのドレインに接続され、第２の電極がセルプレート線に接続された強誘電体キャパシタとから構成されるメモリセルと、
電源電圧駆動のワード線制御回路と、前記電源電圧から昇圧電圧に電圧レベルを変換する電圧レベル変換回路と、セルプレート線駆動回路とを備え、
前記ワード線制御回路から電源電圧レベルの第１の信号が出力され、
前記第１の信号が前記電圧レベル変換回路に入力され、前記電圧レベル変換回路から昇圧電圧レベルの第２の信号が出力され、
前記第２の信号が前記メモリセルのワード線信号であって、
前記のセルプレート線駆動回路は、セルプレート駆動信号と前記第２の信号との論理回路で構成されていることを特徴とする強誘電体メモリ装置。 - ゲートがワード線に接続されたメモリセルトランジスタと、第１の電極が前記メモリセルトランジスタのドレインに接続され、第２の電極がセルプレート線に接続された強誘電体キャパシタとから構成されるメモリセルと、
電源電圧駆動のワード線制御回路と、前記電源電圧から昇圧電圧に電圧レベルを変換する電圧レベル変換回路と、セルプレート線駆動回路とを備え、
前記ワード線制御回路から電源電圧レベルの第１の信号が出力され、
前記第１の信号が前記電圧レベル変換回路に入力され、前記電圧レベル変換回路から昇圧電圧レベルの第２の信号が出力され、
前記第２の信号が前記メモリセルのワード線信号であって、
前記のセルプレート線駆動回路は、セルプレート駆動信号と前記第１の信号との論理回路で構成されていることを特徴とする強誘電体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003171933A JP2005011399A (ja) | 2003-06-17 | 2003-06-17 | 強誘電体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2003171933A JP2005011399A (ja) | 2003-06-17 | 2003-06-17 | 強誘電体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005011399A true JP2005011399A (ja) | 2005-01-13 |
Family
ID=34096250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003171933A Pending JP2005011399A (ja) | 2003-06-17 | 2003-06-17 | 強誘電体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005011399A (ja) |
-
2003
- 2003-06-17 JP JP2003171933A patent/JP2005011399A/ja active Pending
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