JP2004535661A - ダイのアンチヒューズによるルート指定 - Google Patents

ダイのアンチヒューズによるルート指定 Download PDF

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Abstract

信号経路を選択された接続ポイントに割当てるために、内部的にプログラム可能なルート指定装置が半導体ダイに提供される。少なくとも一つのアンチヒューズを組み込むスイッチング・マトリックスは、半導体ダイ上の信号経路を選択的にルート指定するために利用される。例えば、複数の様々なソケット配置において、又は、チップの特徴又は制御が選択的に可能化又は不可能化される場合に、チップが動作するようチップのピン割当てを再構成するためにチップは別個に利用され得る。更なる選択肢は、第一のチップをプログラムする工程と、ピギーバック様式で、即ち一つのチップの上に他のチップを置くように、第一のチップを第二のチップに積層する工程とを含む。コンタクト・ピンは電気的に結合され、それにより、積層化されたチップを形成するための外部のフレーム及びピンのルート指定の仕組みの必要性が回避される。積層化されたチップ構成において、積層されたチップの利用されないピンと整列するように、制御ピンがルート指定される。

Description

【技術分野】
【０００１】
本発明は、一般に、集積回路に関するものであり、より詳細には、プログラム可能なコンタクトを有する集積回路に関する。
既知の半導体チップは、複数のコンタクト・パッドを含むパッケージされたダイを組み込む。コンタクト・パッドは、半導体と外部構成要素とのインターフェースをとるために、ダイのパッケージから伸びる分離した外部のコンタクト・ピンに電気的に結合される。いくつかの適用においてはこの構成が許容できるが、チップ内の信号経路をパッケージ上の異なる物理的位置にルート指定することが可能であれば、或る種の適用には有利であることが、本発明者により認識されてきた。
【０００２】
半導体チップ上の物理的な終端点をルート指定するための既知の技術は、時には、チップを積層するために用いられるようなフレームやパッケージなどの、外部の構成要素を必要とする。更に、いくつかの技術は実現に費用がかかり、多数の構成要素を必要とし、加工するのにかなりの時間がかかり、しばしば、追加の試験要求を生ずる。実施される処理の精巧さ次第で、ルート指定されるピンを有する完全なチップを形成するために、８つもの追加の工程が要求される。更に、追加の部品が必要とされ、追加の試験が要求され、追加された工程のために生産速度が落ち、それらが全て、ルート指定されるコンタクト・ピンを有するチップの加工コストに影響する。
【０００３】
本発明は、先に知られているルートを指定する技術及びチップを積層する技術の不利益を克服する。本発明によれば、選択された接続ポイントに信号経路を割り当てる内部的にプログラム可能なルート指定回路が、半導体チップに提供される。これは、ユーザーが同一のチップ加工装置及び試験装置を、異なる最終的な構成を有する多数のチップに利用することを可能にする。本技術は、チップ選択特徴の可能化又は不可能化、様々なソケットに適応するためのコンタクト・ピンのルート指定、及び、積層型チップを形成するチップ可能化線又は入出力線のような選択したコンタクト・ピンの再配置を含む、任意の数の適用において有効である。本発明に係る積層型チップにおいて、チップが試験されると、チップは、他の信号経路が利用されないピン位置に向けられるのと同時に、選択された信号経路が並列に並ぶようにプログラムされ得る。次に、チップはピギーバック（piggyback）様式で、即ち一つのチップを他のチップの上に置くように積層され、コンタクト・ピンは電気的に一緒に結合され、それにより、外部のフレーム及びピンのルート指定のための仕組みの必要性が避けられる。
【０００４】
本発明の一つの実施の形態によれば、信号ルート指定回路が提供される。第一の信号経路は、第一のセグメント及び第二のセグメントを含む。論理回路は、第一の信号経路の第一のセグメントに結合され、第一のコネクタ・パッドが第一の信号経路の第二のセグメントに結合される。ルート指定マトリックス回路は、第一のセグメントと第二のセグメントの間に配置された第一の信号経路と整列する。ルート指定マトリックス回路は、第一のセグメントが第二のセグメントに結合される第一の状態と、第一のセグメントが第二のセグメントから切り離される第二の状態との間でプログラム可能である。プログラミング回路は、ルート指定回路を第一の状態と第二の状態との間でプログラムするために、ルート指定マトリックス回路に結合される。プログラミング回路が、ルート指定マトリックスに接続された回路又はコネクターを損傷し得る信号を持ち込む懸念がある場合、プログラミング回路は、プログラミング期間に、ルート指定マトリックス回路を第一の信号経路の第一及び第二のセグメントから分離することが可能であることがことが望ましい。
【０００５】
単一の信号経路が論理回路からプログラム可能に結合又は切断されるのを可能にすることに加えて、ルート指定マトリックス回路は、更に、複数の第二のセグメントを含み得、該複数の第二のセグメントのそれぞれは互いに独立し、分離した接続ポイントに向けられる。この構成において、ルート指定マトリックス回路の第一及び第二の状態は、第一のセグメントと複数の第二のセグメントのそれぞれとの間でプログラム可能であり、第一のセグメントは、ルート指定マトリックスの第二のセグメント側にある個々のコネクタから分離され得る。代わりに、第一のセグメントを任意の数の可能な物理的接続位置の間に向けるよう、第一のセグメントは、複数の第二のセグメントのうちの一つ又はそれ以上に向けられるようにプログラムされ得る。一つの内部信号を物理的な外部接続の任意の可能な組合せに向ける代わりに、単一の物理的接続が任意の数の内部信号経路に向けられ得る。この構成において、第一のセグメントは、更に、複数の第一のセグメントを含み、複数の第一のセグメントのそれぞれは互いに独立する。ルート指定マトリックス回路の第一及び第二の状態は、複数の第一のセグメントのそれぞれと第二のセグメントとの間でプログラムされ得る。要求される複雑さ及びルート指定の選択肢に応じて、第一のセグメントは更に複数の第一のセグメントを含み得、第二のセグメントは更に複数の第二のセグメントを含み得る。ルート指定マトリックスは、複数の第一のセグメントのうちの任意のセグメントを、複数の第二のセグメントのうちの任意のセグメントに選択的に結合及び切断するようにプログラムされ得る。
【０００６】
ルート指定マトリックスに対するルート指定構成の決定は、少なくとも一つのアンチヒューズを用いて記憶され得る。本発明に係る一つの回路においては、アンチヒューズは、第一の信号経路の第一及び第二のセグメントの間に直列に配置され得る。この手法において、アンチヒューズに結合された追加の回路をプログラミング電圧が損傷する懸念がある場合、ルート指定マトリックス回路は、更に、アンチヒューズと第一のセグメントとの間に直列に配置された第一のプログラミング・スイッチを備え得、第一のプログラミング・スイッチはプログラミング回路に動作的に結合され、アンチヒューズを第一のセグメントから分離することが可能である。第二のプログラミング・スイッチは、オプションとして、アンチヒューズと第二のセグメントとの間に直列に配置され、第二のプログラミング・スイッチは、プログラミング回路に動作的に結合され、第二のセグメントをアンチヒューズから分離することが可能である。
【０００７】
アンチヒューズを第一の信号経路と直列に利用する代わりに、アンチヒューズは、スイッチング・マトリックスをトリガーする制御信号として利用され得る。この構成において、ルート指定マトリックス回路は、更に、第一の信号経路の第一及び第二のセグメントの間に配置されるスイッチング・マトリックスと、プログラミング回路に結合された少なくとも一つのアンチヒューズと、アンチヒューズをスイッチング・マトリックスに結合する感知回路とを含み得る。スイッチング・マトリックスは、少なくとも一つのスイッチを備え得、要求されるルート指定の精密さ次第で、デマルチプレクサ及びデコーダーを含む追加の論理を含み得る。感知回路は、アンチヒューズのプログラムされた状態を符号化する少なくとも一つのスイッチ制御信号を出力する。この信号は、少なくとも一つのスイッチを動作的に制御するために利用される。
【０００８】
アンチヒューズ感知回路に結合されたスイッチング・マトリックスは、第一の側面のコンタクト・パッド、第二の側面のコンタクト・パッド、及び、第一の側面のコンタクト・パッドと第二の側面のコンタクト・パッドとの間に配置された少なくとも一つのスイッチを有することができ、該スイッチは、アンチヒューズが第一の状態にあるときに開回路として振舞い、アンチヒューズが第二の状態にあるときに閉回路として振舞う。第一及び第二の状態は、アンチヒューズが溶かされ又はプログラムされた状態と、溶かされずプログラムされていない状態とを表す。更に、コンタクト・パッドは、スイッチ構成要素のいずれかの側面の接続ポイントとしてのみ実装され得る。更に、スイッチング・マトリックスは、複数の第一の側面のコンタクト・パッドを含み得、スイッチは、第二の側面のコンタクト・パッドを、複数の第一の側面のコンタクト・パッドのうちの任意のコンタクト・パッドに選択的に結合及び切断するようにプログラム可能である。代わりに、スイッチング・マトリックスは、複数の第一の側面のコンタクト・パッド及び複数の第二の側面のコンタクト・パッドを含み得る。この構成において、スイッチは、複数の第一の側面のコンタクト・パッドのうちの任意のコンタクト・パッドを、第二の側面のコンタクト・パッドのうちの任意のコンタクト・パッドに選択的に結合及び切断するようにプログラム可能である。
【０００９】
第二の実施の形態において、剥き出しの半導体ダイが、内部的に割当て可能なコンタクト・パッドとともに形成される。半導体ダイは、論理回路、プログラム可能なルート指定マトリックス、論理回路をルート指定マトリックスに結合する信号経路、及びルート指定マトリックスに結合されるコンタクト・パッドを含む。ルート指定マトリックスは、信号経路がコンタクト・パッドに結合される第一の状態と信号経路がコンタクト・パッドから切断される第二の状態との間でプログラム可能なスイッチング回路を含む。半導体ダイは、オプションとして、論理回路をルート指定マトリックスに結合する複数の信号経路を含み得る。この構成において、スイッチング回路は、複数の信号経路のうちの任意の信号経路をコンタクト・パッドに選択的に向けるように、第一及び第二の状態の間でプログラム可能である。代わりに、コンタクト・パッドは、更に、ルート指定マトリックスに結合された複数のコンタクト・パッドを含み得、スイッチング回路は、複数のコンタクト・パッドのうちの任意のコンタクト・パッドを信号経路に選択的に向けるよう、第一及び第二の状態の間でプログラム可能である。コンタクト・パッドは、更に、ルート指定マトリックスに結合された複数のコンタクト・パッドを含むことが望ましく、信号経路は、更に、論理回路をルート指定マトリックスに結合する複数の信号経路を含むことが望ましい。ルート指定マトリックスが複数のコンタクト・パッド及び複数の信号を受け取る場合、スイッチング回路は、第一及び第二の状態の間でプログラム可能であり、複数のコンタクト・パッドのうちの任意のコンタクト・パッドを、複数の信号経路のうちの任意の信号経路に選択的に結合及び切断する。スイッチング回路は、少なくとも一つのアンチヒューズを利用して実現され得る。スイッチング容量内でアンチヒューズを利用するため、アンチヒューズは、コンタクト・パッドと信号経路との間に直列に配置され、プログラミング回路がアンチヒューズに結合する。アンチヒューズをスイッチとして利用する代わりに、アンチヒューズは、トランジスタ・ベースのスイッチを含むスイッチを制御するために利用され得る。これは、ルート指定マトリックス回路が、更に、少なくとも一つのアンチヒューズを含むスイッチ制御装置、アンチヒューズに結合されたアンチヒューズ・プログラミング回路、アンチヒューズに結合されたアンチヒューズ感知回路、及びスイッチ制御装置により制御される少なくとも一つのスイッチを含む場合に実現される。更に、デマルチプレキシング、復号化、及び他の論理回路が、アンチヒューズ感知回路を少なくとも一つのスイッチに結合する。
【００１０】
ルート指定可能な半導体ダイにより、積層する仕組みが容易に実現され得る。第二の半導体ダイは、プログラム可能なコンタクトを有する第一の半導体ダイと積層され得る。第二の半導体ダイは、論理回路に接続されていない、少なくとも一つの利用されていないコンタクトを含むことが望ましい。第一及び第二の半導体ダイは、ピギーバック様式で積層され、ダイのコンタクト・パッドは並列に結合される。オプションとして、両方の半導体ダイは、ルート指定回路及び利用されていないコンタクトを含み得る。
【００１１】
ルート指定可能なコンタクトは、メモリ素子の形成において多数の適用を見出し、該適用において、メモリ素子は、記憶素子アレイ、記憶素子アレイに結合されたアドレス・デコーダー、及び記憶素子アレイに結合されたメモリ・コントローラーを有する論理回路を含む。複数の導電性経路は論理回路に結合され、該複数の導電性経路は、更に、メモリ・コントローラーに結合された複数の導電性の入出力経路と、メモリ・コントローラーに結合された少なくとも一つのチップ選択の導電性経路を含む。加えて、複数のコンタクトは複数の導電性経路に結合され、プログラム可能なルート指定回路は、複数のコンタクトのうちの少なくとも一つと複数の導電性経路のうちの少なくとも一つとの間に直列に配置される。一つの適用において、ルート指定回路は、チップ選択の導電性経路を、複数のコンタクトのうちの少なくとも二つの間に向け、及び分離するためにプログラム可能である。従って、選択されないコンタクトは、論理及びメモリ回路から分離される。代わりに、ルート指定回路は、入出力の導電性経路を複数のコンタクトの間に向け、及び分離するようにプログラム可能である。これらの構成のうちのいずれかにおいて、第一のメモリ素子と同一又は異なる第二のメモリ素子が提供され得る。双方のメモリ素子が、少なくとも一つの利用されないコンタクトを有することが望ましい。メモリ素子はピギーバック様式で積層され、素子のコンタクトは並列に結合される。積層型チップ全体の記憶容量を増加させることが目的である場合、ルート指定可能なメモリ・チップのチップ選択は、第二のメモリ素子の利用されていないコンタクトと整列するように割り当て直される。第二のメモリ素子のチップ選択は、第一のメモリ素子の利用されていないコンタクトと整列しなければならない。電力線、入出力線、アドレス線又は他の線は、並列の構成で整列するように置かれる。従って、二つの素子は、同じデータ、アドレス及び電力接続を共有することができるが、個々のメモリ素子に対するチップ選択は分離した接続を含むため、個々に分離可能である。
【００１２】
代わりに、第一のルート指定可能なメモリ素子が複数の入出力線及び同様の数の利用されていないコンタクトを含み、第二のメモリ素子が同数の利用されていないコンタクトを含む場合、二つのメモリ素子は、第一のメモリ素子の入出力線が第二のメモリ素子の利用されていないコンタクトと整列し、第二のメモリ素子の入出力線が第一のメモリ素子の利用されていないコンタクトと整列するようにプログラムされ、ピギーバック様式で積層され得る。他の全てのコンタクトは、同様の接続と並列に配置される。従って、電力、チップ選択及び他の基準コンタクトが整列する。この構成において、可能化信号が両方のチップを同時に可能化し、個々のメモリ素子の入出力コンタクトが分離してルート指定される。従って、単一のアドレスが、個々のメモリ素子それぞれについて、利用可能な全ての入出力線のワード長を増加させ得る。
【００１３】
本発明は、ベア・ダイ又は仕上げられたパッケージされたチップを再プログラムするために利用され得ることが理解される。更に、コンタクトのルート指定は、積層されたチップ構成だけではなく、積層されたダイを実装するためにも利用され得る。二つの素子の積層として記載されたが、入手可能な利用されていないピンの数及び実装されるルート指定／スイッチング回路の精密さ次第で、任意の数の積層された素子が実現し得る。更に、本発明は、積層された組合せの容量を増加させるために利用され、単一のチップを多数の異なるソケット構成に適応するように再構成するために用いられ、又は、単一又は複数の素子の特徴又は機能を変化させるために利用され得る。
【００１４】
以下の、本発明の好ましい実施の形態の詳細な説明は、同様の構造が同様の参照番号で示される添付の図面と組み合わせて読まれたときに、最もよく理解され得る。
以下の詳細な説明は、本発明が実行され得る特定の実施の形態を限定としてではなく例示として示す図面を参照する。本文における機能的な記載に基づいて他の実施の形態が実現され得、論理的な変更だけではなく構造上の変更が本発明の範囲を逸脱することなく組み込まれ得ることが理解されるべきである。
【００１５】
図１において、本発明が単純化されたブロック図で示されている。パッケージされた半導体１００は、複数の外部ピン・コネクタ１０２、１０４、１０６、１０８を含む。コネクタ・ピン１０２は利用されておらず、そのため、論理回路１２０から電気的に分離されている。コネクタ・ピン１０２に印加される外部信号は、論理回路１２０から分離される。コネクタ・ピン１０８は、専用回路経路１１４を介して論理回路１２０に結合される。回路経路１１８は、論理回路１２０をルート指定マトリックス１１６に結合する。ルート指定マトリックス１１６の状態次第で、論理回路１２０は回路経路１１８及び１１０を介してコネクタ・ピン１０４に結合され、回路経路１１８及び１１２を介してコネクタ・ピン１０６に結合され、又は、代わりに、信号経路１１８はどのコネクタ・ピンにも結合されず、例えばノード１２２で終端する。とりわけ、信号経路１１８がピン１０４に結合される場合、コネクタ・ピン１０６は論理回路１２０から切り離され、そのため、コネクタ・ピン１０６に印加される信号は論理回路１２０から分離される。論理回路は、メモリ素子、マイクロプロセッサ、ゲート、コンバーター及びそれらに類似するものを含む任意の回路であり得ることが理解されるべきである。更に、電気的に分離されたピン及び導電性のピンを含む任意の数のピンが利用され得る。更に、ルート指定マトリックスを介して結合されたピンを含む導電性のピンは、グラウンド及び供給電圧を含む電源接続を伝え得、入出力データ情報、チップの選択又は可能化の情報、時刻信号、基準信号、アドレス情報、又は論理回路に印加されるべき任意の他の種別の信号を含み得る。加えて、適用及び要求される信号のルート指定の複雑さ次第で、ルート指定マトリックス１１６を構成するための任意の既知の技術が実行され得る。ルート指定マトリックスは、単一のスイッチ、ヒューズ又は、アンチヒューズであっても、デマルチプレクサー、デコーダー、スイッチング・マトリックス、スイッチング・アレイ及びそれらに類似するものを含む必要な限り複雑なものであってもよい。
【００１６】
ルート指定マトリックスを制御する一つの方法は、アンチヒューズを利用するものである。アンチヒューズは、回路ノード間に選択的で一回だけプログラム可能な永続的な電気的接続を提供するために有効な回路構成要素である。アンチヒューズは、キャパシタと同様の構造により実現され得る。デフォルト状態では、２つの導電性端子が誘電体層により分離されている。これは、アンチヒューズの端子間に高い抵抗を与え、プログラミングなしで「オフ」状態を生み出す。アンチヒューズは、アンチヒューズの端子に高いプログラミング電圧を印加することにより、「オン」状態にプログラムされ得る。高い電圧が印加されると、誘電体が壊れて端子間の導電性経路を形成する。導電性の経路は、アンチヒューズの抵抗を効果的に低くする。しかし、一度プログラムされると、アンチヒューズはオフ状態に戻るようにプログラムされることはできない。
【００１７】
図２において、１つの接続ピンからもう一つの接続ピンへと信号をルート指定するためにアンチヒューズを使う方法を図示するブロック図が提示される。任意の数の信号経路１２８が、論理回路１２０をルート指定マトリックス１１６に結合する。回路経路１２８の数は、切換え、ルート指定又は終端すべき経路の数に依存する。信号経路１２８は、スイッチング・マトリックス１３０に入る。スイッチング・マトリックス１３０は、個々の信号経路１２８を、可能なコネクタ経路１２６のうちの任意の経路に割り当てる。信号経路１２８のうちの任意の一つは、一つ又はそれ以上の可能な接続経路１２６に向けられ得る。又は、代わりに、信号経路１２８のうちの任意の一つは、コネクタ経路１２６から分離され得る。スイッチング・パターンを決定するため、プログラミング回路１３６を用いて、アレイにおける一つ又はそれ以上のアンチヒューズを選択的に溶かすことにより、アンチヒューズ・アレイ１３４がプログラムされる。ラッチ回路１３２は、アンチヒューズ・アレイ１３４のアンチヒューズの状態を読み取る感知回路であり、スイッチング・マトリックス１３０に制御信号１３８を供給する。実装されるアンチヒューズの数に応じて、ラッチ回路１３２はアンチヒューズの状態を、より少ない数の制御線に乗るよう符号化し得る。ラッチ回路がアンチヒューズ・アレイ１３４のアンチヒューズの状態を符号化する場合、スイッチング・マトリックス１３０は追加の復号器論理を含む。
【００１８】
図３において、ピンをプログラミングしルート指定する回路２００の実現形態の例が図示される。本例において、信号２４８は二つの可能な接続２７２、２７４のうちの一つに送られる。これは、例えば、チップ選択信号を二つの可能なコネクタのうちの一つに接続するようにプログラムし、利用されないコネクタを論理回路（図示せず）から分離したままにするために利用される。まず、典型的なアンチヒューズの柔軟性及び構造が、ルート指定回路の設計を変更する設計者の裁量の範囲を広げることが理解されるべきである。更に、任意のルート指定の仕組みが、チップが利用されるべき応用と意図された応用のチップへの要求とに基づいて作成され得る。従って、図３は例示のみを意図しており、限定とは考えられない。要するに、ルート指定回路２００は、ラッチ又は感知回路１３２及びプログラミング回路１３６に結合されたアンチヒューズ・アレイ１３４を含む。感知回路１３２の出力は、スイッチング・マトリックス１３０に結合される。特に、スイッチング・マトリックス１３０のスイッチ動作は、アンチヒューズ・アレイ１３４の状態により制御される。本文においてはただ一つのアンチヒューズ２０２と共に示されているが、プログラムによりルート指定される信号の数及び他の類似の考慮事項次第で、任意の数のアンチヒューズ２０２が実装され得ることが理解されるべきである。典型的には、制御信号Ｖｃｏｎｔ１ ２０８は、トランジスタ２１２のゲート２１０を閉じるようにバイアスされ、プログラム電圧Ｖｐｒｏｇ２１４は、アンチヒューズ２０２から分離される。制御信号Ｖｃｏｎｔ２ ２１６は、トランジスタ２２０のゲート２１８を開くようにバイアスされ、アンチヒューズ２０２の第二のプレート２０６は、トランジスタ２２０を介してグラウンド２２２に有効に結合される。制御信号Ｖｃｏｎｔ３ ２２４の状態は、トランジスタ２２８のゲート２２６を閉じるようにバイアスされ、アンチヒューズ２０２の第一のプレート２０４を、トランジスタ２２８を介したグラウンド２３０への経路から有効に分離する。
【００１９】
感知回路１３２は、トランジスタ２４２のゲート２４０を開くように制御信号Ｖｌａｔｃｈ１ ２３８をバイアスし、更に、トランジスタ２３６のゲート２３４を開くように制御信号Ｖｌａｔｃｈ２ ２３２をバイアスして、感知電圧Ｖｓｅｎｓｅ２４６をトランジスタ２４２及び２３６を介してアンチヒューズ２０２に効果的に結合することにより、アンチヒューズ２０２の状態を読み取る。トランジスタ２２８のゲート２２６はオフであり、アンチヒューズ２０２の第一のプレート２０４を、トランジスタ２２８を介し、グラウンド２３０から分離する。同様に、トランジスタ２１２のゲート２１０は、プログラミング電圧Ｖｐｒｏｇ２１４をアンチヒューズ２０２から分離するように閉じられる。トランジスタ２２０のゲート２１８は開かれ、アンチヒューズ２０２の第二のプレート２０６を、トランジスタ２２０を介してグラウンド２２２に有効に接続する。アンチヒューズ２０２がプログラムされていない又は溶かされていない場合、第一のプレート２０４と第二のプレート２０４との間の誘電体層は、感知電圧Ｖｓｅｎｓｅ２４６がアンチヒューズ２０２を介して接地されることから分離する。それにより、ノード２４４における電圧は、感知電圧２４６になる。アンチヒューズ２０２を介したグラウンドへの全ての経路は、必然的に浮かされる。アンチヒューズ２０２がプログラムされ又は溶かされている場合、導電性の経路が、第一のプレート２０４を第二のプレート２０６から切り離す誘電体を介して展開され、感知電圧２４６がアンチヒューズ２０２及びトランジスタ２２０を介してグラウンド２２２へ至る経路を見つける。これは、基準ノード２４４の電圧をグラウンドに引く。従って、感知回路は、アンチヒューズ２０２が溶かされていない場合に感知電圧Ｖｓｅｎｓｅ２４６とほぼ同じ電圧を実現し、アンチヒューズ２０２が溶かされている場合に、グラウンドとほぼ同じ電圧を実現する。この単純な例においては、ただ一つの信号がルート指定されることが理解されるべきである。適用次第で、任意のより複雑な感知及び符号化の仕組みが利用され得る。例えば、多数の信号がルート指定される可能性がある場合、それぞれ別個にプログラムされ得る複数のアンチヒューズ２０２が利用され得る。更に、アンチヒューズの状態の感知は、マルチプレクシング、エンコーディング及びそれらに類似するものを含む任意の技術を用いて符号化され又は操作され得る。
【００２０】
アンチヒューズ２０２をプログラムするため、Ｖｃｏｎｔ２ ２１６は、トランジスタ２２０のゲート２１８を閉じるようにバイアスされる。アンチヒューズ２０２は、そのとき、トランジスタ２２０を介してグラウンド２２２から分離される。同様に、制御信号Ｖｌａｔｃｈ２ ２３２は、トランジスタ２３６のゲート２３４を閉じるようにバイアスされ、トランジスタ２３６をオフにすることにより、感知回路１３２をアンチヒューズ２０２から分離する。次に、制御信号Ｖｃｏｎｔ１ ２０８がオンにされる。Ｖｃｏｎｔ１ ２０８は、トランジスタ２１２のゲート２１０を開くようにバイアスされる。従って、プログラミング電圧Ｖｐｒｏｇ２１４は、アンチヒューズ２０２の第二のプレート２０６に結合される。トランジスタ２２８のゲート２２６を開くように制御信号Ｖｐｒｏｇ３ ２２４をバイアスすることによりトランジスタ２２８がオンにされ、アンチヒューズ２０２の第一のプレート２０４を、トランジスタ２２８を介してグラウンド２３０に結合する。プログラミング電圧Ｖｐｒｏｇ２１４がアンチヒューズ２０２の第二のプレート２０６に印加され、アンチヒューズ２０２の第一のプレート２０４がグラウンド２３０に結合される場合、第一のプレート２０４と第二のプレート２０６との電圧差は、第一のプレート２０４と第二のプレート２０６との間に形成される誘電体を破壊するのに十分になり、抵抗の低減された回路経路を形成する。トランジスタ２３６をオフにすると、アンチヒューズ以外の回路がプログラミング電圧Ｖｐｒｏｇ２１４から分離される。アンチヒューズ２０２を溶かすために時々必要とされる過剰な電圧は、回路の他の部分を損傷し得る。全ての他の回路構成要素が、より高いプログラミング電圧Ｖｐｒｏｇ２１４による影響を受けない場合には、トランジスタ２３６のゲート２３４を閉じることは不要になり得る。同様に、トランジスタ２１２、２２０及び２２８は、アンチヒューズ２０２のプログラミングに関連付けられたより高い電圧及び電流に耐え得るように設計されるべきである。更に、アンチヒューズ２０２は一回だけプログラム可能な装置であるため、プログラミング動作は、通常は製造及び試験の後のいずれかのときに一度だけ実行される必要がある。プログラミングは、装置が剥き出しの半導体ダイの形であるときに行われ得るか、又は、代わりに、仕上げられたパッケージにおいてプログラムされ得ることが理解されるべきである。最後に、アンチヒューズ２０２は、設計により、溶かされない状態に形成されるため、プログラミングが必要ないこともあり得る。
【００２１】
基準ノード２４４は、アンチヒューズ２０２の状態を反映する信号を供給する。基準ノードにおける電圧は、トランジスタ２７０のゲート２６８に直接印加される。ノード２４４における基準電圧と同じ電圧が、トランジスタ２５４及び２６０により形成されるインバーター回路を通過する。基準電圧が低いとき、トランジスタ２６０のゲート２５８が閉じられ、インバーター・ノード２５６がトランジスタ２６０を介してグラウンド２７６から分離される。インバーター基準電圧２５０がトランジスタ２５４のゲート２５２に結合され、インバーター・ノード２５６をハイに維持するので、トランジスタ２５４は常にオンである。基準ノード２４４がハイであるとき、トランジスタ２６０のゲート２５８が開き、インバーター・ノード２５６を有効にグラウンドに結合する。従って、ゲート２６２の制御信号は、一般的にゲート２６８の制御信号の逆であり、トランジスタ２６４、２７０の一方のみが所与の時刻においてオンとなる。従って、信号２４８は接続２７２又は接続２７４のいずれかに渡される。利用されていない接続は、回路から分離される。
【００２２】
信号をルート指定するためにアンチヒューズを利用する代わりの構成は、アンチヒューズを直接、信号経路に置く。図４において、信号４０２は、トランジスタ４０４、４１２及びアンチヒューズ４１４を介して、外部ピン・コネクタ４３６に結合される。通常の動作期間に、制御信号Ｖｃｏｎｔ１は、トランジスタ４０４のゲート４０６を開き、同様にトランジスタ４１２のゲート４１０を開くようにバイアスされる。制御信号Ｖｓｏｎｔ２ ４２０は、トランジスタ４２６のゲート４２２が閉じてプログラミング基準信号４２４をアンチヒューズ４１４から分離するようにバイアスされる。同様に、制御信号Ｖｃｏｎｔ３ ４２８は、トランジスタ４３２のゲート４３０を閉じてアンチヒューズ４１４をトランジスタ４３２を介してグラウンド４３４へ至る経路から分離するようにバイアスされる。従って、プログラミング回路は、アンチヒューズ４１４から分離される。アンチヒューズ４１４がプログラムされず、即ち溶かされない場合、アンチヒューズの第一のプレート４１６と第二のプレート４１８との間の誘電体は、信号４０２を外部コネクタ・ピン４３６から分離する。信号４０２を外部接続ピン４３６に結合するため、アンチヒューズがプログラムされ、即ち溶かされる。
【００２３】
アンチヒューズ４１４をプログラムするために、制御信号Ｖｃｏｎｔ１はアンチヒューズを分離するようにバイアスされる。この構成において、トランジスタ４０４のゲート４０６が閉じられてアンチヒューズ４１４の第一のプレート４１６を信号４０２から分離し、トランジスタ４１２のゲート４１０が閉じられてアンチヒューズ４１４の第二のプレート４１８を外部接続ピン４３６から分離する。これは、信号経路４０２及び外部接続ピン４３６をプログラミング電圧から守るために為される。構成要素が損傷されることなくプログラム電圧に耐えられる場合、それらの存在は必要とされない。分離されると、制御信号４２０はトランジスタ４２６のゲート４２２を開くようにバイアスされ、プログラミング基準電圧Ｖｐｒｏｇ４２４をアンチヒューズ４１４の第一のプレート４１６に結合する。加えて、制御電圧Ｖｃｏｎｔ３ ４２８は、トランジスタ４３２のゲート４３０を開くようにバイアスされ、アンチヒューズ４１４の第二のプレート４１８を、トランジスタ４３２を介してグラウンド４３４に有効に結合する。この構成において、電流がアンチヒューズ４１４を流れ、第一のプレート４１６と第二のプレート４１８との間の誘電体を破壊し、アンチヒューズ４１４の第一のプレート４１６と第二のプレート４１８との間に導電性の経路を作る。一つのアンチヒューズ及び一つの外部ピン・コネクタとともに図示されているが、任意の数のアンチヒューズが任意の数の信号経路を外部接続ピンに向けるために利用され得ることが理解されるべきである。更に、デマルチプレクサ、エンコーダー、デコーダー、アンチヒューズ・アレイ、アンチヒューズ・マトリックス及びそれらに類似の技術を含む既知の加工技術が利用され得る。
【００２４】
図３又は図４に図示されたものと機能面で類似する回路に基づいて、積層された装置が容易に実現され得る。例えば、利用可能なワード・サイズを増やすために、又は、代わりに、全体のメモリ容量を増やすために、メモリ・チップが積層され得る。記憶容量の増加が実現されなければならない場合、二つ又はそれ以上のチップが積層され得る。個々のチップがチップ選択又はチップ可能化のピンに対して独自のルート指定を保持する一方、電力線、アドレス線及び入出力線は全て一緒に並列に結合される。これは、典型的には、外部の複雑な積層するフレームを利用することにより実現される。
【００２５】
図５において、積層型チップ３００が図示される。積層型チップ３００は、複数のコンタクト・ピン３０４、３０８、３１２、３１６を有する第一のチップ３０１を含む。第二のチップ３０２は、コンタクト・ピン３０６、３１０、３１４、３１８を含む。チップ３０１、３０２は、第一のチップ３０１から選択されたコンタクト・ピンが、第二のチップ３０２の対応するコンタクト・ピンと整列し、実質的に垂直な、導電結合された列を形成するよう、ピギーバック様式で積層される。チップ３０１の少なくとも一つは、更に、論理回路３３０からの少なくとも一つの信号３２２を、図示されているようにピン３０８又はピン３１２から選択するように内部的にプログラムし直すためのルート指定マトリックス３３２を含むが、ここに更に詳しく説明されるように、任意の数のルート指定手法が可能であることが理解されるべきである。ルート指定マトリックス３３２は、チップを積層するために要求される外部のフレーム及び外部のルート指定回路の必要性を回避し、更に、積層を形成するための二つの別個のチップ及び二重の試験装置の必要性をも除去する。二つの同一のチップが積層されて一体となり、又は、代わりに、異なる構成を有するチップが積層され得る。更に、チップ３０１及びチップ３０２は、ルート指定マトリックス３３２を含み得る。
【００２６】
積層する前に、第一のチップ３０１は、信号３３２をピン３０８又は３１２に向けるようにプログラムされる。例えば、信号経路３２２がピン３０８に向けられる場合、プログラムされていないピン３１２は、論理回路３３０から分離されるようになる。第二のチップ３０２のコンタクト・ピン３１０は、利用されていないコンタクト・ピンになり得るか、又は、例えば、第一のチップ３０１の信号経路３２２によって提供されるのと同様の機能を果たし得る。チップ３０１、３０２は、第一のチップ３０１のプログラムされたピン３０８が、第二のチップ３０２のコンタクト・ピン３１０と垂直に整列するように、ピギーバック様式で積層される。第一のチップ３０１のプログラムされていないコンタクト・ピン３１２は、第二のチップ３０２における論理に割り当てられたコンタクト・ピン３１４と垂直に整列する。
【００２７】
ルート指定された信号は、チップ選択信号、又は積層型チップ３００に印加される任意の他の外部信号であり得る。更に、複数の線がルート指定され得る。例えば、第一のチップ３０１の入出力を含むいくつかの線は、第二のチップ３０２上の利用されていないピンと整列するようにルート指定され得る。同様に、第二のチップ３０２の入出力ピンは、第一のチップ３０１の利用されていないピンと整列するようにルート指定され得る。本技術は、積層型チップに対する任意の信号に利用され得る。更に、本技術は、パッケージされたダイに対して適用されるのと同様に、剥き出しの半導体ダイに対して適用されることが当業者により理解されるべきである。最後に、実装されるルート指定マトリックス３３２の設定次第で、任意の数のチップが一緒に積層され得る。
【００２８】
外部的なルート指定の必要なしにチップを積層するためにピン割当てのルートを指定する効用に加えて、本発明は、いくつかの異なるピン・アウト割当てに適応されることができるプログラム可能な単一のチップの解決策を提供する点に効用を見出す。例えば、デフォルト設定では一つのソケットに対して複数のピンを提供するが、十分な精密さを持つチップ上にルート指定マトリックスを提供して信号経路を異なるピン接続に向け直し、チップを異なるソケット構成において動作させることにより、いくつかの異なるソケットに対して、同一のマイクロプロセッサが利用され得る。
【００２９】
三つ目の選択肢として、内部的にルート指定可能なオプションが提供される。例えば、単一の論理チップが、機能及び特徴が選択的に不可能化又は可能化される多数の適用において利用され得る。例えば、一つのチップを二つのチップとして形成し、検査し、販売し得、小さいほうのチップが機能及び接続を不可能化される。代わりに、ユーザーは、ピンが利用されないことを望み得る。この適用においては、ピンは論理から分離されるが、内部的な信号経路はルート指定を必要とし得る。例えば、単純な適用においては、ＮＡＮＤゲート入力の一つにつながっている外部ピン・コネクタのうちの一つを不可能化し、今は不可能化されている接続につながっていた信号経路をゲートのＯＮの位置に内部的に結合することにより、三入力ＮＡＮＤゲート・チップが、内部的に二入力ＮＡＮＤゲートに変換され得る。これは、全く同一のチップ・ダイを複数の目的に利用することを可能にする。
【００３０】
本発明のプログラミングは、最終的な組み立ての前又は後に実行され得ることが、当業者により理解されるべきである。本文に記載されたアンチヒューズ構成は、半導体がベア・ダイの形態であるときにプログラムされてから最終的な形態にパッケージされても、代わりに、ベア・ダイがパッケージされてからプログラムされてもよい。
【００３１】
本発明が詳細に、本発明の好ましい実施の形態を参照して説明されたが、特許請求の範囲に定義された本発明の範囲を逸脱することなく、修正及び変更が可能であることは明らかである。
【図面の簡単な説明】
【００３２】
【図１】図１は、パッケージされた半導体チップ上の二つの外部ピン接続の間で切換え可能な論理線を、ブロック図で図示する。
【図２】図２は、アンチヒューズ・アレイを利用して、一つ又はそれ以上の論理線を、パッケージされた半導体チップ上のいくつかの外部ピン接続のうちの任意の接続にルート指定するためのシステムのブロック図である。
【図３】図３は、パッケージされた半導体チップ上の二つの外部ピン接続の間で一つの論理線をルート指定するための回路の簡略化された概念図である。
【図４】図４は、アンチヒューズを用いて半導体の信号経路をルート指定するための回路であって、アンチヒューズが信号経路と整列させられた回路の簡略化された概念図である。
【図５】図５は、チップのうちの一つが半導体パッケージ上の異なるピン位置にルート指定可能な論理線を有する、積層された半導体チップの図である。

Claims (76)

  1. 信号ルート指定回路であって、
    第一のセグメント及び複数の第二のセグメントを有する第一の信号経路であって、前記複数の第二のセグメントのそれぞれが互いに独立している信号経路と、
    前記第一のセグメントと前記複数の第二のセグメントとの間に配置された前記第一の信号経路と整列したルート指定マトリックス回路であって、該ルート指定マトリックス回路が前記複数の第二のセグメントのそれぞれに対して、前記第一のセグメントに対してコンタクトがなされる第一の状態と、前記第一のセグメントに対してコンタクトが絶たれる第二の状態との間でプログラム可能なルート指定マトリックス回路と、
    前記ルート指定マトリックス回路に結合されたプログラミング回路であって、該プログラミング回路が、前記ルート指定マトリックス回路を、前記複数の第二のセグメントのそれぞれに対して、前記第一の状態と前記第二の状態との間で選択的にプログラムするように配置されるプログラミング回路と、
    を備える回路。
  2. 請求項１記載の信号ルート指定回路であって、前記第一のセグメントが、更に、論理回路に結合される回路。
  3. 請求項２記載の信号ルート指定回路であって、前記第二のセグメントのそれぞれが、更に、関連付けられたコンタクト・パッドに結合される回路。
  4. 請求項１記載の信号ルート指定回路であって、前記第二のセグメントのそれぞれが、更に、論理回路に結合される回路。
  5. 請求項４記載の信号ルート指定回路であって、前記第一のセグメントが、更に、コンタクト・パッドに結合される回路。
  6. 請求項１記載の信号ルート指定回路であって、更に、複数の第一のセグメントを含み、前記ルート指定マトリックスが、前記複数の第一のセグメントのうちの任意のセグメントを、前記複数の第二のセグメントのうちの任意のセグメントに選択的に結合及び切断するようにプログラム可能な回路。
  7. 請求項１記載の信号ルート指定回路であって、前記ルート指定マトリックス回路が、前記第一のセグメントと前記第二のセグメントのうちの選択されたセグメントとの間に直列に配置されたアンチヒューズを含み、前記プログラミング回路が、前記アンチヒューズを前記第一の状態と前記第二の状態の間でプログラムするように配置される回路。
  8. 請求項７記載の信号ルート指定回路であって、前記ルート指定マトリックス回路が、更に、前記アンチヒューズと前記第一のセグメントとの間に直列に配置される第一のプログラミング・スイッチを含み、前記第一のプログラミング・スイッチが前記プログラミング回路に動作的に結合される回路。
  9. 請求項７記載の信号ルート指定回路であって、前記ルート指定マトリックス回路が、更に、前記アンチヒューズと前記第二のセグメントのうちの前記選択されたセグメントとの間に直列に配置される第二のプログラミング・スイッチを含み、前記第二のプログラミング・スイッチが前記プログラミング回路に動作的に結合される回路。
  10. 請求項１記載の信号ルート指定回路であって、前記ルート指定マトリックスが、
    前記第一の信号経路の前記第一のセグメント又は前記第二のセグメントに配置されるスイッチング・マトリックスと、
    少なくとも一つのアンチヒューズと、
    前記の少なくとも一つのアンチヒューズを前記スイッチング・マトリックスに結合する感知回路であって、前記スイッチング・マトリックスが、前記第一のセグメントが前記第二のセグメントに結合される第一の状態と、前記第一のセグメントが前記第二のセグメントから切断される第二の状態との間でプログラム可能な感知回路と、
    を備え、前記スイッチング・マトリックスを前記第一の状態と前記第二の状態との間で制御するために、前記プログラミング回路が前記アンチヒューズを選択的にプログラムするように配置される回路。
  11. 請求項１０記載の信号ルート指定回路であって、前記感知回路が、前記の少なくとも一つのアンチヒューズのプログラムされた状態を符号化する少なくとも一つのスイッチ制御信号を出力し、前記スイッチング・マトリックスが前記の少なくとも一つの制御信号により動作的に制御される回路。
  12. 請求項１１記載の信号ルート指定回路であって、前記スイッチング・マトリックスが、更に、前記の少なくとも一つの制御信号により、スイッチングを制御するための復号化論理を備える回路。
  13. 信号ルート指定回路であって、
    第一の状態から第二の状態へとプログラム可能なアンチヒューズと、
    前記アンチヒューズに結合されたアンチヒューズ・プログラミング回路と、
    前記アンチヒューズに結合されたアンチヒューズ感知回路と、
    前記アンチヒューズ感知回路に結合され、第一の側面のコンタクト、第二の側面のコンタクト、及び前記第一の側面のコンタクトと前記第二の側面のコンタクトとの間に配置された少なくとも一つのスイッチとを有するルート指定マトリックスであって、前記の少なくとも一つのスイッチが、前記アンチヒューズが前記第一の状態にあるときには開回路として振る舞い、前記アンチヒューズが前記第二の状態にあるときには閉回路として振舞うルート指定マトリックスと、
    を備える回路。
  14. 請求項１３記載の信号ルート指定回路であって、前記ルート指定マトリックスが、更に、複数の第一の側面のコンタクトを含み、前記の少なくとも一つのスイッチが、前記第二の側面のコンタクトを前記複数の第一の側面のコンタクトの任意の組合せに選択的に結合及び切断するようにプログラム可能な回路。
  15. 請求項１４記載の信号ルート指定回路であって、前記の少なくとも一つのスイッチが、前記第二のコンタクトを、前記複数の第一の側面のコンタクトのうちの第一の選択されたコンタクトから、前記複数の第一の側面のコンタクトのうちの第二の選択されたコンタクトへルート指定するようにプログラム可能な回路。
  16. 請求項１３記載の信号ルート指定回路であって、前記ルート指定マトリックスが、更に、複数の第一の側面のコンタクト及び複数の第二の側面のコンタクトを含み、前記の少なくとも一つのスイッチが、前記複数の第一の側面のコンタクトの任意の組合せを、前記第二の側面のコンタクトの任意の組合せに対して選択的に結合及び切断するようにプログラム可能な回路。
  17. 内部的に割当て可能なコンタクト・パッドを備える第一の半導体ダイであって、
    論理回路と、
    スイッチング回路を有するプログラム可能なルート指定マトリックスと、
    前記スイッチング回路マトリックスに結合されたコネクタ経路と、
    前記論理回路を前記ルート指定マトリックスに結合する複数の信号経路であって、前記複数の信号経路のうちの任意の経路を前記コネクタ経路に選択的に向けるために、前記スイッチング回路が第一及び第二の状態の間でプログラム可能な信号経路と、
    を含む半導体ダイ。
  18. 請求項１７記載の内部的に割当て可能なコンタクト・パッドを備える第一の半導体ダイであって、
    少なくとも一つのアンチヒューズと、
    前記の少なくとも一つのアンチヒューズに結合されたプログラミング回路と、
    前記の少なくとも一つのアンチヒューズ及び前記スイッチング回路に結合されたアンチヒューズ感知回路と、
    を含む半導体ダイ。
  19. 信号ルート指定回路であって、
    第一のセグメント及び第二のセグメントを有する第一の信号経路と、
    前記第一の信号経路の前記第一のセグメントに結合された論理回路と、
    前記第一のセグメントと前記第二のセグメントとの間に配置された前記第一の信号経路と整列したルート指定マトリックス回路であって、前記第一のセグメントが前記第二のセグメントに結合される第一の状態と、前記第一のセグメントが前記第二のセグメントから切断される第二の状態との間でプログラム可能なルート指定マトリックス回路と、
    前記ルート指定マトリックス回路に結合されたプログラミング回路であって、前記ルート指定回路を、前記第一の状態と前記第二の状態との間で選択的にプログラムし、プログラミング期間に、前記第一の信号経路の前記第一のセグメント及び前記第二のセグメントから前記ルート指定マトリックス回路を分離するために配置されるプログラミング回路と、
    を含む回路。
  20. 請求項１９記載の信号ルート指定回路であって、前記ルート指定マトリックスが、前記第一のセグメントと前記第二のセグメントとの間に直列に配置されたアンチヒューズを含む回路。
  21. 信号ルート指定回路であって、
    第一のセグメント及び第二のセグメントを有する第一の信号経路と、
    前記第一の信号経路の前記第一のセグメントに結合された論理回路と、
    前記第一の信号経路の前記第二のセグメントに結合された第一のコネクタ・パッドと、
    前記第一のセグメントと前記第二のセグメントとの間に直列に配置された前記第一の信号経路と整列して置かれた少なくとも一つのアンチヒューズを備えるルート指定マトリックス回路であって、前記第一のセグメントが前記第二のセグメントに結合される第一の状態と、前記第一のセグメントが前記第二のセグメントから切断される第二の状態との間でプログラム可能なルート指定マトリックス回路と、
    前記ルート指定マトリックス回路に結合されたプログラミング回路であって、前記ルート指定マトリックス回路を、前記第一の状態と前記第二の状態との間で選択的にプログラムするように配置されたプログラミング回路と、
    を備える回路。
  22. 請求項２１記載の信号ルート指定回路であって、前記ルート指定マトリックス回路が、更に、前記アンチヒューズと前記第一のセグメントとの間に直列に置かれる第一のプログラミング・スイッチを備え、該第一のプログラミング・スイッチが前記プログラミング回路に動作的に結合される回路。
  23. 請求項２２記載の信号ルート指定回路であって、前記ルート指定マトリックス回路が、更に、前記アンチヒューズと前記第二のセグメントとの間に直列に置かれる第二のプログラミング・スイッチを備え、該第二のプログラミング・スイッチが前記プログラミング回路に動作的に結合される回路。
  24. 請求項２１記載の信号ルート指定回路であって、前記の少なくとも一つのアンチヒューズが、プログラミング期間に、前記第一の信号経路の前記第一のセグメント及び前記第二のセグメントから電気的に分離される回路。
  25. 積層型半導体ダイにおいて、
    第一の半導体ダイであって、
    第一の論理回路と、
    複数の第一のダイ・コンタクト・パッドと、
    第一のルート指定マトリックス回路と、
    前記第一の論理回路を前記複数の第一のダイ・コンタクト・パッドに結合する複数の第一のダイ信号経路と、
    を有し、前記複数の第一のダイ信号経路のうちの少なくとも一つが前記第一のルート指定マトリックスに向けられ、前記複数の第一のダイ・コンタクト・パッドのうちの少なくとも一つが前記第一のルート指定マトリックスに向けられ、前記第一のルート指定マトリックス回路が、前記ルート指定マトリックスに結合された前記複数の第一のダイ信号経路のうちの任意の経路を、前記第一のルート指定マトリックス回路に結合された前記複数の第一のダイ・コンタクト・パッドのうちの任意のパッドに選択的に向けるようにプログラム可能な第一の半導体ダイと、
    第二の半導体ダイであって、
    第二の論理回路と、
    複数の第二のダイ・コンタクト・パッドと、
    複数の第二のダイ信号経路であって、前記複数の第二のダイ信号経路のそれぞれが、
    前記複数の第二のダイ・コンタクト・パッドのうちの選択されたパッドを前記第二のダイ論理回路に結合するダイ信号経路と、
    を有する第二の半導体ダイと、
    を備え、前記第一の半導体ダイ及び前記第二の半導体ダイが、互いにピギーバック様式で積層され、前記複数の第一のダイ・コンタクト・パッドのそれぞれが、前記複数の第二のダイ・コンタクト・パッドのうちの関連付けられた一つと結合される積層型半導体ダイ。
  26. 請求項２５記載の積層型半導体ダイであって、前記第二のダイが、更に、第二のルート指定マトリックス回路を備え、前記複数の第二のダイ信号経路のうちの少なくとも一つが、前記第二のルート指定マトリックス回路に向けられ、前記複数の第二のダイ・コンタクト・パッドのうちの少なくとも一つが、前記第二のルート指定マトリックス回路に向けられる積層型半導体ダイ。
  27. 請求項２５記載の積層型半導体ダイにおいて、更に、
    少なくとも一つの追加の半導体ダイであって、
    論理回路と、
    複数のコンタクト・パッドと、
    ルート指定マトリックス回路と、
    前記論理回路を前記複数のコンタクト・パッドに結合する複数の信号経路と、
    を有する半導体ダイを備え、
    前記複数の信号経路のうちの少なくとも一つが前記ルート指定マトリックスに向けられ、前記複数のコンタクト・パッドのうちの少なくとも一つが前記ルート指定マトリックスに向けられ、
    前記の少なくとも一つの追加の半導体ダイが、前記第一のダイ及び前記第二のダイとピギーバック様式で積層され、前記複数のコンタクト・パッドのそれぞれが前記複数の第一のダイ及び第二のダイのコンタクト・パッドのうちの関連付けられた一つと結合される積層型半導体ダイ。
  28. 請求項２５記載の積層型半導体ダイであって、前記第一のルート指定マトリックスが、更に、少なくとも一つのアンチヒューズと、前記の少なくとも一つのアンチヒューズに結合されたプログラミング回路とを備える積層型半導体ダイ。
  29. 請求項２８記載の積層型半導体ダイであって、前記の少なくとも一つのアンチヒューズが、前記複数の第一のダイ信号経路のうちの少なくとも一つと前記第一のダイ・コンタクト・パッドのうちの少なくとも一つとの間に直列に置かれる積層型半導体ダイ。
  30. 請求項２９記載の積層型半導体ダイであって、前記第一のルート指定マトリックス回路が、プログラミング期間に、前記の少なくとも一つのアンチヒューズを前記第一の論理回路から分離するように配置される積層型半導体ダイ。
  31. 請求項２５記載の積層型半導体ダイであって、前記ルート指定マトリックス回路が、更に、
    スイッチング・マトリックスと、
    少なくとも一つのアンチヒューズと、
    前記の少なくとも一つのアンチヒューズに結合されたプログラミング回路と、
    前記の少なくとも一つのアンチヒューズを前記スイッチング・マトリックスに結合する感知回路であって、前記スイッチング・マトリックスが、前記第一のルート指定マトリックス回路に向けられた前記第一のダイ信号経路のうちの選択された経路を、前記第一のルート指定マトリックス回路に向けられた前記第一のダイ・コンタクトパッドのうちの選択されたパッドに選択的に結合及び切断する感知回路と、
    を備える積層型半導体ダイ。
  32. 請求項３１記載の積層型半導体ダイであって、前記感知回路が、前記の少なくとも一つのアンチヒューズのプログラムされた状態を符号化する少なくとも一つのスイッチ制御信号を出力し、前記スイッチング・マトリックスが、前記の少なくとも一つの制御信号により動作的に制御される積層型半導体ダイ。
  33. 複数のコンタクト・ピンと、前記複数のコンタクト・ピンのうちの第一のコンタクト・ピンから前記複数のコンタクト・ピンのうちの第二のコンタクト・ピンへの内部信号をルート指定するようにプログラム可能なルート指定回路とを有する第一のチップと、
    複数のコンタクト・ピンを有する第二のチップであって、前記複数のコンタクト・ピンのうちの少なくとも一つが利用されない第二のチップと、
    を備え、
    前記第一のチップの前記複数のコンタクト・ピンのうちの選択されたコンタクト・ピンが、前記第二のチップの前記複数のコンタクト・ピンのうちの関連付けられたコンタクト・ピンと結合されるチップ組立て体。
  34. 請求項３３記載のチップ組立て体であって、前記第一のチップ及び前記第二のチップが一緒に積層されるチップ組立て体。
  35. 請求項３３記載のチップ組立て体であって、前記第一のチップの前記複数のコンタクト・ピンのうちの選択された一つのコンタクト・ピンが、実質的に垂直に整列し、前記第二のチップの前記複数のコンタクト・ピンのうちの関連付けられたコンタクト・ピンと結合されるように、前記第一のチップ及び前記第二のチップがピギーバック様式で積層されるチップ組立て体。
  36. 請求項３３記載のチップ組立て体であって、前記第一のチップの前記ルート指定回路がアンチヒューズのルート指定回路を備えるチップ組立て体。
  37. 請求項３３記載のチップ組立て体であって、前記第一のチップが、更に、前記第二のチップの前記複数のコンタクト・ピンのうちの選択された一つに結合され、且つ、前記第二のチップの前記の少なくとも一つの利用されないコンタクト・ピンから切断された、少なくとも一つの利用されないコンタクト・ピンを備えるチップ組立て体。
  38. 請求項３３記載のチップ組立て体であって、
    前記第一のチップの前記複数のコンタクト・ピンが、更に、少なくとも一つの第一のチップの入出力ピン及び少なくとも一つの第一のチップの選択ピンとを備え、
    前記第二のチップの前記複数のコンタクト・ピンが、更に、少なくとも一つの第二のチップの入出力ピンと少なくとも一つの第二のチップの選択ピンとを備え、
    前記の少なくとも一つの第一のチップの入出力ピンが、前記の少なくとも一つの第二のチップの入出力ピンに結合され、前記の少なくとも一つの第一のチップ選択ピンが、前記第二のチップの前記の少なくとも一つの利用されないコンタクト・ピンに結合され、前記の少なくとも一つの第二のチップ選択ピンが、前記第一のチップの前記の少なくとも一つの利用されないコンタクト・ピンに結合されるチップ組立て体。
  39. 請求項３３記載のチップ組立て体であって、
    前記第一のチップの前記複数のコンタクト・ピンが、更に、少なくとも一つの第一のチップの入出力ピンと、少なくとも一つの第一のチップの選択ピンとを含み、
    前記第二のチップの前記複数のコンタクト・ピンが、更に、少なくとも一つの第二のチップの入出力ピンと、少なくとも一つの第二のチップの選択ピンとを含み、
    前記の少なくとも一つの第一のチップの選択ピンが、前記の少なくとも一つの第二のチップの選択ピンに結合され、前記の少なくとも一つの第一のチップの入出力ピンが、前記第二のチップの前記の少なくとも一つの利用されないコンタクト・ピンに結合され、前記の少なくとも一つの第二のチップの入出力ピンが、前記第一のチップの前記の少なくとも一つの利用されないコンタクト・ピンに結合されるチップ組立て体。
  40. 請求項３３記載のチップ組立て体であって、前記ルート指定回路が、少なくとも一つのアンチヒューズを備えるチップ組立て体。
  41. 請求項３３記載のチップ組立て体であって、前記ルート指定回路が、更に、
    少なくとも一つのアンチヒューズと、
    前記の少なくとも一つのアンチヒューズに結合されたアンチヒューズ・プログラミング回路と、
    前記の少なくとも一つのアンチヒューズに結合されたアンチヒューズ感知回路と、
    前記内部信号と前記複数のコンタクト・ピンのうちの少なくとも一つとの間の少なくとも一つのスイッチであって、前記アンチヒューズ感知回路により動作的に制御されるスイッチと、
    を備えるチップ組立て体。
  42. 内部的に割当て可能なコンタクト・パッドを備える半導体ダイにおいて、
    第一の半導体ダイであって、
    論理回路と、
    スイッチング回路を有するプログラム可能なルート指定マトリックスと、
    前記論理回路を前記ルート指定マトリックスに結合する少なくとも一つの信号経路と 、
    前記ルート指定マトリックスに結合された少なくとも一つのコンタクト・パッドと、前記の少なくとも一つの信号経路のうちの任意の経路を、前記の少なくとも一つのコンタクト・パッドのうちの任意のコンタクト・パッドに向け、及び分離するようにプログラム可能な前記スイッチング回路であって、少なくとも一つのアンチヒューズと、前記の少なくとも一つのアンチヒューズに結合されたプログラミング回路とを備える前記スイッチング回路と、
    を備える第一の半導体ダイと、
    第二の半導体ダイであって、
    論理回路と、
    複数のコンタクト・パッドと、
    前記論理回路を前記複数のコンタクト・パッドに結合する複数の信号経路と、
    前記論理回路から分離された少なくとも一つの利用されないコンタクト・パッドと、
    を備える第二の半導体ダイと、
    を備え、前記第一の半導体ダイ及び前記第二の半導体ダイがピギーバック様式で積層され、前記第一の半導体ダイの個々のコンタクト・パッドが、前記複数のコンタクト・パッドのうちの関連付けられたコンタクト・パッドと、前記第二の半導体ダイの前記の少なくとも一つの利用されないコンタクト・パッドとに結合される半導体ダイ。
  43. 積層型半導体チップにおいて、
    第一の半導体チップであって、
    第一の論理回路と、
    複数の第一のチップのコンタクト・ピンと、
    第一のルート指定マトリックス回路と、
    前記第一の論理回路を前記複数の第一のチップのコンタクト・ピンに結合する複数の
    第一のチップの信号経路と、
    を備え、前記複数の第一のチップの信号経路のうちの少なくとも一つが前記の第一のルート指定マトリックスに向けられ、前記複数の第一のチップのコンタクト・ピンのうちの少なくとも一つが前記第一のルート指定マトリックスに向けられ、前記第一のルート指定マトリックス回路が、前記第一のルート指定マトリックスに結合された前記複数の第一のチップの信号経路のうちの任意の経路を、前記第一のルート指定マトリックス回路に結合された前記複数の第一のチップのコンタクト・ピンのうちの任意のコンタクト・ピンに選択的に向けるようにプログラム可能である第一の半導体チップと、
    第二の半導体チップであって、
    第二の論理回路と、
    複数の第二のチップのコンタクト・ピンと、
    複数の第二のチップの信号経路であって、該複数の第二のチップの信号経路のそれぞれが、前記複数の第二のチップのコンタクト・ピンのうちの選択されたコンタクト・ピンを前記第二のチップの論理回路に結合するように構成される複数の第二のチップの信号経路と、
    を備える第二の半導体チップと、
    を備え、
    前記第一の半導体チップと前記第二の半導体チップとが互いにピギーバック様式で積層され、前記複数の第一のチップのコンタクト・ピンのそれぞれが、前記複数の第二のチップのコンタクト・ピンのうちの関連付けられたコンタクト・ピンに結合される積層型半導体チップ。
  44. 請求項４３記載の積層型半導体チップであって、
    前記第二のチップが、更に、第二のルート指定マトリックス回路を備え、前記複数の第二のチップの信号経路のうちの少なくとも一つが、前記第二のルート指定マトリックス回路に向けられ、前記複数の第二のチップのコンタクト・ピンのうちの少なくとも一つが前記第二のルート指定マトリックス回路に向けられる積層型半導体チップ。
  45. 請求項４３記載の積層型半導体チップであって、前記ルート指定マトリックスが、前記複数の第一のチップの信号経路のうちの少なくとも一つと前記第一のチップのコンタクト・ピンのうちの少なくとも一つとの間に直列に置かれる少なくとも一つのアンチヒューズを備える積層型半導体チップ。
  46. 請求項４３記載の積層型半導体チップであって、前記第一のルート指定マトリックスが、更に、
    少なくとも一つのアンチヒューズと、
    前記アンチヒューズに結合されたプログラミング回路と、
    前記の少なくとも一つのアンチヒューズに結合された感知回路と、
    前記複数の第一のチップの信号経路のうちの少なくとも一つと前記の第一のチップのコンタクト・ピンのうちの少なくとも一つとの間に結合され、前記感知回路に動作的に結合される少なくとも一つのスイッチと、
    を備える積層型半導体チップ。
  47. 記憶セル・アレイと、前記記憶セル・アレイに結合されたアドレス・デコーダーと、前記記憶セル・アレイに結合されたメモリ・コントローラーとを含む論理回路と、
    前記論理回路に結合された第一のセグメントと複数の第二のセグメントとを有する第一の信号経路であって、前記複数の第二のセグメントのそれぞれが互いに独立している第一の信号経路と、
    前記第一のセグメントと前記複数の第二のセグメントとの間に配置された前記第一の信号経路と整列するルート指定マトリックス回路であって、該ルート指定マトリックス回路が前記複数の第二のセグメントのそれぞれに対して、前記第一のセグメントが前記複数の第二のセグメントのうちの選択されたセグメントに結合される第一の状態と、前記第一のセグメントが前記複数の第二のセグメントのうちの前記選択されたセグメントから切断される第二の状態との間でプログラム可能なルート指定マトリックス回路と、
    前記ルート指定マトリックス回路に結合されたプログラミング回路であって、前記ルート指定マトリックス回路を、前記複数の第二のセグメントのそれぞれについて前記第一の状態と前記第二の状態との間で選択的にプログラムするように配置されたプログラミング回路と、
    を備えるメモリ回路。
  48. 請求項４７記載のメモリ回路であって、前記第一の信号経路がチップ選択信号経路を備えるメモリ回路。
  49. 請求項４７記載のメモリ回路であって、前記ルート指定マトリックスが、前記第一のセグメントと前記複数の第二のセグメントのうちの少なくとも一つとの間に置かれた少なくとも一つのアンチヒューズを備えるメモリ回路。
  50. 請求項４９記載のメモリ回路であって、前記の少なくとも一つのアンチヒューズが、プログラミング期間に、前記第一の論理回路から電気的に分離されるメモリ回路。
  51. 請求項４７記載のメモリ回路であって、前記第一の信号経路が、更に、前記論理回路と前記ルート指定マトリックス回路との間に結合された複数の第一のセグメントを備え、前記ルート指定マトリックス回路が、前記複数の第一のセグメントのうちの任意のセグメントを前記複数の第二のセグメントのうちの任意のセグメントに選択的に結合及び切断するようにプログラム可能なメモリ回路。
  52. 請求項５１記載のメモリ回路であって、前記複数の第一のセグメントがそれぞれ、入出力信号経路を備えるメモリ回路。
  53. 請求項４７記載のメモリ回路であって、前記ルート指定マトリックスが、更に、
    少なくとも一つのアンチヒューズと、
    前記アンチヒューズに結合されたプログラミング回路と、
    前記の少なくとも一つのアンチヒューズに結合された感知回路と、
    前記複数の第一のセグメントと前記複数の第二のセグメントとの間に結合され、前記感知回路に動作的に結合された少なくとも一つのスイッチと、
    を備えるメモリ回路。
  54. 請求項５３記載のメモリ回路であって、前記感知回路が、前記の少なくとも一つのアンチヒューズのプログラムされた状態を符号化する少なくとも一つのスイッチ制御信号を出力し、前記の少なくとも一つのスイッチが、前記の少なくとも一つの制御信号により動作的に制御されるメモリ回路。
  55. 請求項５４記載のメモリ回路であって、前記スイッチング・マトリックスが、更に、前記の少なくとも一つの制御信号を用いて前記の少なくとも一つのスイッチを制御する復号化論理を備えるメモリ回路。
  56. メモリ素子であって、
    メモリ・チップ・パッケージと、
    記憶セル・アレイと、前記記憶セル・アレイに結合されたアドレス・デコーダーと、前記記憶セル・アレイに結合されたメモリ・コントローラーとを含む、前記メモリ・チップ・パッケージ内に含まれる論理回路と、
    前記メモリ・チップ・パッケージに結合された複数のコンタクト・ピンと、
    前記論理回路に結合された第一のセグメントと、前記複数のコンタクト・ピンのうちの選択された一つに結合された複数の第二のセグメントとを有する第一の信号経路であって、前記複数の第二のセグメントのそれぞれが互いに独立している信号経路と、
    前記第一のセグメントと前記複数の第二のセグメントとの間に配置された前記第一の信号経路と整列したルート指定マトリックス回路であって、前記複数の第二のセグメントのそれぞれについて、前記第一のセグメントが前記複数の第二のセグメントのうちの選択された一つに結合される第一の状態と、前記第一のセグメントが前記複数の第二のセグメントのうちの前記選択された一つから切断される第二の状態との間でプログラム可能なルート指定マトリックス回路と、
    前記ルート指定マトリックスに結合されたプログラミング回路であって、前記ルート指定マトリックス回路を、前記複数の第二のセグメントのそれぞれについて、前記第一の状態と前記第二の状態との間で選択的にプログラムするように配置されたプログラミング回路と、
    を備えるメモリ素子。
  57. 請求項５６記載のメモリ素子であって、前記第一の信号経路が、チップ選択信号経路を備えるメモリ素子。
  58. 請求項５６記載のメモリ素子であって、前記ルート指定マトリックスが、前記第一のセグメントと前記複数の第二のセグメントとの間に置かれた少なくとも一つのアンチヒューズを備えるメモリ素子。
  59. 請求項５８記載のメモリ素子であって、前記の少なくとも一つのアンチヒューズが、プログラミング期間に、前記第一の論理回路から電気的に分離されるメモリ素子。
  60. 請求項５６記載のメモリ素子であって、前記第一の信号経路が、更に、前記論理回路と前記ルート指定マトリックス回路との間に結合された複数の第一のセグメントを備え、前記ルート指定マトリックス回路が、前記複数の第一のセグメントのうちの任意のセグメントを前記複数の第二のセグメントのうちの任意のセグメントに選択的に結合及び切断するようにプログラム可能なメモリ素子。
  61. 請求項６０記載のメモリ素子であって、前記複数の第一のセグメントがそれぞれ、入出力信号経路を備えるメモリ素子。
  62. 請求項６０記載のメモリ素子であって、前記ルート指定マトリックスが、更に、
    少なくとも一つのアンチヒューズと、
    前記アンチヒューズに結合されたプログラミング回路と、
    前記の少なくとも一つのアンチヒューズに結合された感知回路と、
    前記複数の第一のセグメントと前記複数の第二のセグメントとの間に結合され、前記感知回路に動作的に結合される少なくとも一つのスイッチと、
    を備えるメモリ素子。
  63. 請求項６２記載のメモリ素子であって、前記感知回路が、前記の少なくとも一つのアンチヒューズのプログラムされた状態を符号化する少なくとも一つのスイッチ制御信号を出力し、前記の少なくとも一つのスイッチが、前記の少なくとも一つの制御信号により動作的に制御されるメモリ素子。
  64. 請求項６３記載のメモリ素子であって、前記スイッチング・マトリックスが、更に、前記の少なくとも一つの制御信号を用いて前記の少なくとも一つのスイッチを制御する復号化論理を備えるメモリ素子。
  65. ダイ積層型メモリ素子において、
    第一の半導体ダイであって、
    第一の記憶セル・アレイと、前記第一の記憶セル・アレイに結合された第一のアドレス・デコーダーと、前記第一の記憶セル・アレイに結合された第一のメモリ・コントロ ーラーとを備える第一の論理回路と、
    複数の第一のダイのコンタクト・パッドと、
    前記第一の論理回路を前記複数の第一のダイのコンタクト・パッドに結合する複数の第一のダイの信号経路と、
    前記複数の第一のダイの信号経路のうちの少なくとも一つと前記複数の第一のダイのコンタクト・パッドのうちの少なくとも一つとの間に結合された第一のルート指定・マトリックス回路であって、前記ルート指定マトリックスに結合された前記複数の第一のダイの信号経路のうちの任意の経路を、前記第一のルート指定マトリックス回路に結合された前記複数の第一のダイのコンタクト・パッドのうちの任意のパッドに選択的に向けるようにプログラム可能な第一のルート指定マトリックス回路と、
    を備える第一の半導体ダイと、
    第二の半導体ダイであって、
    第二の記憶セル・アレイと、前記第二の記憶セル・アレイに結合された第二のアドレス・デコーダーと、前記第二の記憶セル・アレイに結合された第二のメモリ・コントローラーとを備える第二の論理回路と、
    複数の第二のダイのコンタクト・パッドと、
    複数の第二のダイの信号経路であって、前記複数のダイの信号経路のそれぞれが、前記複数の第二のダイのコンタクト・パッドのうちの選択された一つを前記第二のダイの論理回路に結合する信号経路と、
    を備える第二の半導体ダイと、
    を備え、前記第一の半導体ダイ及び前記第二の半導体ダイが互いにピギーバック様式で積層され、前記複数の第一のダイのコンタクト・パッドのそれぞれが、前記複数の第二のダイのコンタクト・パッドのうちの関連付けられた一つと結合されるダイ積層型メモリ素子。
  66. チップ積層型メモリ素子において、
    第一の半導体チップであって、
    第一の記憶セル・アレイと、前記第一の記憶セル・アレイに結合された第一のアドレス・デコーダーと、前記第一の記憶セル・アレイに結合された第一のメモリ・コントローラーとを備える第一の論理回路と、
    複数の第一のチップのコンタクト・ピンと、
    前記第一の論理回路を前記複数の第一のチップのコンタクト・ピンに結合する複数の第一のチップの信号経路と、
    前記複数の第一のチップの信号経路のうちの少なくとも一つと前記複数の第一のチップのコンタクト・ピンのうちの少なくとも一つとの間に結合された第一のルート指定・マトリックス回路であって、前記ルート指定マトリックスに結合された前記複数の第一のチップの信号経路のうちの任意の経路を、前記第一のルート指定・マトリックス回路に結合された前記複数の第一のチップのコンタクト・ピンのうちの任意のピンに選択的に向けるようにプログラム可能な第一のルート指定マトリックス回路と、
    を備える第一の半導体チップと、
    第二の半導体チップであって、
    第二の記憶セル・アレイと、前記第二の記憶セル・アレイに結合された第二のアドレス・デコーダーと、前記第二の記憶セル・アレイに結合された第二のメモリ・コントローラーとを備える第二の論理回路と、
    複数の第二のチップのコンタクト・ピンと、
    複数の第二のチップの信号経路であって、前記複数の第二のチップの信号経路のそれぞれが、前記複数の第二のチップのコンタクト・ピンのうちの選択された一つを前記第二のチップの論理回路に結合する信号経路と、
    を備える第二の半導体チップと、
    を備え、前記第一の半導体チップ及び前記第二の半導体チップが互いにピギーバック様式で積層され、前記複数の第一のチップのコンタクト・ピンのそれぞれが、前記複数の第二のチップのコンタクト・ピンのうちの関連付けられた一つに結合されチップ積層型メモリ素子。
  67. 請求項６６記載のチップ積層型メモリ素子において、
    第一のメモリ・チップ・パッケージであって、
    第一の記憶セル・アレイと、前記第一の記憶セル・アレイに結合された第一のアドレス・デコーダーと、前記第一の記憶セル・アレイに結合された第一のメモリ・コントローラーとを備える第一の論理回路と、
    前記第一のメモリ・チップ・パッケージに結合された複数の第一のチップのコンタクト・ピンと、
    前記第一の論理回路と前記複数の第一のチップのコンタクト・ピンのうちの選択された一つとの間にそれぞれ結合された複数の第一のチップの信号経路と、
    第一の論理回路に結合された第一のチップの選択信号経路と、
    前記第一のチップの選択信号経路と、前記複数のコンタクト・ピンのうちの少なくとも二つとの間に結合されたプログラム可能なルート指定マトリックス回路であって、前記第一のチップの選択信号経路を前記複数のコンタクト・ピンの前記の少なくとも二つのうちの選択された一つに向けるようにプログラムされ、第一のチップの利用されないコンタクト・ピンを決定するルート指定マトリックス回路と、
    を備える第一のメモリ・チップ・パッケージと、
    第二のメモリ・チップ・パッケージであって、
    第二の記憶セル・アレイと、前記第二の記憶セル・アレイに結合された第二のアドレス・デコーダーと、前記第二の記憶セル・アレイに結合された第二のメモリ・コントローラーとを備える第二の論理回路と、
    第二のチップの利用されないコンタクト・ピンを含む前記第二のメモリ・チップ・パッケージに結合された、複数の第二のチップのコンタクト・ピンと、
    前記第二の論理回路と前記複数の第二のチップのコンタクト・ピンのうちの選択された一つとの間にそれぞれ結合された第二のチップの選択信号経路を含む複数の第二のチップの信号経路と、
    を備える第二のメモリ・チップ・パッケージと、
    を備え、前記第一のメモリ・チップ・パッケージと前記第二のメモリ・チップ・パッケージとがピギーバック様式で積層され、前記第一のチップ選択信号経路が前記第二の論理回路から分離され、且つ、前記第二のチップ選択信号経路が前記第一の論理回路から分離されるように、前記複数の第一のチップのコンタクトピンのそれぞれが前記複数の第二のチップのコンタクト・ピンのうちの関連付けられた一つに結合されるチップ積層型メモリ素子。
  68. 請求項６７記載の積層型メモリ・チップであって、前記第一のチップ選択信号経路が前記第二のチップの利用されないコンタクト・ピンに結合され、前記第二のチップ選択信号経路が前記第一のチップの利用されないコンタクト・ピンに結合される積層型メモリ・チップ。
  69. 請求項６７記載の積層型メモリ・チップであって、前記ルート指定マトリックスが、前記第一のチップ選択信号経路と前記複数の第一のチップのコンタクト・ピンのうちの少なくとも一つとの間に置かれる少なくとも一つのアンチヒューズを備える積層型メモリ・チップ。
  70. 請求項６７記載の積層型メモリ・チップであって、前記ルート指定マトリックスが、更に、
    少なくとも一つのアンチヒューズと、
    前記アンチヒューズに結合されたプログラミング回路と、
    前記の少なくとも一つのアンチヒューズに結合された感知回路と、
    前記第一のチップ選択信号経路と前記複数の第一のチップのコンタクト・ピンのうちの前記の少なくとも二つとの間に結合され、前記感知回路に動作的に結合される少なくとも一つのスイッチと、
    を備える積層型メモリ・チップ。
  71. 積層型メモリ・チップにおいて、
    第一のメモリ・チップ・パッケージであって、
    第一の記憶セル・アレイと、前記第一の記憶セル・アレイに結合された第一のアドレス・デコーダーと、前記第一の記憶セル・アレイに結合された第一のメモリ・コントローラーとを備える第一の論理回路と、
    前記第一のメモリ・チップ・パッケージに結合された複数の第一のチップのコンタクト・ピンと、
    前記第一の論理回路に結合された複数の第一のチップの入出力信号経路と、
    前記複数の第一のチップの入出力経路と前記複数のコンタクト・ピンとの間に結合され、前記複数の第一のチップの入出力信号経路のそれぞれを前記複数のコンタクト・ピンのうちの選択された一つに向けるようにプログラムされ、第一のチップの利用されないコンタクト・ピンを決定するプログラム可能なルート指定マトリックス回路と、
    を備える第一のメモリ・チップ・パッケージと、
    第二のメモリ・チップ・パッケージであって、
    第二の記憶セル・アレイと、前記第二の記憶セル・アレイに結合された第二のアドレス・デコーダーと、前記第二の記憶セル・アレイに結合された第二のメモリ・コントローラーとを備える第二の論理回路と、
    前記第二のメモリ・チップ・パッケージに結合され、複数の第二の利用されないコンタクト・ピンを含む複数の第二のチップのコンタクト・ピンと、
    前記第二の論理回路と前記複数の第二のチップのコンタクト・ピンのうちの選択された一つとの間にそれぞれ結合された複数の第二のチップの入出力信号経路と、
    を備える第二のメモリ・チップ・パッケージと、
    を備え、前記第一のメモリ・チップ・パッケージと前記第二のメモリ・チップ・パッケージとがピギーバック様式で積層され、前記第一のチップの入出力信号経路が前記第二の論理回路から分離され、且つ、前記第二のチップの入出力信号経路が前記第一の論理回路から分離されるように、前記複数の第一のチップのコンタクト・ピンのそれぞれが、前記複数の第二のチップのコンタクト・ピンのうちの関連付けられた一つに結合される積層型メモリ・チップ。
  72. 請求項７１記載の積層型メモリ・チップであって、前記第一のチップの入出力信号経路が、前記第二のチップの利用されないコンタクト・ピンのうちの選択されたコンタクト・ピンに結合され、前記第二のチップの入出力信号経路が、前記第一のチップの利用されないコンタクト・ピンのうちの選択されたコンタクト・ピンに結合される積層型メモリ・チップ。
  73. 請求項７１記載の積層型メモリ・チップであって、前記ルート指定マトリックスが、前記第一のチップの入出力信号経路のうちの少なくとも一つと、前記複数の第一のチップのコンタクト・ピンのうちの少なくとも一つとの間に置かれた少なくとも一つのアンチヒューズを備える積層型メモリ・チップ。
  74. 請求項７１記載の積層型メモリ・チップであって、前記ルート指定マトリックスが、更に、
    少なくとも一つのアンチヒューズと、
    前記アンチヒューズに結合されたプログラミング回路と、
    前記の少なくとも一つのアンチヒューズに結合された感知回路と、
    前記第一のチップ入出力信号経路と前記複数の第一のチップのコンタクト・ピンとの間に結合され、前記感知回路に動作的に結合される少なくとも一つのスイッチと、
    を備える積層型メモリ・チップ。
  75. アンチヒューズ・アレイを用いて、第一のコンタクト・パッドから第二のコンタクト・パッドへの信号をルート指定する方法であって、
    第一の状態及び第二の状態を有するアンチヒューズを提供する工程と、
    前記第一の状態及び前記第二の状態について、前記アンチヒューズを試験するための感知回路を提供する工程と、
    第一のコンタクト・パッドと信号経路との間のスイッチを提供する工程であって、前記スイッチが、前記信号経路が前記第一のコンタクト・パッドに結合する閉じた状態と、前記信号経路が前記第一のコンタクト・パッドから分離される開いた状態とを有し、前記スイッチの開いた及び閉じた状態が、前記感知回路により決定される工程と、
    前記アンチヒューズを前記第一の状態及び前記第二の状態のうちの一つにプログラムする工程と、
    を含む方法。
  76. 積層されたチップ素子を作成する方法であって、
    複数のコンタクト・ピン及びプログラム可能なピンのルート指定回路を有する第一のチップを提供する工程と、
    複数のコンタクト・ピン及び一つの利用されないコンタクト・ピンを有する第二のチップを提供する工程と、
    内部信号を予め決められたコンタクト・ピンにルート指定するように、前記第一のチップのピンのルート指定回路をプログラムする工程と、
    前記第一のチップと前記第二のチップとを一緒にピギーバック様式で積層する工程であって、前記第一のチップの前記複数のコンタクトを前記第二のチップの前記複数のコンタクトに電気的に結合することにより、前記第一のチップの前記の予め決められたコンタクト・ピンが前記第二のチップの前記の利用されないコンタクト・ピンと整列及び結合する工程と、
    を含む方法。
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