JP2004519867A - 電子デバイスの製造方法 - Google Patents
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Abstract
本発明は、空気スペースによって相互に分離されているメタル領域を備える電子デバイスを製造する方法を提供する。当該方法において、メタル領域を設ける前に、第一の絶縁分離層、シード層、及び第二の絶縁分離層が設けられる。前記シード層及び前記第二の絶縁分離層は、前記メタル領域が設けられた後に除去されるのみである。前記方法は、有利なことに、多層相互接続構造の製造、及びマイクロエレクトロメカニカル素子の製造のために適用され得る。
Description
【０００１】
【発明の属する技術分野】
本発明は、空気スペースによって相互に分離されているメタル領域を備える電子デバイスを製造する方法であって、
−基体表面上に第一の絶縁分離層を形成するステップと、
−前記第一の絶縁分離層及び前記基体表面の露出した領域をカバーするようにメタルシード層を堆積するステップと、
−前記露出したシード層上に少なくとも一つのメタル領域を形成するステップとを有する方法に関する。
【０００２】
【従来の技術】
当該方法は、米国特許ＵＳ−Ａ６０３７２４８から知られている。当該方法において、好ましくは、複数の絶縁分離層及びメタル領域が設けられ、前記絶縁分離層はフォトレジスト層である。メタル領域の各形成は、余分なメタル及び前記メタルシード層（ｍｅｔａｌ ｓｅｅｄ ｌａｙｅｒ）を除去するようにポリッシングステップ（ｐｏｌｉｓｈｉｎｇ ｓｔｅｐ）によって後続される。最終的に、前記絶縁分離層は、同時に除去される。
【０００３】
複雑な構造であると共に、最終的な構造をもたらすために多数のメタル堆積及び処理ステップを使用することは、知られている方法の不利点である。
【０００４】
【発明が解決しようとする課題】
従って、本発明の第一の目的は、最終的な構造をもたらすために低減された数の処理ステップを備える、冒頭の段落において記載されている種類の方法を提供することにある。
当該目的は、
−第二のパターニングされた絶縁分離層が、第二のパターンにより前記シード層上に形成され、前記第二のパターニングされた絶縁分離層の垂直な突起は、前記基体表面上において、前記第一の絶縁分離層とオーバラップを有するステップと、
−前記メタル領域が、前記第一の絶縁分離層及び前記第二の絶縁分離層によって規定される前記パターンを充填するように形成されるステップと、
−前記第二の絶縁分離層及び前記シード層が、前記メタル領域の形成後に除去され、それによって前記空気スペースを実現し、前記シード層は、前記メタル領域によってカバーされていない限り除去されるステップと
において達成される。
【０００５】
【課題を解決するための手段】
本発明の方法において、メタル領域は、第一及び第二の絶縁分離層を設けた後に形成されるのみである。その後、又は、更なる絶縁分離層及び更なる層のメタル領域を設けた後、前記絶縁分離層は除去される。当該除去において、前記メタルシード層は、エッチング阻止層（ｅｔｃｈ ｓｔｏｐ ｌａｙｅｒ）として作用する。それ故に、メタライゼイションステップ（ｍｅｔａｌｌｉｓａｔｉｏｎ ｓｔｅｐ）の数及びポリッシングステップの数は、少なくとも半分に削減される。
【０００６】
除去ステップの数は増加するが、エッチングが、特にポリッシングと比較して、うまく制御された、クリーン且つ迅速なプロセスステップなので劇的な増加とはならない。更に、本発明の方法は、いくつかの前記絶縁分離層が、所望されるならば、保持され得るという利点を有している。これにより、空気スペースで相互に分離されているメタル領域の構造内に機能性を有するエンティティの形成が可能となる。
【０００７】
第一の実施例において、前記第一の絶縁分離層は、前記シード層の除去後に除去される。当該実施例において、前記知られている構造と同等の構造が実現される。当該実施例は、前記第一の絶縁分離層において形成される前記パターンが、前記基体表面に延在するビア又はコンタクトホールを含む場合、特に有利である。個別に信号を転送しなければならない前記ビアの間の容量性結合は、そのとき低減される。
【０００８】
第二の実施例において、前記第一の絶縁分離層は除去されないで、保持される。好ましい場合において、メタライゼイション層（ｍｅｔａｌｌｉｓａｔｉｏｎ ｌａｙｅｒ）は、前記第一の絶縁分離層の下部に設けられる。これにより、前記構造において薄膜コンデンサのような素子の規定が可能となる。従って、第一の絶縁分離層が、高い誘電率、例えば７．０又はそれより高い比誘電率を有することは有利である。当該誘電率を有する物質としては、例えばＳｉ３Ｎ４、Ｔａ２Ｏ５、及びＢａＺｒＴｉＯ３がある。他の物質は、当業者に知られている。他の素子としては、例えば２層インダクタがある。それによって、第一の絶縁分離層が、例えばフェライト及びフェライト粉末による複合材料等のような、高い磁化率（ｍａｇｎｅｔｉｃ ｓｕｓｃｅｐｔｉｂｉｌｉｔｙ）を有する物質を含むことは有利となる。
【０００９】
更なる実施例において、前記方法は、前記第二の絶縁分離層の除去前に、
−前記メタル領域上に第三のパターニングされた絶縁分離層を形成するステップと、
−前記第三のパターニングされた絶縁分離層及び前記メタル領域の露出した領域をカバーするように追加のメタルシード層を堆積するステップと、
−第四のパターンにより前記追加のシード層上に第四のパターニングされた絶縁分離層を形成するステップと、
−前記第三の絶縁分離層及び前記第四の絶縁分離層によって規定される前記パターンを充填するように、前記露出したシード層上に第二層のメタル領域を形成するステップと、
−前記第四の絶縁分離層、前記形成された第二層のメタル領域によってカバーされていない範囲の前記追加のメタルシード層、及び前記第三の絶縁分離層を除去するステップと、
−当該実施例において、多層構造が設けられるステップと
を有する。当該多層構造は、集積回路用の相互接続構造として使用され得る。
【００１０】
前記多層構造において、マイクロエレクトロメカニカル素子（ｍｉｃｒｏｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ ｅｌｅｍｅｎｔ）が規定される場合、有利となる。その中において、前記素子は、
−前記メタライゼイション層における第一の電極と、
−前記第一の電極に対向すると共にほぼフリーな状態で立っているので前記第一の電極の方向に移動可能な、第二層のメタル領域における第二の電極と、
−前記第二層のメタル領域から前記メタル領域へ延在すると共に電気的な接続及び機械的な支持をもたらし、前記メタライゼイション層上の前記メタル領域の垂直な突起が前記第一の電極とほぼオーバラップしていない、少なくとも一つのビアと
を有する。
【００１１】
マイクロエレクトロメカニカル素子自体は、例えば国際特許出願第ＷＯ−Ａ０１／６１８４８号から知られている。当該素子は、例えば、ＲＦ領域における用途のための同調可能なコンデンサ及びスイッチとして提案されている。当該実施例の場合、当該素子は、ディスクリート素子として製造されてもよく、若しくは受動ネットワークにおいて、又は集積回路の相互接続構造の内側に設けられてもよい。それによって、前記シード層は、前記下部の第一の絶縁分離層を保護するエッチング阻止層として使用され得る。好ましくは、前記第一の絶縁分離層は除去されないで、誘電層として作用するように保持される。その場合、前記素子は、誘電層をもたない場合の実施例と比較して同調範囲が非常に向上された同調可能なコンデンサとなる。代わりに、前記第一の絶縁分離層は、保護層及び／又は非突出層（ａｎｔｉ−ｓｔｉｃｋｉｎｇ ｌａｙｅｒ）として作用するように選択されてもよい。それから当該絶縁分離層は導電性粉末さえ含み得る。これは、前記素子がスイッチとして使用されるべき場合に適している。
【００１２】
前記多層構造の前記実施例において、前記第二及び第三の絶縁分離層が、単一のステップにおいて除去されることは好ましい。従って、当該絶縁分離層が、同じ物質（好ましくはフォトレジスト）を含んでいることは好ましい。前記シード層は、他の除去ステップにおいて除去される。前記除去は、好ましくは、エッチングによって行われる。前記シード層が、銅のような、前記メタル領域と同じ物質を含んでいる場合、又は前記シード層に対するエッチング用腐食液が前記メタル領域もエッチングする場合、前記パターンの前記精細度がそれに対して修正されることは好ましい。すなわち、前記パターンは、前記除去ステップの間にサイズ縮減が可能となるように、より大きく設計される。
【００１３】
形成される前記多層構造は、平坦化された基体上に設けられてもよい。代わりに、前記基体は、前記多層構造が設けられるキャビティ（ｃａｖｉｔｙ）を含んでいてもよい。当該基体は、前記構造上にキャップ（ｃａｐ）を設けるために使用され得る。また、当該構造の側壁（ｓｉｄｅｗａｌｌ）が、追加の機械強度を提供してもよい。更に、スペーサ（ｓｐａｃｅｒ）及びキャッピング層が、前記多層構造にカバーを設けるために前記基体上に設けられてもよい。前記キャッピング層は、前記絶縁分離層と、一つ又はそれ以上のシード層との除去前に、前記メタル領域上に設けられてもよい。その場合、エッチングは、使用される前記エッチング用腐食液に対して耐性がなければならない。好適な組み合わせは、例えば、高分子フォトレジスト及び銅のメタル層を備えるセラミック又はシリコン酸化物のキャッピング層となる。
【００１４】
【発明の実施の形態】
本発明は、添付図面に関連して、例のみによって以下更に記載されている。
【００１５】
図面に関連して記載されている特定の実施例の説明に移る前に、本発明が、有利なことに、単一のメタライゼイションステップによって、バックエンドコンタクト（ｂａｃｋ−ｅｎｄ ｃｏｎｔａｃｔ）及びメタライゼイション層を処理する方法を提供し得ることは評価されるべきである。例えば、まずコンタクトホールがパターニングされる。これは、絶縁分離する低ｋ誘電物質又はフォトレジスト層、若しくは、層の段階で除去され得る、同等の特性を備える他のいかなる物質においてもなされ得る。当該パターニングされた層に加えて、メタルシード層が堆積される。それから、前記メタライゼイション層が、前記コンタクトホールと同様にパターニングされる。以下、前記シード層は、前記コンタクトホール及び前記メタライゼイション層が十分に充填されるまで、前記メタルを選択的に成長させるために使用される。当該プロセスは、後続するコンタクト−メタル相互接続層を規定するためにここでも使用され得る。全ての前記コンタクト−メタル相互接続層が規定された後、前記メタル相互接続を規定しているトップの絶縁分離層は選択的に除去され得る。次に、薄いシード層は、選択的に除去され、それから、前記コンタクトホールを規定している下部の絶縁分離層が、もう一度除去されなければならない。これは、全ての成長するコンタクト−メタル段階に対して繰り返されなければならない。その結果、誘電物質（ｄｉｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）として空気を含む、完成した相互接続スタック（ｃｏｍｐｌｅｔｅ ｉｎｔｅｒｃｏｎｎｅｃｔ ｓｔａｃｋ ｗｉｔｈ ａｉｒ）がもたらされる。
【００１６】
当該プロセスは、この場合詳細に記載される。
まず図１に注意を向けると、本発明を具体化するプロセスにおける最初のステップが示されており、パターニングされた第一の絶縁分離層１０が、基体１２上に設けられている。第一の絶縁分離層１０は、フォトレジスト物質、誘電物質、又は、実際同等の特性を備える他の何れかの適切な物質を有することが可能であり、当該示されている例において、第一の絶縁分離層１０は、下方の基体１２に延在するコンタクトホール１４を含むように、パターニングされている。
【００１７】
図２に関して、当該実施例における次のステップが示されており、メタルシード層１６は、第一の絶縁分離層１０の上、及びコンタクトホール１４内に堆積されている。当該シード層１６は、例えば、メタルの標準的なめっき技術（ｍｅｔａｌ ｓｔａｎｄａｒｄ ｐｌａｔｉｎｇ ｔｅｃｈｎｉｑｕｅ）に基づき得る、後続するメタル成長のために導電性シード層としての役割を果たす。
【００１８】
図３に関して、本発明の当該実施例における次のステップは、前述のシード層１６上に形成される、第二のパターニングされた絶縁分離層１８の形成を含んでいる。当該第二の絶縁分離層１８は、示されている実施例においてパターニングされているので、絶縁分離されている部分のみが、前記第一の絶縁分離層１０の前記パターニングに後続して残されたままとなっている第一の絶縁分離層１０の部分上に位置されたままとなる。
【００１９】
当該方法における、第一及び第二の絶縁分離層１０及び１８と、シード層１６との形成により、第二の絶縁分離層１８の残存する領域が、シード層１６の下部領域をカバーする役割を果たし、その結果、当該カバーされた領域上において、後続するメタル成長を妨げることは評価されるであろうという点で、本発明の特に有利な特徴がもたらされる。
【００２０】
標準的なメタルめっき技術によって形成されるメタル層の前記形成のようなメタライゼイションは、電解物質がまだ到達し得るシード層１６の当該領域上に前記メタルを選択的に成長させるように行われる。この態様は、図４に示されており、図３に関する上記議論から、前記メタルが、コンタクトホール１４内に成長し、コンタクトホール１４の間に延在するメタルライン２０を形成する役割も果たすことは評価されるであろう。
【００２１】
形成される構造によって評価されると共に図３に示されるように、第二のパターニングされた絶縁分離層１８の前記残存する領域の上部表面上にメタル成長は発生しないので、図４に示されている前記メタルの前記成長は、コンタクトホール１４を効果的に充填する役割を果たすと共に、コンタクトホール１４内に成長する前記メタルの間のコンタクトをもたらすメタルラインを規定する役割を果たす前記領域を効果的に充填する役割も果たす。図４において示されているように、前記コンタクトホール及びメタルライン領域は、有利なことに、自己整合の（ｓｅｌｆ−ａｌｉｇｎｅｄ）態様で充填されるので、図４において示されているメタライズされた構造を実現するために、別個の平坦化ステップ（ｐｌａｎａｒｉｓａｔｉｏｎ ｓｔｅｐ）を取り入れることを容易に回避することが可能である。このことは、本発明を具体化している半導体メタライゼイションプロセスを簡略化する役割を果たす。
【００２２】
前記絶縁分離層は、所望されるならば、当該段階で除去され得るので、堆積されたメタル２０を有するシャロースタック（ｓｈａｌｌｏｗ ｓｔａｃｋ）構造が残る。
【００２３】
しかしながら、上記図１乃至４において示されているステップは、効果的に繰り返され得るので、層間に形成されるシード層をここでも備える、第一の絶縁分離層と第二の絶縁分離層との更なるセットが、図４において示されている前記構造上に形成される。
【００２４】
コンタクトホール１４’の更なるセットを設けるように第三の絶縁分離層１０’が形成されると共にパターニングされる図５に関して、このことが示されており、後続して、図６において示されているように、更なるメタルシード層１６’が、当該第三の絶縁分離層１０’上及びコンタクトホール１４’内に形成される。
【００２５】
図７において示されているように、第四の絶縁分離層１８’は、図７において示されているように残るようにシード層１６’上に形成されると共にパターニングされ、図４に示されているステップの場合のように、第三の絶縁分離層１０’と第四の絶縁分離層１８’との当該更なるセットによって規定される当該更なる構造は、そのとき標準的なメタルめっき技術による。図８において示されているように、当該更なる単一のメタライゼイションステップは、更なるコンタクトホール１４’内のメタルの形成をもたらすと共に、前述のように、第二層のメタル領域２０も設ける。評価されることに、前記メタル層は、ここでも前記シード層が電解質と接触している部分で成長し、当該更なるメタライゼイション構造は、ここでも有利なことに、図８において示されている前記構造をもたらすために追加の平坦化ステップを必ずしも必要としない自己整合の態様で形成される。
【００２６】
図９乃至１３において示されているステップは、第一の絶縁分離層と第二の絶縁分離層との二つのセットの除去に関する。
【００２７】
まず図９に関して、最上層、すなわち第四又は更に上の絶縁分離層１８’は、下部の第三の絶縁分離層１０’をシールドする役割を果たしているシード層１６’を露出させるまで、何れかの標準的な技術によって除去され得る。当該露出したシード層部分は、前記下部の第三の絶縁分離層１０’を露出させるように選択的に除去される。前記シード層は実質的に同じ物質から構成されているため、前記シード層の前記除去が、前記メタライゼイション構造ももたらすことは当然評価されるであろう。しかしながら、前記シード層を十分に取り去るように除去される物質の量と、従って前記メタライゼイション構造から除去される、前記対応する量とは、もたらされるメタル構造に重大な影響を一切及ぼさないであろう。
【００２８】
更なるシード層１６’の除去に後続して、前記第三の絶縁分離層１０’と、前記層の第一のセットの下部の第二の絶縁分離層１８とは、それから、下部の最初の第一の絶縁分離層１０をシールドしている最初のシード層１６が、それから図１１において示されているように露出するまで、除去される。
【００２９】
ここでも前記露出した最初のシード層１６は、図１２に示されているように、図１２において示されている態様で最初の第一の絶縁分離層１０を露出させるように選択的に除去される。
【００３０】
当該第一の絶縁分離層１０の前記除去は、図１３において基体１２上に形成されていることが示されている、最終的なメタライゼイションスタック構造２２をもたらす。
【００３１】
当該もたらされる構造は、メタルから単独に構成されると共に、究極の絶縁分離として利用可能な空気を含む、完成したメタライゼイション構造を有している。
【００３２】
評価されるように、図１乃至４において、及びそれから図５乃至８においても示されているステップのセットは、所望されるならば、図１３において示されている、ずっとより複雑なスタックの相互接続構造を形成するように繰り返され得る。とにかく、コンタクトホール層及びメタル相互接続層の各々に対して、一つのメタライゼイションステップだけしか必要とされないので、図１３において示されている前記構造に対して、示されている前記メタライゼイションスタックをもたらすために二つの当該メタライゼイションステップしか必要とされていないことは評価されるべきである。
【００３３】
すなわち、第一のリソグラフィックステップ（ｌｉｔｈｏｇｒａｐｈｉｃ ｓｔｅｐ）は、前記構造におけるコンタクト層をパターニングするために使用され、それから前記シード層の供給に後続して、第二のリソグラフィックステップは、前記シード層が、メタル成長を妨げるよう所望される領域においてカバーされているため、自己整合の態様で成長する、いわゆる相互接続メタル層をパターニングするために使用され得る。
【００３４】
図１４は、本発明の方法の他の実施例における段階の断面図を示している。図１５は、もたらされるデバイス２４を示している。当該方法において、メタライゼイション層１１は、基体１２の表面１において規定されている。前記メタライゼイション層の堆積及びパターニングの後、前記もたらされる基体は平坦化される。しかしながら、このことは必要ではない。その後、第一の絶縁分離層１０は、例えば化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）によって堆積される。第一の絶縁分離層１０は、コンデンサ１３が規定されるべき箇所のみにもたらされるようにパターニングされる。その後、シード層１６がもたらされる。当該シード層１６は、第一の絶縁分離層１０をシールすると共に、露出しているメタライゼイション層１１の領域上にもたらされる。フォトレジストとなる第二の絶縁分離層１８が、スピンコーティング（ｓｐｉｎｃｏａｔｉｎｇ）によって、シード層１６の上にもたらされる。メタル領域２０は、この場合例えば電気めっきで成長し得る。しかしながら、図１４において示されているように、追加のシード層２６及び追加の第二の絶縁分離層２８がもたらされることは好ましい。追加のシード層２６は、パターニングされないでもたらされる。追加の第二の絶縁分離層２８は、第二の絶縁分離層１８と同じパターンによりパターニングされる。すなわち、追加のフォトリソグラフィックマスクは必要とされない。
【００３５】
メタル領域２０を成長させた後、図示されていない第三及び第四の絶縁分離層１０’及び１８’と、図示されていない更なるシード層１６’と、第二層のメタル領域２０’とが設けられる。これは、図５乃至８に関して記載されているようにして実現される。その後、第二の絶縁分離層１８及び２８と、第三の絶縁分離層１０’と、第四の絶縁分離層１８’と、シード層１６、２６、及び１６’とは、エッチングによって除去される。
【００３６】
図１５は、もたらされるデバイス２４の断面図を示している。その中では、コンデンサ１３が、前記メタライゼイション層における第一の電極１１１と、メタル領域における第二の電極２０１とで設けられている。第一の絶縁分離層１０は、電極１１１と電極２０１との間の誘電体として設けられている。
【００３７】
図１６は、本発明の方法で製造される他のデバイス２６の断面図を示している。当該実施例によれば、メタライゼイション層１１は、基体１２の表面１上に設けられる。その後、第一の絶縁分離層１０及びシード層１６が設けられる。図示されていない第二の絶縁分離層を設けた後、メタル領域２０が形成される。メタル領域２０を成長させた後、図示されていない第三及び第四の絶縁分離層１０’及び１８’と、更なるシード層１６’と、第二層のメタル領域２０’とが設けられる。これは、図５乃至８に関して記載されているようにして実現される。その後、第二の絶縁分離層１８及び２８と、第三の絶縁分離層１０’と、第四の絶縁分離層１８’と、シード層１６、２６、及び１６’とは、エッチングによって除去される。その結果、マイクロエレクトロメカニカル素子が、第一の電極１１１と、第二の電極２０１’とで規定される。当該第二の電極２０１’は、第一の電極１１１に対向している。すなわち、メタライゼイション層１１上の第二の電極２０１’の垂直な突起は、第一の電極１１１とほぼオーバラップしている。更に、前記突起はほぼフリーな状態で立っている（ｆｒｅｅ−ｓｔａｎｄｉｎｇ）ので、第一の電極１１１の方向に移動可能である。このことは、第四の絶縁分離層の適切なパターニングにおいて、すなわち、第二の電極２０１’が、ビア１４１は延在しない範囲で延在する、当該図の平面に対して垂直な方向において、実現される。当該ビア１４１は、第二層のメタル領域２０’からメタル領域２０へ延在する。メタル領域２０が適切に規定されているので、メタライゼイション層１１上のメタル領域２０の垂直な突起は、第一の電極１１１をほぼフリーな状態にしている。
【図面の簡単な説明】
【図１】本発明を具体化する半導体メタライゼイションプロセスにおける一つのステップを示している。
【図２】本発明を具体化する半導体メタライゼイションプロセスにおける他のステップを示している。
【図３】本発明を具体化する半導体メタライゼイションプロセスにおける他のステップを示している。
【図４】本発明を具体化する半導体メタライゼイションプロセスにおける他のステップを示している。
【図５】本発明の実施例による、更なる処理段階による類似のステップを示している。
【図６】本発明の実施例による、更なる処理段階による他の類似のステップを示している。
【図７】本発明の実施例による、更なる処理段階による他の類似のステップを示している。
【図８】本発明の実施例による、更なる処理段階による他の類似のステップを示している。
【図９】図５乃至８の前記ステップに後続して使用され得る更なるステップを示している。
【図１０】図５乃至８の前記ステップに後続して使用され得る他の更なるステップを示している。
【図１１】図５乃至８の前記ステップに後続して使用され得る他の更なるステップを示している。
【図１２】図５乃至８の前記ステップに後続して使用され得る他の更なるステップを示している。
【図１３】図５乃至８の前記ステップに後続して使用され得る他の更なるステップを示している。
【図１４】本発明の方法の第二の実施例におけるステップの断面図を示している。
【図１５】第二の実施例からもたらされるデバイスの断面図を示している。
【図１６】本発明の第三の実施例からもたらされるデバイスの断面図を示している。
【発明の属する技術分野】
本発明は、空気スペースによって相互に分離されているメタル領域を備える電子デバイスを製造する方法であって、
−基体表面上に第一の絶縁分離層を形成するステップと、
−前記第一の絶縁分離層及び前記基体表面の露出した領域をカバーするようにメタルシード層を堆積するステップと、
−前記露出したシード層上に少なくとも一つのメタル領域を形成するステップとを有する方法に関する。
【０００２】
【従来の技術】
当該方法は、米国特許ＵＳ−Ａ６０３７２４８から知られている。当該方法において、好ましくは、複数の絶縁分離層及びメタル領域が設けられ、前記絶縁分離層はフォトレジスト層である。メタル領域の各形成は、余分なメタル及び前記メタルシード層（ｍｅｔａｌ ｓｅｅｄ ｌａｙｅｒ）を除去するようにポリッシングステップ（ｐｏｌｉｓｈｉｎｇ ｓｔｅｐ）によって後続される。最終的に、前記絶縁分離層は、同時に除去される。
【０００３】
複雑な構造であると共に、最終的な構造をもたらすために多数のメタル堆積及び処理ステップを使用することは、知られている方法の不利点である。
【０００４】
【発明が解決しようとする課題】
従って、本発明の第一の目的は、最終的な構造をもたらすために低減された数の処理ステップを備える、冒頭の段落において記載されている種類の方法を提供することにある。
当該目的は、
−第二のパターニングされた絶縁分離層が、第二のパターンにより前記シード層上に形成され、前記第二のパターニングされた絶縁分離層の垂直な突起は、前記基体表面上において、前記第一の絶縁分離層とオーバラップを有するステップと、
−前記メタル領域が、前記第一の絶縁分離層及び前記第二の絶縁分離層によって規定される前記パターンを充填するように形成されるステップと、
−前記第二の絶縁分離層及び前記シード層が、前記メタル領域の形成後に除去され、それによって前記空気スペースを実現し、前記シード層は、前記メタル領域によってカバーされていない限り除去されるステップと
において達成される。
【０００５】
【課題を解決するための手段】
本発明の方法において、メタル領域は、第一及び第二の絶縁分離層を設けた後に形成されるのみである。その後、又は、更なる絶縁分離層及び更なる層のメタル領域を設けた後、前記絶縁分離層は除去される。当該除去において、前記メタルシード層は、エッチング阻止層（ｅｔｃｈ ｓｔｏｐ ｌａｙｅｒ）として作用する。それ故に、メタライゼイションステップ（ｍｅｔａｌｌｉｓａｔｉｏｎ ｓｔｅｐ）の数及びポリッシングステップの数は、少なくとも半分に削減される。
【０００６】
除去ステップの数は増加するが、エッチングが、特にポリッシングと比較して、うまく制御された、クリーン且つ迅速なプロセスステップなので劇的な増加とはならない。更に、本発明の方法は、いくつかの前記絶縁分離層が、所望されるならば、保持され得るという利点を有している。これにより、空気スペースで相互に分離されているメタル領域の構造内に機能性を有するエンティティの形成が可能となる。
【０００７】
第一の実施例において、前記第一の絶縁分離層は、前記シード層の除去後に除去される。当該実施例において、前記知られている構造と同等の構造が実現される。当該実施例は、前記第一の絶縁分離層において形成される前記パターンが、前記基体表面に延在するビア又はコンタクトホールを含む場合、特に有利である。個別に信号を転送しなければならない前記ビアの間の容量性結合は、そのとき低減される。
【０００８】
第二の実施例において、前記第一の絶縁分離層は除去されないで、保持される。好ましい場合において、メタライゼイション層（ｍｅｔａｌｌｉｓａｔｉｏｎ ｌａｙｅｒ）は、前記第一の絶縁分離層の下部に設けられる。これにより、前記構造において薄膜コンデンサのような素子の規定が可能となる。従って、第一の絶縁分離層が、高い誘電率、例えば７．０又はそれより高い比誘電率を有することは有利である。当該誘電率を有する物質としては、例えばＳｉ３Ｎ４、Ｔａ２Ｏ５、及びＢａＺｒＴｉＯ３がある。他の物質は、当業者に知られている。他の素子としては、例えば２層インダクタがある。それによって、第一の絶縁分離層が、例えばフェライト及びフェライト粉末による複合材料等のような、高い磁化率（ｍａｇｎｅｔｉｃ ｓｕｓｃｅｐｔｉｂｉｌｉｔｙ）を有する物質を含むことは有利となる。
【０００９】
更なる実施例において、前記方法は、前記第二の絶縁分離層の除去前に、
−前記メタル領域上に第三のパターニングされた絶縁分離層を形成するステップと、
−前記第三のパターニングされた絶縁分離層及び前記メタル領域の露出した領域をカバーするように追加のメタルシード層を堆積するステップと、
−第四のパターンにより前記追加のシード層上に第四のパターニングされた絶縁分離層を形成するステップと、
−前記第三の絶縁分離層及び前記第四の絶縁分離層によって規定される前記パターンを充填するように、前記露出したシード層上に第二層のメタル領域を形成するステップと、
−前記第四の絶縁分離層、前記形成された第二層のメタル領域によってカバーされていない範囲の前記追加のメタルシード層、及び前記第三の絶縁分離層を除去するステップと、
−当該実施例において、多層構造が設けられるステップと
を有する。当該多層構造は、集積回路用の相互接続構造として使用され得る。
【００１０】
前記多層構造において、マイクロエレクトロメカニカル素子（ｍｉｃｒｏｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ ｅｌｅｍｅｎｔ）が規定される場合、有利となる。その中において、前記素子は、
−前記メタライゼイション層における第一の電極と、
−前記第一の電極に対向すると共にほぼフリーな状態で立っているので前記第一の電極の方向に移動可能な、第二層のメタル領域における第二の電極と、
−前記第二層のメタル領域から前記メタル領域へ延在すると共に電気的な接続及び機械的な支持をもたらし、前記メタライゼイション層上の前記メタル領域の垂直な突起が前記第一の電極とほぼオーバラップしていない、少なくとも一つのビアと
を有する。
【００１１】
マイクロエレクトロメカニカル素子自体は、例えば国際特許出願第ＷＯ−Ａ０１／６１８４８号から知られている。当該素子は、例えば、ＲＦ領域における用途のための同調可能なコンデンサ及びスイッチとして提案されている。当該実施例の場合、当該素子は、ディスクリート素子として製造されてもよく、若しくは受動ネットワークにおいて、又は集積回路の相互接続構造の内側に設けられてもよい。それによって、前記シード層は、前記下部の第一の絶縁分離層を保護するエッチング阻止層として使用され得る。好ましくは、前記第一の絶縁分離層は除去されないで、誘電層として作用するように保持される。その場合、前記素子は、誘電層をもたない場合の実施例と比較して同調範囲が非常に向上された同調可能なコンデンサとなる。代わりに、前記第一の絶縁分離層は、保護層及び／又は非突出層（ａｎｔｉ−ｓｔｉｃｋｉｎｇ ｌａｙｅｒ）として作用するように選択されてもよい。それから当該絶縁分離層は導電性粉末さえ含み得る。これは、前記素子がスイッチとして使用されるべき場合に適している。
【００１２】
前記多層構造の前記実施例において、前記第二及び第三の絶縁分離層が、単一のステップにおいて除去されることは好ましい。従って、当該絶縁分離層が、同じ物質（好ましくはフォトレジスト）を含んでいることは好ましい。前記シード層は、他の除去ステップにおいて除去される。前記除去は、好ましくは、エッチングによって行われる。前記シード層が、銅のような、前記メタル領域と同じ物質を含んでいる場合、又は前記シード層に対するエッチング用腐食液が前記メタル領域もエッチングする場合、前記パターンの前記精細度がそれに対して修正されることは好ましい。すなわち、前記パターンは、前記除去ステップの間にサイズ縮減が可能となるように、より大きく設計される。
【００１３】
形成される前記多層構造は、平坦化された基体上に設けられてもよい。代わりに、前記基体は、前記多層構造が設けられるキャビティ（ｃａｖｉｔｙ）を含んでいてもよい。当該基体は、前記構造上にキャップ（ｃａｐ）を設けるために使用され得る。また、当該構造の側壁（ｓｉｄｅｗａｌｌ）が、追加の機械強度を提供してもよい。更に、スペーサ（ｓｐａｃｅｒ）及びキャッピング層が、前記多層構造にカバーを設けるために前記基体上に設けられてもよい。前記キャッピング層は、前記絶縁分離層と、一つ又はそれ以上のシード層との除去前に、前記メタル領域上に設けられてもよい。その場合、エッチングは、使用される前記エッチング用腐食液に対して耐性がなければならない。好適な組み合わせは、例えば、高分子フォトレジスト及び銅のメタル層を備えるセラミック又はシリコン酸化物のキャッピング層となる。
【００１４】
【発明の実施の形態】
本発明は、添付図面に関連して、例のみによって以下更に記載されている。
【００１５】
図面に関連して記載されている特定の実施例の説明に移る前に、本発明が、有利なことに、単一のメタライゼイションステップによって、バックエンドコンタクト（ｂａｃｋ−ｅｎｄ ｃｏｎｔａｃｔ）及びメタライゼイション層を処理する方法を提供し得ることは評価されるべきである。例えば、まずコンタクトホールがパターニングされる。これは、絶縁分離する低ｋ誘電物質又はフォトレジスト層、若しくは、層の段階で除去され得る、同等の特性を備える他のいかなる物質においてもなされ得る。当該パターニングされた層に加えて、メタルシード層が堆積される。それから、前記メタライゼイション層が、前記コンタクトホールと同様にパターニングされる。以下、前記シード層は、前記コンタクトホール及び前記メタライゼイション層が十分に充填されるまで、前記メタルを選択的に成長させるために使用される。当該プロセスは、後続するコンタクト−メタル相互接続層を規定するためにここでも使用され得る。全ての前記コンタクト−メタル相互接続層が規定された後、前記メタル相互接続を規定しているトップの絶縁分離層は選択的に除去され得る。次に、薄いシード層は、選択的に除去され、それから、前記コンタクトホールを規定している下部の絶縁分離層が、もう一度除去されなければならない。これは、全ての成長するコンタクト−メタル段階に対して繰り返されなければならない。その結果、誘電物質（ｄｉｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）として空気を含む、完成した相互接続スタック（ｃｏｍｐｌｅｔｅ ｉｎｔｅｒｃｏｎｎｅｃｔ ｓｔａｃｋ ｗｉｔｈ ａｉｒ）がもたらされる。
【００１６】
当該プロセスは、この場合詳細に記載される。
まず図１に注意を向けると、本発明を具体化するプロセスにおける最初のステップが示されており、パターニングされた第一の絶縁分離層１０が、基体１２上に設けられている。第一の絶縁分離層１０は、フォトレジスト物質、誘電物質、又は、実際同等の特性を備える他の何れかの適切な物質を有することが可能であり、当該示されている例において、第一の絶縁分離層１０は、下方の基体１２に延在するコンタクトホール１４を含むように、パターニングされている。
【００１７】
図２に関して、当該実施例における次のステップが示されており、メタルシード層１６は、第一の絶縁分離層１０の上、及びコンタクトホール１４内に堆積されている。当該シード層１６は、例えば、メタルの標準的なめっき技術（ｍｅｔａｌ ｓｔａｎｄａｒｄ ｐｌａｔｉｎｇ ｔｅｃｈｎｉｑｕｅ）に基づき得る、後続するメタル成長のために導電性シード層としての役割を果たす。
【００１８】
図３に関して、本発明の当該実施例における次のステップは、前述のシード層１６上に形成される、第二のパターニングされた絶縁分離層１８の形成を含んでいる。当該第二の絶縁分離層１８は、示されている実施例においてパターニングされているので、絶縁分離されている部分のみが、前記第一の絶縁分離層１０の前記パターニングに後続して残されたままとなっている第一の絶縁分離層１０の部分上に位置されたままとなる。
【００１９】
当該方法における、第一及び第二の絶縁分離層１０及び１８と、シード層１６との形成により、第二の絶縁分離層１８の残存する領域が、シード層１６の下部領域をカバーする役割を果たし、その結果、当該カバーされた領域上において、後続するメタル成長を妨げることは評価されるであろうという点で、本発明の特に有利な特徴がもたらされる。
【００２０】
標準的なメタルめっき技術によって形成されるメタル層の前記形成のようなメタライゼイションは、電解物質がまだ到達し得るシード層１６の当該領域上に前記メタルを選択的に成長させるように行われる。この態様は、図４に示されており、図３に関する上記議論から、前記メタルが、コンタクトホール１４内に成長し、コンタクトホール１４の間に延在するメタルライン２０を形成する役割も果たすことは評価されるであろう。
【００２１】
形成される構造によって評価されると共に図３に示されるように、第二のパターニングされた絶縁分離層１８の前記残存する領域の上部表面上にメタル成長は発生しないので、図４に示されている前記メタルの前記成長は、コンタクトホール１４を効果的に充填する役割を果たすと共に、コンタクトホール１４内に成長する前記メタルの間のコンタクトをもたらすメタルラインを規定する役割を果たす前記領域を効果的に充填する役割も果たす。図４において示されているように、前記コンタクトホール及びメタルライン領域は、有利なことに、自己整合の（ｓｅｌｆ−ａｌｉｇｎｅｄ）態様で充填されるので、図４において示されているメタライズされた構造を実現するために、別個の平坦化ステップ（ｐｌａｎａｒｉｓａｔｉｏｎ ｓｔｅｐ）を取り入れることを容易に回避することが可能である。このことは、本発明を具体化している半導体メタライゼイションプロセスを簡略化する役割を果たす。
【００２２】
前記絶縁分離層は、所望されるならば、当該段階で除去され得るので、堆積されたメタル２０を有するシャロースタック（ｓｈａｌｌｏｗ ｓｔａｃｋ）構造が残る。
【００２３】
しかしながら、上記図１乃至４において示されているステップは、効果的に繰り返され得るので、層間に形成されるシード層をここでも備える、第一の絶縁分離層と第二の絶縁分離層との更なるセットが、図４において示されている前記構造上に形成される。
【００２４】
コンタクトホール１４’の更なるセットを設けるように第三の絶縁分離層１０’が形成されると共にパターニングされる図５に関して、このことが示されており、後続して、図６において示されているように、更なるメタルシード層１６’が、当該第三の絶縁分離層１０’上及びコンタクトホール１４’内に形成される。
【００２５】
図７において示されているように、第四の絶縁分離層１８’は、図７において示されているように残るようにシード層１６’上に形成されると共にパターニングされ、図４に示されているステップの場合のように、第三の絶縁分離層１０’と第四の絶縁分離層１８’との当該更なるセットによって規定される当該更なる構造は、そのとき標準的なメタルめっき技術による。図８において示されているように、当該更なる単一のメタライゼイションステップは、更なるコンタクトホール１４’内のメタルの形成をもたらすと共に、前述のように、第二層のメタル領域２０も設ける。評価されることに、前記メタル層は、ここでも前記シード層が電解質と接触している部分で成長し、当該更なるメタライゼイション構造は、ここでも有利なことに、図８において示されている前記構造をもたらすために追加の平坦化ステップを必ずしも必要としない自己整合の態様で形成される。
【００２６】
図９乃至１３において示されているステップは、第一の絶縁分離層と第二の絶縁分離層との二つのセットの除去に関する。
【００２７】
まず図９に関して、最上層、すなわち第四又は更に上の絶縁分離層１８’は、下部の第三の絶縁分離層１０’をシールドする役割を果たしているシード層１６’を露出させるまで、何れかの標準的な技術によって除去され得る。当該露出したシード層部分は、前記下部の第三の絶縁分離層１０’を露出させるように選択的に除去される。前記シード層は実質的に同じ物質から構成されているため、前記シード層の前記除去が、前記メタライゼイション構造ももたらすことは当然評価されるであろう。しかしながら、前記シード層を十分に取り去るように除去される物質の量と、従って前記メタライゼイション構造から除去される、前記対応する量とは、もたらされるメタル構造に重大な影響を一切及ぼさないであろう。
【００２８】
更なるシード層１６’の除去に後続して、前記第三の絶縁分離層１０’と、前記層の第一のセットの下部の第二の絶縁分離層１８とは、それから、下部の最初の第一の絶縁分離層１０をシールドしている最初のシード層１６が、それから図１１において示されているように露出するまで、除去される。
【００２９】
ここでも前記露出した最初のシード層１６は、図１２に示されているように、図１２において示されている態様で最初の第一の絶縁分離層１０を露出させるように選択的に除去される。
【００３０】
当該第一の絶縁分離層１０の前記除去は、図１３において基体１２上に形成されていることが示されている、最終的なメタライゼイションスタック構造２２をもたらす。
【００３１】
当該もたらされる構造は、メタルから単独に構成されると共に、究極の絶縁分離として利用可能な空気を含む、完成したメタライゼイション構造を有している。
【００３２】
評価されるように、図１乃至４において、及びそれから図５乃至８においても示されているステップのセットは、所望されるならば、図１３において示されている、ずっとより複雑なスタックの相互接続構造を形成するように繰り返され得る。とにかく、コンタクトホール層及びメタル相互接続層の各々に対して、一つのメタライゼイションステップだけしか必要とされないので、図１３において示されている前記構造に対して、示されている前記メタライゼイションスタックをもたらすために二つの当該メタライゼイションステップしか必要とされていないことは評価されるべきである。
【００３３】
すなわち、第一のリソグラフィックステップ（ｌｉｔｈｏｇｒａｐｈｉｃ ｓｔｅｐ）は、前記構造におけるコンタクト層をパターニングするために使用され、それから前記シード層の供給に後続して、第二のリソグラフィックステップは、前記シード層が、メタル成長を妨げるよう所望される領域においてカバーされているため、自己整合の態様で成長する、いわゆる相互接続メタル層をパターニングするために使用され得る。
【００３４】
図１４は、本発明の方法の他の実施例における段階の断面図を示している。図１５は、もたらされるデバイス２４を示している。当該方法において、メタライゼイション層１１は、基体１２の表面１において規定されている。前記メタライゼイション層の堆積及びパターニングの後、前記もたらされる基体は平坦化される。しかしながら、このことは必要ではない。その後、第一の絶縁分離層１０は、例えば化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）によって堆積される。第一の絶縁分離層１０は、コンデンサ１３が規定されるべき箇所のみにもたらされるようにパターニングされる。その後、シード層１６がもたらされる。当該シード層１６は、第一の絶縁分離層１０をシールすると共に、露出しているメタライゼイション層１１の領域上にもたらされる。フォトレジストとなる第二の絶縁分離層１８が、スピンコーティング（ｓｐｉｎｃｏａｔｉｎｇ）によって、シード層１６の上にもたらされる。メタル領域２０は、この場合例えば電気めっきで成長し得る。しかしながら、図１４において示されているように、追加のシード層２６及び追加の第二の絶縁分離層２８がもたらされることは好ましい。追加のシード層２６は、パターニングされないでもたらされる。追加の第二の絶縁分離層２８は、第二の絶縁分離層１８と同じパターンによりパターニングされる。すなわち、追加のフォトリソグラフィックマスクは必要とされない。
【００３５】
メタル領域２０を成長させた後、図示されていない第三及び第四の絶縁分離層１０’及び１８’と、図示されていない更なるシード層１６’と、第二層のメタル領域２０’とが設けられる。これは、図５乃至８に関して記載されているようにして実現される。その後、第二の絶縁分離層１８及び２８と、第三の絶縁分離層１０’と、第四の絶縁分離層１８’と、シード層１６、２６、及び１６’とは、エッチングによって除去される。
【００３６】
図１５は、もたらされるデバイス２４の断面図を示している。その中では、コンデンサ１３が、前記メタライゼイション層における第一の電極１１１と、メタル領域における第二の電極２０１とで設けられている。第一の絶縁分離層１０は、電極１１１と電極２０１との間の誘電体として設けられている。
【００３７】
図１６は、本発明の方法で製造される他のデバイス２６の断面図を示している。当該実施例によれば、メタライゼイション層１１は、基体１２の表面１上に設けられる。その後、第一の絶縁分離層１０及びシード層１６が設けられる。図示されていない第二の絶縁分離層を設けた後、メタル領域２０が形成される。メタル領域２０を成長させた後、図示されていない第三及び第四の絶縁分離層１０’及び１８’と、更なるシード層１６’と、第二層のメタル領域２０’とが設けられる。これは、図５乃至８に関して記載されているようにして実現される。その後、第二の絶縁分離層１８及び２８と、第三の絶縁分離層１０’と、第四の絶縁分離層１８’と、シード層１６、２６、及び１６’とは、エッチングによって除去される。その結果、マイクロエレクトロメカニカル素子が、第一の電極１１１と、第二の電極２０１’とで規定される。当該第二の電極２０１’は、第一の電極１１１に対向している。すなわち、メタライゼイション層１１上の第二の電極２０１’の垂直な突起は、第一の電極１１１とほぼオーバラップしている。更に、前記突起はほぼフリーな状態で立っている（ｆｒｅｅ−ｓｔａｎｄｉｎｇ）ので、第一の電極１１１の方向に移動可能である。このことは、第四の絶縁分離層の適切なパターニングにおいて、すなわち、第二の電極２０１’が、ビア１４１は延在しない範囲で延在する、当該図の平面に対して垂直な方向において、実現される。当該ビア１４１は、第二層のメタル領域２０’からメタル領域２０へ延在する。メタル領域２０が適切に規定されているので、メタライゼイション層１１上のメタル領域２０の垂直な突起は、第一の電極１１１をほぼフリーな状態にしている。
【図面の簡単な説明】
【図１】本発明を具体化する半導体メタライゼイションプロセスにおける一つのステップを示している。
【図２】本発明を具体化する半導体メタライゼイションプロセスにおける他のステップを示している。
【図３】本発明を具体化する半導体メタライゼイションプロセスにおける他のステップを示している。
【図４】本発明を具体化する半導体メタライゼイションプロセスにおける他のステップを示している。
【図５】本発明の実施例による、更なる処理段階による類似のステップを示している。
【図６】本発明の実施例による、更なる処理段階による他の類似のステップを示している。
【図７】本発明の実施例による、更なる処理段階による他の類似のステップを示している。
【図８】本発明の実施例による、更なる処理段階による他の類似のステップを示している。
【図９】図５乃至８の前記ステップに後続して使用され得る更なるステップを示している。
【図１０】図５乃至８の前記ステップに後続して使用され得る他の更なるステップを示している。
【図１１】図５乃至８の前記ステップに後続して使用され得る他の更なるステップを示している。
【図１２】図５乃至８の前記ステップに後続して使用され得る他の更なるステップを示している。
【図１３】図５乃至８の前記ステップに後続して使用され得る他の更なるステップを示している。
【図１４】本発明の方法の第二の実施例におけるステップの断面図を示している。
【図１５】第二の実施例からもたらされるデバイスの断面図を示している。
【図１６】本発明の第三の実施例からもたらされるデバイスの断面図を示している。
Claims (9)
- 空気スペースによって相互に分離されているメタル領域を備える電子デバイスを製造する方法であって、
−基体表面上に、パターニングされた第一の絶縁分離層を形成するステップと、
−前記第一の絶縁分離層及び前記基体表面の露出した領域をカバーするようにメタルシード層を堆積するステップと、
−前記露出したシード層上に前記メタル領域を形成するステップと
を有する方法において、
−第二のパターニングされた絶縁分離層が、第二のパターンにより前記シード層上に形成され、前記第二のパターニングされた絶縁分離層の垂直な突起は、前記基体表面上において、前記第一の絶縁分離層とオーバラップを有するステップと、
−前記メタル領域が、前記第一の絶縁分離層及び前記第二の絶縁分離層によって規定される前記パターンを充填するように形成されるステップと、
−前記第二の絶縁分離層及び前記シード層が、前記メタル領域の形成後に除去され、前記除去によって前記空気スペースを実現し、前記シード層は、前記メタル領域によってカバーされていない限り除去されるステップと
を有することを特徴とする方法。 - 前記シード層の除去後、前記第一の絶縁分離層が除去されることを特徴とする請求項１に記載の方法。
- 前記第一のパターニングされた絶縁分離層を形成する前に、メタライゼイション層がもたらされることを特徴とする請求項１に記載の方法。
- コンデンサが、前記メタライゼイション層における第一の電極と、メタル領域における第二の電極と、７．０より高い比誘電率を有する中間誘電体としての前記第一の絶縁分離層とにより形成されることを特徴とする請求項３に記載の方法。
- 前記第二の絶縁分離層の除去前に、
−前記メタル領域上に第三のパターニングされた絶縁分離層を形成するステップと、
−前記第三のパターニングされた絶縁分離層及び前記メタル領域の露出した領域をカバーするように追加のメタルシード層を堆積するステップと、
−第四のパターンにより前記追加のシード層上に第四のパターニングされた絶縁分離層を形成するステップと、
−前記第三の絶縁分離層及び前記第四の絶縁分離層によって規定される前記パターンを充填するように、前記露出したシード層上に第二層のメタル領域を形成するステップと、
−前記第四の絶縁分離層、前記形成された第二層のメタル領域によってカバーされていない範囲の前記追加のメタルシード層、及び前記第三の絶縁分離層を除去するステップと
を有することを特徴とする請求項１又は３に記載の方法。 - −前記メタライゼイション層における第一の電極と、
−前記第一の電極に対向すると共にほぼフリーな状態で立っているので前記第一の電極の方向に移動可能な、第二層のメタル領域における第二の電極と、
−前記第二層のメタル領域から前記メタル領域へ延在すると共に電気的な接続及び機械的な支持をもたらし、前記メタライゼイション層上の前記メタル領域の垂直な突起が前記第一の電極とほぼオーバラップしていない、少なくとも一つのビアと
を有するマイクロエレクトロメカニカル素子が規定されることを特徴とする請求項５に記載の方法。 - 前記第二及び第三の絶縁分離層が単一のステップにおいて除去されることを特徴とする請求項５に記載の方法。
- 前記第一の絶縁分離層において形成される前記パターンが、前記基体表面に延在するビア又はコンタクトホールを含むことを特徴とする請求項１又は２に記載の方法。
- 前記基体が複数の半導体素子を有することを特徴とする請求項１に記載の方法。
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