JP2004506989A - デジタル放送受信向けの構造的にプログラマブルなチャネルデコーダ - Google Patents
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- 238000012546 transfer Methods 0.000 claims abstract description 32
- 238000012545 processing Methods 0.000 claims abstract description 20
- 230000005540 biological transmission Effects 0.000 claims abstract description 8
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 238000004891 communication Methods 0.000 claims description 2
- 230000006870 function Effects 0.000 abstract description 31
- 230000001360 synchronised effect Effects 0.000 abstract description 4
- 238000007781 pre-processing Methods 0.000 abstract description 2
- 238000013461 design Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 6
- 238000011084 recovery Methods 0.000 description 4
- 238000009877 rendering Methods 0.000 description 4
- 238000012937 correction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003044 adaptive effect Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000001427 coherent effect Effects 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 235000019800 disodium phosphate Nutrition 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
- H04N21/438—Interfacing the downstream path of the transmission network originating from a server, e.g. retrieving encoded video stream packets from an IP network
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Abstract
機能ユニット間でデータを経路決定するための再構成可能なブリッジを含むアーキテクチャが提供される。レジスタトランスファユニットは、それぞれの機能ユニットに関連付けされたレジスタ間のデータの経路決定に作用する。同期及び非同期レジスタ伝送は、有効なデジタルシグナルプロセッサのサポートについて、割込み信号の発生を含めてサポートされる。再構成可能なブリッジの好適な実施の形態は、補助的な機能を提供して、レジスタ間で伝送される時にデータ項目の処理及びプリプロセスを容易にする複数の再構成可能なデータパスユニットを含んでいる。本発明の好適な実施の形態は、所望のレジスタ伝送及び補助的な処理に作用するための命令を含んだ命令メモリも含んでいる。
Description
【0001】
[発明の分野]
本発明は、信号処理に関し、特に、各種の機能ユニットと1つ以上のデジタルシグナルプロセッサとの間でのデジタル信号ストリームの処理を容易にするプログラマブルブリッジに関する。
【0002】
[発明の背景]
図1Aは、ユーザアプリケーション150を介したレンダリングのためのソース入力101を受信して処理するための典型的なシステムの例示的なブロック図を示している。たとえば、ソース入力101は、ブロードキャストテレビジョン信号である場合があり、ユーザアプリケーション150は、ディスプレイスクリーンでのテレビジョン番組のレンダリングである場合がある。
【0003】
ソース入力101は、DVD又はCDプレーヤからの光信号である場合があり、ユーザアプリケーション150は、ビデオ又はアナログレンダリング装置である場合がある。ソース入力101は、衛星又はセルラ電話信号である場合があり、ユーザアプリケーション150は、無線電話である場合がある。
【0004】
アナログプロセッサ110は、アナログソース入力101をフィルタリングして増幅し、デジタル/アナログ変換器(A/D)120は、フィルタリングされたアナログ信号をデジタルデータストリームに変換する。オプション的に、ソース入力101がデジタル信号である場合、アナログプロセッサ110及びアナログ/デジタル変換器をバイパスすることができる。
【0005】
チャネルデコーダ130は、アナログ/デジタル変換器120からのデジタルストリーム129を受け、又はソース入力101から直接的に受け、各種の信号処理機能を実行する。この機能は、周波数、サンプルレート変換、適応フィルタリング、誤り訂正、アンチエリアジング等に一般に関連する。アプリケーションに依存して、チャネルデコーダ130は、無線受信機、ベースバンド変調器、デジタル受信機、チューナ、復調器等のような様々な代替名により言及される場合がある。
【0006】
典型的なチャネルデコーダ130の複雑さを例示するために、受信されたデジタルストリーム129のMPEGストリーム139への例示的な復号化は、図1Bに示されている。受信されたストリーム129は、復調及びイコライズされ、当該技術分野で一般的な技術を使用して、QAMシンボルストリームが提供される。このQAMシンボルストリームは、チャネルデコーダ130の出力139としてMPEGストリームを生成するために復号化される。
【0007】
ソースデコーダ140は、復号化されたチャネル信号に関して、アプリケーション固有の機能を実行する。たとえば、復号化されたチャネル信号139は、ビデオストリームのMPEG符号化である場合があり、ソースデコーダ140は、MPEG信号からユーザアプリケーション150を介してディスプレイ装置にレンダリングすることができるビデオストリームへの変換に関連する逆DCT、動きベクトル補償等のような機能を実行する。入力ソース101が電話信号である場合、ソースデコーダ140は、GSM復号化のような機能を実行して、ユーザアプリケーション150を介して電話ハンドセットにレンダリングすることができる信号を提供する。
【0008】
図1A及び図1Bで例示されるような典型的な信号処理システムにおける問題点の1つには、殆どの適用分野における標準がなお進展しているという事実である。これらの標準又は新たな標準は、拡張的又は付加的な機能をサポートするために進展している。これらの追加の機能をサポートする製品は、これらの機能が利用可能となる前に設計された「前世代」装置よりも、高い販売価格又は大きな市場占有率を要求する。
【0009】
図1Bにおける例示的なチャネルデコーダ130は、たとえば、「ITU A」互換性のチャネルデコーダに対応する。このデコーダ130は、到来ストリーム129を同期するためのタイミング回復装置(TIMING)に入力を供給する同期検出器(SYNC)を含んでいる。デインタリーバ(De−IL)は、デインタレース信号をリードソロモンデコーダ(R−S)に供給する。リードソロモンデコーダは、パケットとフレームレートを同期するための同期信号をタイミング回復装置に供給する。デランダマイザ(De−R)は、受信および復号化されたストリームをフォーマッタ(FPRMAT)のためにコヒーレント入力に編成し、フォーマッタは、MPEGフォーマットされたストリーム139を出力する。
【0010】
しかし、「ITU B」互換性のあるチャネルデコーダは、同期検出器(SYNC)の直後及びデインタリーバ(De−IL)の直前に、デランダマイザ(De−R)の機能を実行する。さらに、「ITU B」では、MPEG固有のタイミング回復装置(図1Bでは図示せず)が、典型的に使用されてフォーマッタを制御し、MPEG固有のタイミングが図1Bのタイミング回復装置に供給される。したがって、「ITU A」互換性の装置から「ITU B」互換性のある装置への変化は、どこかアーキテクチャの変更を必要とする。
【0011】
プログラマブルなデジタルシグナルプロセッサは、前世代の装置を再プログラムして最新の標準をサポートすること、及び/又は追加的又は拡張的な機能を構造的な設計の変更なしに提供することを可能にするポテンシャルを提供する。しかし、このポテンシャルは、高コストなやり方により、デジタルシグナルプロセッサ(DSP)で上手く実現することができる機能に制限される。ある機能は、汎用DSPにより現在提供できない機能があり、ある機能は、帯域制限等のために特定用途又はアプリケーション特定の装置により効果的に実行されるものがある。
【0012】
また、構造的な設計は、製品向けの条件の変更の影響を最小にするポテンシャルがある。好ましくは、個々のブロック又はモジュールを置き換えて、変更される機能に関連しないモジュールへの変更を必要とすることなしに、及び全体システムのアーキテクチャへの変更することなしに、必要とされる追加の機能を提供することができるように、設計が構築される。
【0013】
前世代のモジュールは、最新世代のモジュールにより置き換えられ、全体のシステムは、その競争体質を再獲得することができる。しかし、このポテンシャルは、必要条件を良好に含んだ変更に制限される。将来的な変更を予期すること、及び最大限の設計の柔軟性を低給することへの努力にもかかわらず、新たな必要条件がシステムアーキテクチャの必要条件を生じさせることがある。
【0014】
ある例では、関連していない機能が関連する機能となり、特定の機能を提供するようになる。新たな入力信号が、これらの信号を以前使用したモジュール内で必要とされる場合がある。効率は、旧式のアーキテクチャで実現不可能等であった新たなアーキテクチャにより実現されるようになる。
【0015】
[発明の概要]
本発明の目的は、極端な設計変更を必要としないアーキテクチャへの構造的な変更を容易にするアーキテクチャを提供することにある。
本発明の更なる目的は、極端な設計変更を必要とすることのないシステムにおける機能ユニット間でのデータフローを変更するため手段を提供することにある。
本発明の更なる目的は、機能ユニット間でのプログラマブルなデータフローを容易にする装置を提供することにある。
本発明の更なる目的は、技術の進展につれて、特定用途向け装置と汎用向け装置の間での機能の再配置を容易にするアーキテクチャを提供することにある。
【0016】
これら及び他の目的は、機能ユニット間でデータを経路決定するための再構成可能なブリッジを提供することにより達成される。レジスタトランスファユニットは、それぞれの機能ユニットに関連するレジスタ間のデータの経路決定に作用する。同期及び非同期レジスタトランスファは、効果的なデジタルシグナルプロセッサのサポートのための割り込み信号の発生を含めてサポートされる。
【0017】
再構成可能なブリッジの好適な実施の形態では、補助機能を提供してレジスタ間で伝送される際にデータ項目の処理及びプリプロセスを容易にする複数の再構成可能なデータパスユニットを含んでいる。また、本発明の好適な実施の形態では、所望のレジスタ伝送及び補助処理に作用するための命令を含む命令メモリを含んでいる。
【0018】
[発明の実施の形態]
本発明は、添付図面を参照して、例示を通して詳細に記載される。図面を通して、同じ参照符号は、同じ又は対応する特徴又は機能を示している。
図2A及び図2Bは、本発明によるシステムのデータフロー200,200’の例示的な型を示している。
【0019】
図2Aの例示的なデータフロー200は、各種の機能ユニットF1〜F4 210〜240により処理され、出力Q209を生成する入力INaを示している。機能ユニットF1〜F4は、各種機能のいずれかを表すことができる。図1に例示されるようなデジタルテレビジョンの背景では、機能F1〜F4は、F4を介してフィードバックを使用し、フィルタF1の特性を変更するためのチャネルデコーダにおけるブロックを表している場合がある。この例では、ブロックF2は復調器である場合があり、ブロックF3は復調信号からパラメータを抽出してブロックF4へのフィードバックを提供する場合がある。
【0020】
技術の進展、及び新たな機能及び能力の許容につれて、データフロー200は、図2Bに例示されているように変更される必要があり、変更出力Q’209’としてこれらの機能及び能力を提供する。例示されているように、機能ユニットF2は、その出力221の機能F5 250である信号(により乗算された)により、その入力が復調されたときに、より望ましい出力を提供することがわかる場合がある。
【0021】
同様に、機能ユニットF4を介したフィードバックは、好ましくは別の入力INb202に接続(追加)されている場合がある。この変更されたデータフローは、従来のデータフローアーキテクチャへの極端な構造的な変更を典型的に必要とする変更として、例示の目的で提供される。すなわち、たとえば、図2Aの機能ブロックF1〜f4がプリント回路ボードの回路ブロックである場合、このプリント回路ボードは、機能ブロック250、乗算器260及び加算器270を含む別のボードにより置き換えられる必要がある。
【0022】
モジュールの設計が使用される場合、この場合には、それぞれの機能ブロックF1〜F5が共通のバスネットワークと連絡をとり、乗算器260及び加算器270に対応する追加のモジュールは、システムに追加される必要がある。これらブロック間での情報の流れのタイミング又はシーケンスに対する変化を必要とする場合、1つ以上の機能ブロックF1〜f4におけるインタフェースロジックがこれに準じて変更される必要がある。
【0023】
本発明によれば、これらのデータフローをサポートするシステムのアーキテクチャに対して極端な変更を必要とすることなしに、図2A及び図2Bに例示されるようなデータフローの変更のためのシステムが提供される。
【0024】
容易な理解のために、本実施の形態では、本発明の概念のパラダイムとしてチャネルデコーダが使用される。図3は、チャネルデコーダ130’を形成する構成要素310,320間でのデータフローの再構成を容易にする構造的に再構成可能なブリッジ350を含むチャネルデコーダ130’の例示的なブロック図を示している。すなわち、たとえば、図2の機能ユニットF1〜F4は、機能ユニット320又は図3のDSP310に対応している場合があり、ブリッジ350は、構成要素310,320間の相互接続を提供して、図2に例示されるブロック図に作用する。
【0025】
この例におけるブリッジ350は、機能F1に対応する機能ユニットの出力を受け、該出力を機能ユニットF2への入力として供給する。また、ブリッジ350は、機能ユニットF2の出力を受け、該出力を機能ユニットF3に供給する等して、構成要素310,320間のデータの所望の流れに作用して、ソース入力INa,INbから所望の出力Q,Q’を供給する。
【0026】
必要条件の変化が再構成可能なチャネルデコーダ130’のブリッジ350に対する変化を必要とするのみであるように、各種の技術のうちのいずれかを適用して、構成要素310,320間の通信に作用することができる。本発明の好適な実施の形態では、構成要素310,320間のデータフローは、図4に例示されるレジスタトランスファシステム及びレジスタトランスファプロトコルを介して作用される。
【0027】
図4は、本発明による構造的なプログラマブルなブリッジの例示的なブロック図を示している。プログラマブルなブリッジ350は、DSP310と機能ユニット320とをインタフェースするための複数のインタフェースレジスタ440,450を含んでいる。DSP310は、理解の容易さのために、機能ユニット320から個別のブロックとして例示されているが、概念的に、機能ユニット320のうちの1つと考えることができる。
【0028】
機能ユニット320は、典型的に特定用途向け機能ユニットであり、所与のタスクについて最適化されている。上述したように、これらの機能ユニット320は、ベースバンドモデム、チューナ、誤り訂正、フィルタ等のような従来の信号処理ブロックを含むことができる。
【0029】
「ソフトウェア無線」がより定着するにつれて、ソフトウェア無線をサポートするために開発された機能に対応する機能ブロックが一般的となる。本発明によれば、これら機能ユニット320のそれぞれは、他の機能ユニットへの及び他の機能ユニットからの通信データについて、DSP310への及びDSP310からの通信データについて、及び外部環境への及び外部環境からの通信データについて、1つ以上のインタフェースレジスタ450が割当てられる。
【0030】
データ伝送の効率及び容易さのために、機能ユニット320は、同期するやり方で典型的に動作し、パイプライン処理のやり方で構成されることがある。DSP310は、従来のプログラマブルなデジタルシグナルプロセッサであり、1つ以上のインタフェースレジスタ440を同様に使用して、機能ユニットに及び他の機能ユニットから通信し、及び外部環境に及び外部環境から通信する。
【0031】
従来の機能ユニット320とは対照的に、DSPは、同期的なイベント駆動型装置として効果的に及び効率的に動作することあり、ブリッジ350は、構成要素310,320間での適切なタイミング関係を維持するための同期信号及び割り込み信号(図示せず)を含んでいる。
【0032】
本発明の好適な実施の形態では、プログラマブルブリッジ350は、インタフェースレジスタ440,450間のデータ伝送にそれぞれが作用する複数のレジスタトランスファユニット420を含んでいる。本発明の1態様によれば、レジスタトランスファユニット420は、命令レジスタ410に記憶される命令を介して制御される。この命令は、以下の一般的な形式からなる。
ここで、Rsはそこからデータが伝送されるソースレジスタであり、Rdはそこにデータが伝送される目的地レジスタである。
【0033】
図2A及び図2BにおけるINa,INb,Q及びQ’のような外部入力及び外部出力もまた、レジスタとして扱われる。MoveI命令は、典型的にはDSP310である目的地レジスタに対応する構成要素310,320に割り込み信号を発生する。たとえば、図2Aの構造に作用するためのプログラムは、以下のように書くことができる。
(1)でのプログラムステップは、2つの入力であるINa201と機能ユニットF4の出力とを機能ユニットF1に供給する。(2)でのプログラムステップは、機能ユニットF1の出力を機能ユニットF2の入力に供給する等である。好適な実施の形態では、同じラインの命令は、DSPのクロック周期のような1つの時間周期内で実行され、次のラインの命令は、「次の」時間周期で実行される。上記4つのラインのセットは、データ周期のようなそれぞれ主要な時間周期で実行される。当該技術分野で一般的なプログラミング言語、設計言語についての他の取り決めを使用する場合がある。
【0034】
なお、プログラマブルレジスタを介した機能ユニット間でのデータの流れを制御することにより、システムアーキテクチャは、システムの物理的な変更なしに変更することができる。なお、システムアーキテクチャのこの変更は、プログラマブルなDSP310においてその機能を含むことにより、特定用途の機能ユニットの置き換えを含むことができ、したがって、プログラマブルDSPが益々高性能になるときに、システムコストを低減することができる。
【0035】
同様にして、技術の進展により、コストを低減するために機能ユニットを結合することができる場合、かかる変化をサポートするためのシステムの再構成は、プログラミングの変更を介してサポートすることができる。
【0036】
本発明の別の態様によれば、プログラマブルなブリッジ350は、再構成可能なデータパスユニット430を含んでいる。これらのデータパスユニット430は、レジスタ440,450間に伝送されたときに、データの変換を可能とするように構築される。
【0037】
好適な実施の形態では。データパスユニット430は、加算、減算、乗算及び除算のような機能を提供するために再構成可能である。他の機能もまた提供される場合がある。これらの機能は、以下のコマンドを介して作用される。
Config RDUn mode,
ここで、RDUnは、再構成可能なデータパスユニットのうちの1つの識別子であり、モードは、実行される機能である。
【0038】
以下は、図2Bの構造に作用する例示的なプログラムである。
(5)でのプログラムステップにおける“Config RDU1 add”の記載により、図4における再構成可能なデータパスユニット(RDU)430を構成して、図2Bの加算器270に対応する加算機能を作用させることを示している。“Move INb RDU1.in1”の記載により、新たな入力INb202からこのRDU270の第1入力への伝送に作用する。“Move F4.out1 RDU1.in2”の記載により、機能ユニットF4240の出力からこのRDU270への伝送に作用する。
【0039】
さらに、“Move RDU1.out1 F1.in2”は、このRDU270での加算結果を機能ユニットF1210の第2入力に移動する。同様にして、第2のRDUは、(6)での記載“Config RDU2 mpy”を通して、図2Bの乗算器260に対応する乗算器として構成され、他の記載は、このRDU260の入力及び出力の経路決定に作用する。
【0040】
理解できるように、再構成可能なデータパスを有する再構成可能なブリッジ350を設けることにより、ブリッジ350及びデータパスユニット430の構成に対する変更を介して、システムの基礎的な物理構造よりはむしろ、システムアーキテクチャに対する極端な変更に作用することができる。
【0041】
現在及び将来的な必要条件をサポートするためのシステムの能力は、レジスタトランスファユニットブロック420におけるレジスタトランスファユニットの数に依存する。K個の非ブロック化レジスタトランスファユニットは、N1×M1←K個までの同時のレジスタ伝送をサポートする。ここで、N1は全入力数であり、M1はレジスタトランスファを介して相互接続される全出力数である。
【0042】
N1及びM1、したがってKは、全ての可能な入力数N、データパスユニット430からの全ての可能な出力数、及びインタフェースレジスタ440,450に対応するように選択することができるが、N1及びM1は、ブリッジ350のコストを低減するために、発見的に基づいて、ピーク需要の推定に基づいて、選択されることが好ましい。
【0043】
同様にして、再構成可能なデータパスユニット430の数は、将来的な必要条件の推定に基づいている。典型的に、新たな技術におけるシステムは、新たな技術における変更の高い可能性のために、かなり安定した技術よりも高い比率のレジスタトランスファユニット420及びデータユニット430を有する。好適な実施の形態では、レジスタトランスファユニットを構成するために使用される命令は、相互接続を記述するためにM1*log2M+N1*log2Nビットを含んでいる。
【0044】
上述した内容は、本発明の原理を単に例示するものである。したがって、当業者であれば、本明細書で明示的に記載又は図示してはいないものの、本発明の概念を実現し、特許請求の範囲の精神及び範囲内にある様々な構成を考案することができることを理解されるであろう。
【図面の簡単な説明】
【図1】
図1A及び図1Bは、ユーザアプリケーションを介したレンダリングのためのソース入力を受信及び処理するための従来システムの例示的なブロック図である。
【図2】
図2A及び図2Bは、本発明によるシステムデータフローの例示的な型を示す図である。
【図3】
本発明によるチャネルデコーダの例示的なブロック図である。
【図4】
本発明による構造的にプログラマブルなブリッジの例示的なブロック図である。
[発明の分野]
本発明は、信号処理に関し、特に、各種の機能ユニットと1つ以上のデジタルシグナルプロセッサとの間でのデジタル信号ストリームの処理を容易にするプログラマブルブリッジに関する。
【0002】
[発明の背景]
図1Aは、ユーザアプリケーション150を介したレンダリングのためのソース入力101を受信して処理するための典型的なシステムの例示的なブロック図を示している。たとえば、ソース入力101は、ブロードキャストテレビジョン信号である場合があり、ユーザアプリケーション150は、ディスプレイスクリーンでのテレビジョン番組のレンダリングである場合がある。
【0003】
ソース入力101は、DVD又はCDプレーヤからの光信号である場合があり、ユーザアプリケーション150は、ビデオ又はアナログレンダリング装置である場合がある。ソース入力101は、衛星又はセルラ電話信号である場合があり、ユーザアプリケーション150は、無線電話である場合がある。
【0004】
アナログプロセッサ110は、アナログソース入力101をフィルタリングして増幅し、デジタル/アナログ変換器(A/D)120は、フィルタリングされたアナログ信号をデジタルデータストリームに変換する。オプション的に、ソース入力101がデジタル信号である場合、アナログプロセッサ110及びアナログ/デジタル変換器をバイパスすることができる。
【0005】
チャネルデコーダ130は、アナログ/デジタル変換器120からのデジタルストリーム129を受け、又はソース入力101から直接的に受け、各種の信号処理機能を実行する。この機能は、周波数、サンプルレート変換、適応フィルタリング、誤り訂正、アンチエリアジング等に一般に関連する。アプリケーションに依存して、チャネルデコーダ130は、無線受信機、ベースバンド変調器、デジタル受信機、チューナ、復調器等のような様々な代替名により言及される場合がある。
【0006】
典型的なチャネルデコーダ130の複雑さを例示するために、受信されたデジタルストリーム129のMPEGストリーム139への例示的な復号化は、図1Bに示されている。受信されたストリーム129は、復調及びイコライズされ、当該技術分野で一般的な技術を使用して、QAMシンボルストリームが提供される。このQAMシンボルストリームは、チャネルデコーダ130の出力139としてMPEGストリームを生成するために復号化される。
【0007】
ソースデコーダ140は、復号化されたチャネル信号に関して、アプリケーション固有の機能を実行する。たとえば、復号化されたチャネル信号139は、ビデオストリームのMPEG符号化である場合があり、ソースデコーダ140は、MPEG信号からユーザアプリケーション150を介してディスプレイ装置にレンダリングすることができるビデオストリームへの変換に関連する逆DCT、動きベクトル補償等のような機能を実行する。入力ソース101が電話信号である場合、ソースデコーダ140は、GSM復号化のような機能を実行して、ユーザアプリケーション150を介して電話ハンドセットにレンダリングすることができる信号を提供する。
【0008】
図1A及び図1Bで例示されるような典型的な信号処理システムにおける問題点の1つには、殆どの適用分野における標準がなお進展しているという事実である。これらの標準又は新たな標準は、拡張的又は付加的な機能をサポートするために進展している。これらの追加の機能をサポートする製品は、これらの機能が利用可能となる前に設計された「前世代」装置よりも、高い販売価格又は大きな市場占有率を要求する。
【0009】
図1Bにおける例示的なチャネルデコーダ130は、たとえば、「ITU A」互換性のチャネルデコーダに対応する。このデコーダ130は、到来ストリーム129を同期するためのタイミング回復装置(TIMING)に入力を供給する同期検出器(SYNC)を含んでいる。デインタリーバ(De−IL)は、デインタレース信号をリードソロモンデコーダ(R−S)に供給する。リードソロモンデコーダは、パケットとフレームレートを同期するための同期信号をタイミング回復装置に供給する。デランダマイザ(De−R)は、受信および復号化されたストリームをフォーマッタ(FPRMAT)のためにコヒーレント入力に編成し、フォーマッタは、MPEGフォーマットされたストリーム139を出力する。
【0010】
しかし、「ITU B」互換性のあるチャネルデコーダは、同期検出器(SYNC)の直後及びデインタリーバ(De−IL)の直前に、デランダマイザ(De−R)の機能を実行する。さらに、「ITU B」では、MPEG固有のタイミング回復装置(図1Bでは図示せず)が、典型的に使用されてフォーマッタを制御し、MPEG固有のタイミングが図1Bのタイミング回復装置に供給される。したがって、「ITU A」互換性の装置から「ITU B」互換性のある装置への変化は、どこかアーキテクチャの変更を必要とする。
【0011】
プログラマブルなデジタルシグナルプロセッサは、前世代の装置を再プログラムして最新の標準をサポートすること、及び/又は追加的又は拡張的な機能を構造的な設計の変更なしに提供することを可能にするポテンシャルを提供する。しかし、このポテンシャルは、高コストなやり方により、デジタルシグナルプロセッサ(DSP)で上手く実現することができる機能に制限される。ある機能は、汎用DSPにより現在提供できない機能があり、ある機能は、帯域制限等のために特定用途又はアプリケーション特定の装置により効果的に実行されるものがある。
【0012】
また、構造的な設計は、製品向けの条件の変更の影響を最小にするポテンシャルがある。好ましくは、個々のブロック又はモジュールを置き換えて、変更される機能に関連しないモジュールへの変更を必要とすることなしに、及び全体システムのアーキテクチャへの変更することなしに、必要とされる追加の機能を提供することができるように、設計が構築される。
【0013】
前世代のモジュールは、最新世代のモジュールにより置き換えられ、全体のシステムは、その競争体質を再獲得することができる。しかし、このポテンシャルは、必要条件を良好に含んだ変更に制限される。将来的な変更を予期すること、及び最大限の設計の柔軟性を低給することへの努力にもかかわらず、新たな必要条件がシステムアーキテクチャの必要条件を生じさせることがある。
【0014】
ある例では、関連していない機能が関連する機能となり、特定の機能を提供するようになる。新たな入力信号が、これらの信号を以前使用したモジュール内で必要とされる場合がある。効率は、旧式のアーキテクチャで実現不可能等であった新たなアーキテクチャにより実現されるようになる。
【0015】
[発明の概要]
本発明の目的は、極端な設計変更を必要としないアーキテクチャへの構造的な変更を容易にするアーキテクチャを提供することにある。
本発明の更なる目的は、極端な設計変更を必要とすることのないシステムにおける機能ユニット間でのデータフローを変更するため手段を提供することにある。
本発明の更なる目的は、機能ユニット間でのプログラマブルなデータフローを容易にする装置を提供することにある。
本発明の更なる目的は、技術の進展につれて、特定用途向け装置と汎用向け装置の間での機能の再配置を容易にするアーキテクチャを提供することにある。
【0016】
これら及び他の目的は、機能ユニット間でデータを経路決定するための再構成可能なブリッジを提供することにより達成される。レジスタトランスファユニットは、それぞれの機能ユニットに関連するレジスタ間のデータの経路決定に作用する。同期及び非同期レジスタトランスファは、効果的なデジタルシグナルプロセッサのサポートのための割り込み信号の発生を含めてサポートされる。
【0017】
再構成可能なブリッジの好適な実施の形態では、補助機能を提供してレジスタ間で伝送される際にデータ項目の処理及びプリプロセスを容易にする複数の再構成可能なデータパスユニットを含んでいる。また、本発明の好適な実施の形態では、所望のレジスタ伝送及び補助処理に作用するための命令を含む命令メモリを含んでいる。
【0018】
[発明の実施の形態]
本発明は、添付図面を参照して、例示を通して詳細に記載される。図面を通して、同じ参照符号は、同じ又は対応する特徴又は機能を示している。
図2A及び図2Bは、本発明によるシステムのデータフロー200,200’の例示的な型を示している。
【0019】
図2Aの例示的なデータフロー200は、各種の機能ユニットF1〜F4 210〜240により処理され、出力Q209を生成する入力INaを示している。機能ユニットF1〜F4は、各種機能のいずれかを表すことができる。図1に例示されるようなデジタルテレビジョンの背景では、機能F1〜F4は、F4を介してフィードバックを使用し、フィルタF1の特性を変更するためのチャネルデコーダにおけるブロックを表している場合がある。この例では、ブロックF2は復調器である場合があり、ブロックF3は復調信号からパラメータを抽出してブロックF4へのフィードバックを提供する場合がある。
【0020】
技術の進展、及び新たな機能及び能力の許容につれて、データフロー200は、図2Bに例示されているように変更される必要があり、変更出力Q’209’としてこれらの機能及び能力を提供する。例示されているように、機能ユニットF2は、その出力221の機能F5 250である信号(により乗算された)により、その入力が復調されたときに、より望ましい出力を提供することがわかる場合がある。
【0021】
同様に、機能ユニットF4を介したフィードバックは、好ましくは別の入力INb202に接続(追加)されている場合がある。この変更されたデータフローは、従来のデータフローアーキテクチャへの極端な構造的な変更を典型的に必要とする変更として、例示の目的で提供される。すなわち、たとえば、図2Aの機能ブロックF1〜f4がプリント回路ボードの回路ブロックである場合、このプリント回路ボードは、機能ブロック250、乗算器260及び加算器270を含む別のボードにより置き換えられる必要がある。
【0022】
モジュールの設計が使用される場合、この場合には、それぞれの機能ブロックF1〜F5が共通のバスネットワークと連絡をとり、乗算器260及び加算器270に対応する追加のモジュールは、システムに追加される必要がある。これらブロック間での情報の流れのタイミング又はシーケンスに対する変化を必要とする場合、1つ以上の機能ブロックF1〜f4におけるインタフェースロジックがこれに準じて変更される必要がある。
【0023】
本発明によれば、これらのデータフローをサポートするシステムのアーキテクチャに対して極端な変更を必要とすることなしに、図2A及び図2Bに例示されるようなデータフローの変更のためのシステムが提供される。
【0024】
容易な理解のために、本実施の形態では、本発明の概念のパラダイムとしてチャネルデコーダが使用される。図3は、チャネルデコーダ130’を形成する構成要素310,320間でのデータフローの再構成を容易にする構造的に再構成可能なブリッジ350を含むチャネルデコーダ130’の例示的なブロック図を示している。すなわち、たとえば、図2の機能ユニットF1〜F4は、機能ユニット320又は図3のDSP310に対応している場合があり、ブリッジ350は、構成要素310,320間の相互接続を提供して、図2に例示されるブロック図に作用する。
【0025】
この例におけるブリッジ350は、機能F1に対応する機能ユニットの出力を受け、該出力を機能ユニットF2への入力として供給する。また、ブリッジ350は、機能ユニットF2の出力を受け、該出力を機能ユニットF3に供給する等して、構成要素310,320間のデータの所望の流れに作用して、ソース入力INa,INbから所望の出力Q,Q’を供給する。
【0026】
必要条件の変化が再構成可能なチャネルデコーダ130’のブリッジ350に対する変化を必要とするのみであるように、各種の技術のうちのいずれかを適用して、構成要素310,320間の通信に作用することができる。本発明の好適な実施の形態では、構成要素310,320間のデータフローは、図4に例示されるレジスタトランスファシステム及びレジスタトランスファプロトコルを介して作用される。
【0027】
図4は、本発明による構造的なプログラマブルなブリッジの例示的なブロック図を示している。プログラマブルなブリッジ350は、DSP310と機能ユニット320とをインタフェースするための複数のインタフェースレジスタ440,450を含んでいる。DSP310は、理解の容易さのために、機能ユニット320から個別のブロックとして例示されているが、概念的に、機能ユニット320のうちの1つと考えることができる。
【0028】
機能ユニット320は、典型的に特定用途向け機能ユニットであり、所与のタスクについて最適化されている。上述したように、これらの機能ユニット320は、ベースバンドモデム、チューナ、誤り訂正、フィルタ等のような従来の信号処理ブロックを含むことができる。
【0029】
「ソフトウェア無線」がより定着するにつれて、ソフトウェア無線をサポートするために開発された機能に対応する機能ブロックが一般的となる。本発明によれば、これら機能ユニット320のそれぞれは、他の機能ユニットへの及び他の機能ユニットからの通信データについて、DSP310への及びDSP310からの通信データについて、及び外部環境への及び外部環境からの通信データについて、1つ以上のインタフェースレジスタ450が割当てられる。
【0030】
データ伝送の効率及び容易さのために、機能ユニット320は、同期するやり方で典型的に動作し、パイプライン処理のやり方で構成されることがある。DSP310は、従来のプログラマブルなデジタルシグナルプロセッサであり、1つ以上のインタフェースレジスタ440を同様に使用して、機能ユニットに及び他の機能ユニットから通信し、及び外部環境に及び外部環境から通信する。
【0031】
従来の機能ユニット320とは対照的に、DSPは、同期的なイベント駆動型装置として効果的に及び効率的に動作することあり、ブリッジ350は、構成要素310,320間での適切なタイミング関係を維持するための同期信号及び割り込み信号(図示せず)を含んでいる。
【0032】
本発明の好適な実施の形態では、プログラマブルブリッジ350は、インタフェースレジスタ440,450間のデータ伝送にそれぞれが作用する複数のレジスタトランスファユニット420を含んでいる。本発明の1態様によれば、レジスタトランスファユニット420は、命令レジスタ410に記憶される命令を介して制御される。この命令は、以下の一般的な形式からなる。
ここで、Rsはそこからデータが伝送されるソースレジスタであり、Rdはそこにデータが伝送される目的地レジスタである。
【0033】
図2A及び図2BにおけるINa,INb,Q及びQ’のような外部入力及び外部出力もまた、レジスタとして扱われる。MoveI命令は、典型的にはDSP310である目的地レジスタに対応する構成要素310,320に割り込み信号を発生する。たとえば、図2Aの構造に作用するためのプログラムは、以下のように書くことができる。
(1)でのプログラムステップは、2つの入力であるINa201と機能ユニットF4の出力とを機能ユニットF1に供給する。(2)でのプログラムステップは、機能ユニットF1の出力を機能ユニットF2の入力に供給する等である。好適な実施の形態では、同じラインの命令は、DSPのクロック周期のような1つの時間周期内で実行され、次のラインの命令は、「次の」時間周期で実行される。上記4つのラインのセットは、データ周期のようなそれぞれ主要な時間周期で実行される。当該技術分野で一般的なプログラミング言語、設計言語についての他の取り決めを使用する場合がある。
【0034】
なお、プログラマブルレジスタを介した機能ユニット間でのデータの流れを制御することにより、システムアーキテクチャは、システムの物理的な変更なしに変更することができる。なお、システムアーキテクチャのこの変更は、プログラマブルなDSP310においてその機能を含むことにより、特定用途の機能ユニットの置き換えを含むことができ、したがって、プログラマブルDSPが益々高性能になるときに、システムコストを低減することができる。
【0035】
同様にして、技術の進展により、コストを低減するために機能ユニットを結合することができる場合、かかる変化をサポートするためのシステムの再構成は、プログラミングの変更を介してサポートすることができる。
【0036】
本発明の別の態様によれば、プログラマブルなブリッジ350は、再構成可能なデータパスユニット430を含んでいる。これらのデータパスユニット430は、レジスタ440,450間に伝送されたときに、データの変換を可能とするように構築される。
【0037】
好適な実施の形態では。データパスユニット430は、加算、減算、乗算及び除算のような機能を提供するために再構成可能である。他の機能もまた提供される場合がある。これらの機能は、以下のコマンドを介して作用される。
Config RDUn mode,
ここで、RDUnは、再構成可能なデータパスユニットのうちの1つの識別子であり、モードは、実行される機能である。
【0038】
以下は、図2Bの構造に作用する例示的なプログラムである。
(5)でのプログラムステップにおける“Config RDU1 add”の記載により、図4における再構成可能なデータパスユニット(RDU)430を構成して、図2Bの加算器270に対応する加算機能を作用させることを示している。“Move INb RDU1.in1”の記載により、新たな入力INb202からこのRDU270の第1入力への伝送に作用する。“Move F4.out1 RDU1.in2”の記載により、機能ユニットF4240の出力からこのRDU270への伝送に作用する。
【0039】
さらに、“Move RDU1.out1 F1.in2”は、このRDU270での加算結果を機能ユニットF1210の第2入力に移動する。同様にして、第2のRDUは、(6)での記載“Config RDU2 mpy”を通して、図2Bの乗算器260に対応する乗算器として構成され、他の記載は、このRDU260の入力及び出力の経路決定に作用する。
【0040】
理解できるように、再構成可能なデータパスを有する再構成可能なブリッジ350を設けることにより、ブリッジ350及びデータパスユニット430の構成に対する変更を介して、システムの基礎的な物理構造よりはむしろ、システムアーキテクチャに対する極端な変更に作用することができる。
【0041】
現在及び将来的な必要条件をサポートするためのシステムの能力は、レジスタトランスファユニットブロック420におけるレジスタトランスファユニットの数に依存する。K個の非ブロック化レジスタトランスファユニットは、N1×M1←K個までの同時のレジスタ伝送をサポートする。ここで、N1は全入力数であり、M1はレジスタトランスファを介して相互接続される全出力数である。
【0042】
N1及びM1、したがってKは、全ての可能な入力数N、データパスユニット430からの全ての可能な出力数、及びインタフェースレジスタ440,450に対応するように選択することができるが、N1及びM1は、ブリッジ350のコストを低減するために、発見的に基づいて、ピーク需要の推定に基づいて、選択されることが好ましい。
【0043】
同様にして、再構成可能なデータパスユニット430の数は、将来的な必要条件の推定に基づいている。典型的に、新たな技術におけるシステムは、新たな技術における変更の高い可能性のために、かなり安定した技術よりも高い比率のレジスタトランスファユニット420及びデータユニット430を有する。好適な実施の形態では、レジスタトランスファユニットを構成するために使用される命令は、相互接続を記述するためにM1*log2M+N1*log2Nビットを含んでいる。
【0044】
上述した内容は、本発明の原理を単に例示するものである。したがって、当業者であれば、本明細書で明示的に記載又は図示してはいないものの、本発明の概念を実現し、特許請求の範囲の精神及び範囲内にある様々な構成を考案することができることを理解されるであろう。
【図面の簡単な説明】
【図1】
図1A及び図1Bは、ユーザアプリケーションを介したレンダリングのためのソース入力を受信及び処理するための従来システムの例示的なブロック図である。
【図2】
図2A及び図2Bは、本発明によるシステムデータフローの例示的な型を示す図である。
【図3】
本発明によるチャネルデコーダの例示的なブロック図である。
【図4】
本発明による構造的にプログラマブルなブリッジの例示的なブロック図である。
Claims (9)
- 複数の機能ユニットとのデータの通信を容易にするために構成される複数のインタフェースレジスタと、
前記複数のインタフェースレジスタに動作可能に接続され、前記複数のインタフェースレジスタのうちのインタフェースレジスタの間でデータの伝送を容易にする複数のレジスタトランスファユニットと、
を備えるブリッジ。 - レジスタトランスファ命令を含むために構成される命令メモリをさらに含み、
前記複数のレジスタトランスファユニットと前記複数の機能ユニットとの動作可能な接続は、前記レジスタトランスファ命令を介して作用される、
請求項1記載のブリッジ。 - 前記複数のレジスタトランスファユニットに動作可能に接続され、前記インタフェースレジスタの間で伝送されるデータに関する少なくとも1つのデータ項目の変換を容易にする少なくとも1つのデータパスユニットをさらに含む、
請求項1記載のブリッジ。 - レジスタトランスファ命令を含むために構成される命令メモリをさらに含み、
前記複数のレジスタトランスファユニットと前記複数の機能ユニットと前記少なくとも1つのデータパスユニットとの動作可能な接続は、前記レジスタトランスファ命令を介して作用される、
請求項3記載のブリッジ。 - 前記複数の機能ユニットのうちの少なくとも1つは、プログラマブルなデジタルシグナルプロセッサである、
請求項1記載のブリッジ。 - デジタル入力ストリームを提供するために構成される受信機と、
前記受信機に動作可能に接続され、前記デジタル入力ストリームを復号化された信号ストリームに復号化するために構成されるチャネルデコーダと、
前記チャネルデコーダに動作可能に接続され、前記復号化された信号ストリームに基づいて、前記デジタル入力ストリームのチャネルに対応する出力をレンダリングするために構成されるユーザアプリケーションと、
を備える信号処理システムであって、前記チャネルデコーダは、
複数の処理ユニットのうちの処理ユニットとそれぞれ関連付けされている複数のインタフェースレジスタと、
前記複数のインタフェースレジスタに動作可能に接続され、前記複数のインタフェースレジスタのうちのインタフェースレジスタの間でのデータの伝送、前記複数のインタフェースレジスタのうちのインタフェースレジスタの間での前記デジタル入力ストリームのデータの伝送、及び前記復号化された信号ストリームを提供するための前記インタフェースレジスタからのデータの伝送を容易にする複数のレジスタトランスファユニットと、
を備えるブリッジを備える、
信号処理システム。 - 前記チャネルデコーダは、レジスタトランスファ命令を含むために構成される命令メモリをさらに含み、
前記複数のレジスタトランスファユニットと前記複数の処理ユニットとの動作可能な接続は、前記レジスタトランスファ命令を介して作用される、
請求項6記載の信号処理システム。 - 前記複数のレジスタトランスファユニットに動作可能に接続され、前記インタフェースレジスタの間で伝送されるデータに関する少なくとも1つのデータ項目の変換を容易にする少なくとも1つのデータパスユニットをさらに含む、
請求項6記載の信号処理システム。 - 前記チャネルデコーダは、
レジスタトランスファ命令を含むために構成される命令メモリをさらに含み、
前記複数のレジスタトランスファユニットと前記複数の処理ユニットと前記少なくとも1つのデータパスユニットの動作可能な接続は、前記レジスタトランスファ命令を介して作用される、
請求項8記載の信号処理装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/639,149 US7080183B1 (en) | 2000-08-16 | 2000-08-16 | Reprogrammable apparatus supporting the processing of a digital signal stream and method |
PCT/EP2001/009026 WO2002015565A2 (en) | 2000-08-16 | 2001-08-03 | Structurally programmable channel decoder for digital broadcast reception |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004506989A true JP2004506989A (ja) | 2004-03-04 |
Family
ID=24562929
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002520550A Withdrawn JP2004506989A (ja) | 2000-08-16 | 2001-08-03 | デジタル放送受信向けの構造的にプログラマブルなチャネルデコーダ |
Country Status (6)
Country | Link |
---|---|
US (1) | US7080183B1 (ja) |
EP (1) | EP1312207A2 (ja) |
JP (1) | JP2004506989A (ja) |
KR (1) | KR20020047233A (ja) |
CN (1) | CN1208945C (ja) |
WO (1) | WO2002015565A2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019181333A1 (ja) * | 2018-03-19 | 2019-09-26 | 株式会社日立国際電気 | ソフトウェア無線機 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070186076A1 (en) * | 2003-06-18 | 2007-08-09 | Jones Anthony M | Data pipeline transport system |
RU2006100275A (ru) | 2003-06-18 | 2006-07-10 | Амбрик, Инк. (Us) | Система разработки интегральной схемы |
TWI240169B (en) * | 2004-02-18 | 2005-09-21 | Avermedia Tech Inc | Audio-video signal transceiving processing device |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3775299D1 (de) * | 1986-01-27 | 1992-01-30 | Fujitsu Ltd | Zentrale recheneinheit. |
US4926355A (en) * | 1987-07-02 | 1990-05-15 | General Datacomm, Inc. | Digital signal processor architecture with an ALU and a serial processing section operating in parallel |
US5539911A (en) * | 1991-07-08 | 1996-07-23 | Seiko Epson Corporation | High-performance, superscalar-based computer system with out-of-order instruction execution |
US6005937A (en) * | 1994-03-07 | 1999-12-21 | International Video Network, Inc. | Universal decoder |
US5623684A (en) | 1994-05-17 | 1997-04-22 | Commquest Technologies, Inc. | Application specific processor architecture comprising pre-designed reconfigurable application elements interconnected via a bus with high-level statements controlling configuration and data routing |
US5689653A (en) * | 1995-02-06 | 1997-11-18 | Hewlett-Packard Company | Vector memory operations |
US6233637B1 (en) * | 1996-03-07 | 2001-05-15 | Sony Corporation | Isochronous data pipe for managing and manipulating a high-speed stream of isochronous data flowing between an application and a bus structure |
US5784649A (en) * | 1996-03-13 | 1998-07-21 | Diamond Multimedia Systems, Inc. | Multi-threaded FIFO pool buffer and bus transfer control system |
US5732251A (en) * | 1996-05-06 | 1998-03-24 | Advanced Micro Devices | DSP with register file and multi-function instruction sequencer for vector processing by MACU |
JPH10143350A (ja) * | 1996-11-06 | 1998-05-29 | Nec Corp | 先入れ先出しメモリ制御システム |
US5941968A (en) * | 1997-04-14 | 1999-08-24 | Advanced Micro Devices, Inc. | Computer system for concurrent data transferring between graphic controller and unified system memory and between CPU and expansion bus device |
US6128728A (en) * | 1997-08-01 | 2000-10-03 | Micron Technology, Inc. | Virtual shadow registers and virtual register windows |
US6144696A (en) * | 1997-12-31 | 2000-11-07 | At&T Corp. | Spread spectrum bit allocation algorithm |
JP3348196B2 (ja) * | 1998-03-06 | 2002-11-20 | 独立行政法人通信総合研究所 | 無線伝送システム |
US6189094B1 (en) * | 1998-05-27 | 2001-02-13 | Arm Limited | Recirculating register file |
US6223230B1 (en) * | 1998-06-15 | 2001-04-24 | Sun Microsystems, Inc. | Direct memory access in a bridge for a multi-processor system |
US6415345B1 (en) * | 1998-08-03 | 2002-07-02 | Ati Technologies | Bus mastering interface control system for transferring multistream data over a host bus |
US6292888B1 (en) * | 1999-01-27 | 2001-09-18 | Clearwater Networks, Inc. | Register transfer unit for electronic processor |
US6237069B1 (en) * | 1998-12-29 | 2001-05-22 | Oak Technology, Inc. | Apparatus and method for transferring data between memories having different word widths |
US6675187B1 (en) * | 1999-06-10 | 2004-01-06 | Agere Systems Inc. | Pipelined linear array of processor elements for performing matrix computations |
KR20020035097A (ko) * | 1999-07-15 | 2002-05-09 | 데니스 에이치. 얼백 | 다중 프로토콜 수신기 내의 복조 섹션 |
-
2000
- 2000-08-16 US US09/639,149 patent/US7080183B1/en not_active Expired - Lifetime
-
2001
- 2001-08-03 EP EP01974109A patent/EP1312207A2/en not_active Withdrawn
- 2001-08-03 JP JP2002520550A patent/JP2004506989A/ja not_active Withdrawn
- 2001-08-03 WO PCT/EP2001/009026 patent/WO2002015565A2/en not_active Application Discontinuation
- 2001-08-03 CN CNB018031781A patent/CN1208945C/zh not_active Expired - Fee Related
- 2001-08-03 KR KR1020027004797A patent/KR20020047233A/ko not_active Application Discontinuation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019181333A1 (ja) * | 2018-03-19 | 2019-09-26 | 株式会社日立国際電気 | ソフトウェア無線機 |
JPWO2019181333A1 (ja) * | 2018-03-19 | 2021-02-04 | 株式会社日立国際電気 | ソフトウェア無線機 |
Also Published As
Publication number | Publication date |
---|---|
KR20020047233A (ko) | 2002-06-21 |
CN1208945C (zh) | 2005-06-29 |
WO2002015565A3 (en) | 2002-07-11 |
US7080183B1 (en) | 2006-07-18 |
CN1408174A (zh) | 2003-04-02 |
EP1312207A2 (en) | 2003-05-21 |
WO2002015565A2 (en) | 2002-02-21 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080731 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090402 |