JP2004363364A - Metal surface processing method, method of manufacturing multilayer circuit substrate, method of manufacturing semiconductor chip mounting substrate, method of manufacturing semiconductor package and semiconductor package - Google Patents

Metal surface processing method, method of manufacturing multilayer circuit substrate, method of manufacturing semiconductor chip mounting substrate, method of manufacturing semiconductor package and semiconductor package Download PDF

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芳則 江尻
Fumio Inoue
文男 井上
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直之 浦崎
Toyoki Ito
豊樹 伊藤
Masaharu Matsuura
雅晴 松浦
Akishi Nakaso
昭士 中祖
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  • Manufacturing Of Printed Wiring (AREA)
  • Chemical Treatment Of Metals (AREA)
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a multilayer circuit board (motherboard or semiconductor chip mounting board) capable of ensuring high bonding strength between an interlayer insulating layer and wiring without forming an unevenness having a thickness of almost exceeding 1 μm and efficiently transmitting a high-speed electric signal, and to provide a method of manufacturing a semiconductor package or the like. <P>SOLUTION: The method of manufacturing a multilayer wiring board for forming a plurality of interlayer insulating layers and wiring on one side or both sides of a core substrate has steps of processing the surface of the wiring with a solution containing an imidazole-type silane coupling agent, cleaning it with water, and then drying it at a temperature of less than 50°C. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、金属表面処理方法、多層回路基板の製造方法、半導体チップ搭載基板の製造方法、半導体パッケージの製造方法及び半導体パッケージに関する。
【０００２】
【従来の技術】
近年の情報化社会の発展は目覚しく、民生機器ではパソコン、携帯電話などの小型化、軽量化、高性能化、高機能化が進められ、産業用機器としては無線基地局、光通信装置、サーバ、ルータなどのネットワーク関連機器など、大型、小型を問わず、同じように機能の向上が求められている。また、情報伝達量の増加に伴い、年々扱う信号の高周波化が進む傾向にあり、高速処理および高速伝送技術の開発が進められている。実装関係についてみると、ＬＳＩを中心に高機能化が進み、ＣＰＵ、ＤＳＰや各種のメモリなど、あるいは機器に対応したシステムオンチップ（ＳｏＣ）、システムインパッケージ（ＳｉＰ）などの開発が盛んに行われており、半導体チップの機能は年々向上し、微細化、高集積化が進んでいる。このために、半導体チップ搭載基板やマザーボードも、高周波化、高密度配線化、高機能化に対応するために、ビルドアップ方式の多層回路基板が使用されるようになってきた。
【０００３】
ビルドアップ方式の多層回路基板は、層間絶縁層形成工程と配線形成工程を相互に繰り返して製造される。この製造方法では、層間絶縁層と配線間の接着強度を確保することが重要で、これを満足するための従来の方法として、下記に示した方法が行われてきた。
【０００４】
つまり、アンカー効果によらず、シランカップリング剤を含む溶液を銅表面に塗布し、金属銅と絶縁樹脂との接着力を得る方法として、例えばイミダゾール系シランカップリング剤を含む溶液を銅表面に塗布した後、５０℃〜１５０℃の温度において、５分〜１０分乾燥させて処理を行う方法（特開平１０−２５６７２７号公報）、イミダゾール系シランカップリング剤を含む溶液に銅箔を浸漬処理した後に、水洗することなく１００℃で５分間乾燥させて処理を行う方法（特開２００２−６９６６１号公報）などがある。
【０００５】
【特許文献１】
特開平１０−２５６７２７号公報
【特許文献２】
特開２００２−６９６６１号公報
【０００６】
また、微細配線の形成においても、エッチングにより配線を形成するサブトラクト法で、歩留り良く形成できる配線は、配線幅／配線間隔（以下、Ｌ／Ｓという。）＝５０μｍ／５０μｍ限度である。更に微細なＬ／Ｓ＝３５μｍ／３５μｍ程度の配線形成では、基材表面に比較的薄い銅めっき層を形成しておき、その上にめっきレジストを形成して、電気銅めっきで導体を必要な厚さに形成し、その後めっきレジストを剥離して、比較的薄い銅めっきをソフトエッチングで除去するというセミアディティブ法が使用され始めている。
【０００７】
【発明が解決しようとする課題】
一般に、層間絶縁層と配線の接着強度を向上させる従来技術は、配線表面に１μｍを超すの凹凸を形成し、アンカー効果によって接着強度を確保していた。しかし、このように表面が１μｍを超す凹凸形状の配線に高速の電気信号を流すと、表皮効果により電気信号は配線の表面付近に集中して流れるようになるため、伝送損失が大きくなるという問題がある。また、前述のイミダゾール系シランカップリング剤による表面処理では、層間絶縁層と配線の接着強度は改善されるが、十分ではなかった。
【０００８】
本発明の目的は、上記従来技術の問題点を改善するためになされたものであり、金属表面に１μｍを超す凹凸を形成することなく層間絶縁層と金属の接着強度が確保できる金属表面処理方法、及びこの表面処理を用いて高速電気信号を効率よく伝送可能な多層回路基板（マザーボード、半導体チップ搭載基板）の製造方法と半導体パッケージ、半導体パッケージの製造方法を提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、金属表面または配線表面をイミダゾール系シランカップリング剤を含んだ溶液により処理した後、水洗を行い、さらに５０℃未満の温度において乾燥することを基本とし、次のように構成される。
（１）金属表面を、イミダゾール系シランカップリング剤を含んだ溶液により処理した後、水洗を行い、さらに５０℃未満の温度において乾燥することを特徴とする金属表面処理方法。
（２）前記イミダゾール系シランカップリング剤を含んだ溶液の濃度が、０．１重量％から５．０重量％であることを特徴とする（１）に記載の金属表面処理方法。
（３）前記金属表面に脱脂または酸洗浄を行った後、前記イミダゾール系シランカップリング剤を含んだ溶液により処理を行う工程を有する（１）または（２）に記載の金属表面処理方法。
（４）コア基板の片面または両面に、層間絶縁層形成工程と配線形成工程とを相互に繰り返し、ビルドアップ方式により多層配線基板を製造する方法において、前記配線表面を、イミダゾール系シランカップリング剤を含んだ溶液により処理した後、水洗を行い、さらに５０℃未満の温度において乾燥した後、前記層間絶縁層を形成する工程を有する多層回路基板の製造方法。
（５）前記イミダゾール系シランカップリング剤を含んだ溶液の濃度が、０．１重量％から５．０重量％であることを特徴とする（４）に記載の多層回路基板の製造方法。
（６）前記配線表面を、脱脂または酸洗浄を行った後、前記イミダゾール系シランカップリング剤を含んだ溶液により処理を行う工程を有する（４）または（５）に記載の多層回路基板の製造方法。
（７）前記配線は銅からなり、前記脱脂または酸洗浄後に、酸化剤を含む水溶液に浸漬し前記配線表面に酸化銅皮膜を形成し、次いで、還元剤を含む水溶液に浸漬し前記酸化銅皮膜を還元処理する工程を有する（６）に記載の多層回路基板の製造方法。
（８）前記配線表面粗さが、Ｒａで１．０μｍ以下になるような前記配線表面処理を行う工程を有する（４）〜（７）のいずれかに記載の多層回路基板の製造方法。
（９）前記層間絶縁層に、熱硬化性の有機絶縁材料を主成分とする材料を用いる工程を有する（４）〜（８）のいずれかに記載の多層回路基板の製造方法。
（１０）請求項４〜９のいずれかに記載の多層回路基板の製造方法を用い、さらに前記多層回路基板の一方の面に、半導体チップ接続端子を含む前記配線と、半導体チップ搭載領域及び半導体パッケージ領域を形成する工程、他方の面には、外部接続端子を含む前記配線を形成する工程を有する半導体チップ搭載基板の製造方法。
（１１）（１０）記載の製造方法で製造された半導体チップ搭載基板と、前記半導体チップ搭載基板に搭載された半導体チップと、前記半導体チップを封止する樹脂から構成されることを特徴とする半導体パッケージ。
（１２）（１０）記載の半導体チップ搭載基板の製造方法により半導体チップ搭載基板を製造する工程、前記半導体チップ搭載基板に半導体チップを搭載する工程、前記半導体チップを樹脂で封止する工程を有することを特徴とする半導体パッケージの製造方法。
【００１０】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態を説明する。ここでは、半導体チップ搭載基板について説明するが、配線表面処理方法や層間絶縁層（ビルドアップ層）形成方法等は、多層回路基板でも同様に行うことができる。
【００１１】
（イミダゾール系シランカップリング剤）
本発明で用いるイミダゾール系シランカップリング剤は、イミダゾール基を含むシランカップリング剤であればよく、特に限定はしない。また、１−イミダゾリル基、３−イミダゾリル基、４−イミダゾリル基のいずれかと、トリメトキシ基、トリエトキシ基などのトリアルコキシシリル基を共に有するイミダゾールシランカップリング剤が好ましい。具体的には、ＩＳ−１０００，ＩＳ−２０００，ＩＳ−３０００，ＩＳ−４０００，ＥＭ−１０００，ＥＭ−３０００（以上、株式会社ジャパンエナジー製、商品名）等が挙げられる。
【００１２】
（イミダゾール系シランカップリング剤の溶液）
本発明で使用するイミダゾール系シランカップリング剤の溶液の調整には、水および有機溶媒を使用することができる。有機溶媒の種類は、特に限定はしないが、メタノール、エタノール、ｎ−プロピルアルコール、ｎ−ブチルアルコールなどのアルコール類、アセトン、ブタノン、２−ペンタノンなどのケトン類などを用いることができ、これらの溶媒を１種類ないし２種類以上組み合わせて用いることもできる。
【００１３】
（イミダゾール系シランカップリング剤溶液の濃度）
本発明で用いるイミダゾール系シランカップリング剤の濃度は、特に限定はしないが、０．１重量％から５．０重量％の範囲が好ましい、さらに、０．２重量％から３．０重量％の範囲であることがより好ましい。イミダゾール系シランカップリング剤溶液による処理は、前記のように調整したイミダゾール系シランカップリング剤溶液に浸漬、スプレー噴霧、塗布等の方法により処理を行うことができる。
【００１４】
（イミダゾール系シランカップリング剤溶液の処理条件）
イミダゾール系シランカップリング剤を含んだ溶液により処理を行う時間については特に限定はしないが、１０秒から３０分が好ましく、またさらに３０秒から１５分の範囲であることがより好ましい。処理温度も特に限定はしないが、１０〜３５℃が好ましく、またさらに２０〜３０℃の範囲であることがより好ましい。また、処理後、水洗する。水洗を行うことにより、余分なイミダゾールシランカップリング剤が取り除かれ、接着強度が増加する。水洗後の乾燥は、５０℃未満で行う。１０〜４５℃がより好ましく、さらに２０〜４５℃の範囲であることが特に好ましい。水洗後の乾燥温度が、５０℃以上の場合、イミダゾール基が劣化し、銅との接着性が低下することにより、５０℃未満の場合と比較し、接着強度が低下する。
【００１５】
（金属表面または配線表面の前処理）
イミダゾール系シランカップリング剤を含んだ溶液による処理を行う前の配線表面の脱脂処理として、溶剤、アルカリ性水溶液または酸性水溶液を用いて配線表面の清浄化を行うことが好ましい。アルカリ性および酸性の水溶液であればよく、特に限定はしない。酸として硫酸、塩酸、硝酸、フッ酸、酢酸、蟻酸、シュウ酸などが挙げられ、１〜５Ｎの硫酸水溶液で配線表面を洗浄することが好ましい。脱脂、酸洗浄または脱脂と酸洗浄を組み合わせて行っても良い。
【００１６】
また、前記脱脂処理または前記酸洗浄の後、イミダゾール系シランカップリング剤を含んだ溶液による処理の前に、表面の粗化を目的とし、塩酸、硫酸、硝酸、リン酸、酢酸、塩化第二銅、硫酸第二鉄などの鉄化合物、アルカリ金属塩化物、過硫酸アンモンなどから選ばれる化合物、またはこれらを組み合わせた水溶液、または、クロム酸−硫酸、クロム酸−フッ酸、重クロム酸−ホウフッ酸などの酸性の６価クロムを含む水溶液で処理してもよい。これらの処理液の濃度および処理時間については、銅回路表面のＲａ（平均粗さ）が１．０μｍ以下となるように、適宜条件を選択して用いることが好ましい。なお、銅回路表面のＲａは、触針式表面粗さ計などを用い測定することが可能である（ＪＩＳ Ｃ ６４８１参照）。
【００１７】
配線が銅である場合は、前記脱脂処理または酸洗浄後、あるいは脱脂処理および酸洗浄さらに粗化処理後で、イミダゾール系シランカップリング剤を含んだ溶液による処理の前に、酸化剤を含む水溶液に浸漬し、銅表面に酸化銅皮膜を形成し、次いで、還元処理により酸化銅皮膜を還元し、銅回路表面に微細な凹凸形状を形成しても良い。その場合、銅回路表面のＲａが１．０μｍ以下であることが好ましい。前記酸化剤を含む水溶液としては、亜塩素酸ナトリウムなどの酸化剤を含み、更にＯＨ陰イオン源およびリン酸三ナトリウムなどの緩衝剤を含むものが好ましい。また、還元処理を行う水溶液としては、ｐＨ９．０から１３．５に調整したアルカリ性溶液中にホルムアルデヒド、パラホルムアルデヒド、芳香族アルデヒド化合物を添加した水溶液、または次亜リン酸および次亜リン酸塩などを含んだ水溶液が使用できる。
【００１８】
（半導体チップ搭載基板）
図１及び図８に、本発明の半導体チップ搭載基板の一実施例（片面ビルドアップ層２層、両面ビルドアップ層各２層）の断面模式図を示した。ここでは、図１のビルドアップ層を片面にのみ形成した実施形態で説明するが、必要に応じて図８に示したように、ビルドアップ層は両面に形成することもできる。
【００１９】
本発明の半導体チップ搭載基板は、図１に示したように、半導体チップが搭載される側の絶縁層であるコア基板１００上に、半導体チップ接続端子及び第１の層間接続端子１０１を含む第１の配線１０６ａが形成される。コア基板の他方の側には、第２の層間接続端子１０３を含む第２の配線１０６ｂが形成され、第１の層間接続端子と第２の層間接続端子は、コア基板の第１の層間接続用ＩＶＨ（インタースティシャルバイアホール）１０２を介して電気的に接続される。コア基板の第２の配線側には、ビルドアップ層１０４が形成され、ビルドアップ層上には第３の層間接続端子を含む第３の配線１０６ｃが形成され、第２の層間接続端子と第３の層間接続端子は、第２の層間接続用ＩＶＨ１０８を介して電気的に接続される。
【００２０】
ビルドアップ層が複数形成される場合は、同様の構造を積層し、最外層のビルドアップ層上には、マザーボードと接続される外部接続端子１０７が形成される。配線の形状や各々の接続端子の配置等は特に制限されず、搭載する半導体チップや目的とする半導体パッケージを製造するために、適宜設計可能である。また、半導体チップ接続端子と第１の層間接続端子等を共用することも可能である。更に、最外層のビルドアップ層上には、必要に応じてソルダレジスト等の絶縁被覆１０９を設けることもできる。
【００２１】
（コア基板）
コア基板の材質は特に問わないが、有機基材、セラミック基材、シリコン基材、ガラス基材などが使用できる。熱膨張係数や絶縁性を考慮すると、セラミックや、ガラスを用いることが好ましい。ガラスのうち非感光性ガラスとしては、ソーダ石灰ガラス（成分例：ＳｉＯ２ ６５〜７５ｗｔ％、Ａｌ２Ｏ３ ０．５〜４ｗｔ％、ＣａＯ ５〜１５ｗｔ％、ＭｇＯ ０．５〜４ｗｔ％、Ｎａ２Ｏ １０〜２０ｗｔ％）、ホウ珪酸ガラス（成分例：ＳｉＯ２ ６５〜８０ｗｔ％、Ｂ２Ｏ３ ５〜２５ｗｔ％、Ａｌ２Ｏ３ １〜５ｗｔ％、ＣａＯ ５〜８ｗｔ％、ＭｇＯ ０．５〜２ｗｔ％、Ｎａ２Ｏ ６〜１４ｗｔ％、Ｋ２Ｏ １〜６ｗｔ％）等が挙げられる。また、感光性ガラスとしてはＬｉ２Ｏ−ＳｉＯ２系結晶化ガラスに感光剤として金イオン及び銀イオンを含むものが挙げられる。
【００２２】
有機基板としては、ガラス布に樹脂を含浸させた材料を積層した基板や樹脂フィルムが使用できる。使用する樹脂としては、熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合樹脂が使用できる。熱硬化性樹脂としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキッド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス（２−ヒドロキシエチル）イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、３量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂等を用いることができる。熱可塑性樹脂としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。
【００２３】
これらの樹脂には充填材を添加しても良い。充填材としては、シリカ、タルク、水酸化アルミニウム、ホウ酸アルミニウム、窒化アルミニウム、アルミナ等が挙げられる。
【００２４】
コア基板の厚さは１００〜８００μｍの範囲であるのが、ＩＶＨ形成性の点で好ましく、更に１５０〜５００μｍの範囲であるのがより好ましい。
【００２５】
（ビルドアップ層）
層間絶縁層（ビルドアップ層）１０４は、絶縁材料からなり、絶縁材料としては、熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合樹脂が使用できる。またビルドアップ層は熱硬化性の有機絶縁材料を主成分とするのが好ましい。熱硬化性樹脂としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキッド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、シアネ―トエステル樹脂、エポキシ樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス（２−ヒドロキシエチル）イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、３量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂等を用いることができる。熱可塑性樹脂としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。
【００２６】
絶縁材料には充填材を添加しても良い。充填材としては、シリカ、タルク、水酸化アルミニウム、ホウ酸アルミニウム、窒化アルミニウム、アルミナ等が挙げられる。
【００２７】
（熱膨張係数）
半導体チップの熱膨張係数とコア基板の熱膨張係数とが近似していて、かつコア基板の熱膨張係数とビルドアップ層の熱膨張係数とが近似していることが好ましいが、これに限定したものではない。さらに、半導体チップ、コア基板、ビルドアップ層の各々の熱膨張係数をα１、α２、α３（ｐｐｍ／℃）としたとき、α１≦α２≦α３であることがより好ましい。具体的には、コア基板の熱膨張係数α２は、７〜１３ｐｐｍ／℃が好ましく、更に好ましくは９〜１１ｐｐｍ／℃である。ビルドアップ層の熱膨張係数α３は１０〜４０ｐｐｍ／℃であるのが好ましく、更に好ましくは１０〜２０ｐｐｍ／℃であり、１１〜１７ｐｐｍ／℃が特に好ましい。
【００２８】
（ヤング率）
ビルドアップ層のヤング率は、１〜５ＧＰａであるのが熱ストレスに対する応力緩和の点で好ましい。ビルドアップ層中の充填材は、ビルドアップ層の熱膨張係数が１０〜４０ｐｐｍ／℃、ヤング率が１〜５ＧＰａになるように添加量を適宜調整して添加するのが好ましい。添加量を多くするほど熱膨張係数の値が低く、また、ヤング率の値が高くなる傾向にある。
【００２９】
（平坦性）
コア基板及びビルドアップ層の表面の平坦性は、Ｒａ（平均粗さ）で０．０１〜１．０μｍであることが高速電気信号の伝達特性の面から好ましく、更に０．０１〜０．４μｍであることがより好ましい。１．０μｍを超えると形成する配線の幅変動が大きく、また、高速電気信号の減衰が大きくなる。０．０１μｍ未満では、ピール強度が十分に得られなくなるという傾向がある。なお、コア基板及びビルドアップ層の表面のＲａは、触針式表面粗さ計などを用い測定することが可能である。
【００３０】
（半導体チップ搭載基板の製造方法）
半導体チップ搭載基板は、以下の製造方法の組み合わせで製造することができる。製造工程の順番は、本発明の目的を逸脱しない範囲では、特に限定しない。
【００３１】
（配線形成方法）
配線の形成方法としては、コア基板表面またはビルドアップ層上に金属箔を形成し、金属箔の不要な箇所をエッチング除去する方法（サブトラクト法）、コア基板表面またはビルドアップ層上の必要な箇所にのみめっきにより配線を形成する方法（アディティブ法）、コア基板表面またはビルドアップ層上に薄い金属層（シード層）を形成し、その後電解めっきで必要な配線を形成した後、薄い金属層をエッチングで除去する方法（セミアディティブ法）がある。
【００３２】
（エッチングによる配線形成）
金属箔の配線となる箇所にエッチングレジストを形成し、エッチングレジストから露出した箇所に、化学エッチング液をスプレー噴霧して、不要な金属箔をエッチング除去し、配線を形成することができる。例えば、金属箔として銅箔を用いる場合、エッチングレジストは、通常の配線板に用いることのできるエッチングレジスト材料を使用することができる。例えばレジストインクをシルクスクリーン印刷してエッチングレジストを形成したり、エッチングレジスト用ネガ型感光性ドライフィルムを銅箔の上にラミネートして、その上に配線形状に光を透過するフォトマスクを重ね、紫外線で露光し、露光しなかった箇所を現像液で除去してエッチングレジストを形成する。化学エッチング液には、塩化第二銅と塩酸の溶液、塩化第二鉄溶液、硫酸と過酸化水素の溶液、過硫酸アンモニウム溶液など、通常の配線板に用いる化学エッチング液を用いることができる。
【００３３】
（めっきによる配線形成）
また、配線は、コア基板またはビルドアップ層上の必要な箇所にのみ、めっきを行うことで形成することも可能であり、通常のめっきによる配線形成技術を用いることができる。例えば、コア基板に無電解めっき用触媒を付着させた後、めっきが行われない表面部分にめっきレジストを形成して、無電解めっき液に浸漬し、めっきレジストに覆われていない箇所にのみ、無電解めっきを行い配線を形成する。
【００３４】
（セミアディティブ法による配線形成）
コア基板表面またはビルドアップ層上に、セミアディティブ法の薄い金属層（シード層）を形成する方法は、蒸着またはめっきによる方法と、金属箔を貼り合わせる方法がある。また同様の方法で、サブトラクト法の金属箔を形成することもできる。
【００３５】
（蒸着またはめっきによる薄い金属層（シード層）の形成）
コア基板表面またはビルドアップ層上に蒸着またはめっきによって薄い金属層（シード層）を形成することができる。例えば、薄い金属層（シード層）として、スパッタリングにより下地金属と薄膜銅層を形成する場合、薄膜銅層を形成するために使用されるスパッタリング装置は、２極スパッタ、３極スパッタ、４極スパッタ、マグネトロンスパッタ、ミラートロンスパッタ等を用いることができる。スパッタに用いるターゲットは、密着を確保するために、例えばＣｒ、Ｎｉ、Ｃｏ、Ｐｄ、Ｚｒ、Ｎｉ／Ｃｒ、Ｎｉ／Ｃｕ等の金属を下地金属として用い、５〜５０ｎｍスパッタリングする。その後、銅をターゲットにして２００〜５００ｎｍスパッタリングして薄膜銅層を形成できる。
【００３６】
また、コア基板表面またはビルドアップ層上に銅を０．５〜３μｍ無電解めっきし、形成することもできる。
【００３７】
（金属箔を貼り合わせる方法）
コア基板またはビルドアップ層に接着機能がある場合は、金属箔をプレスやラミネートによって貼り合わせることにより薄い金属層（シード層）を形成することもできる。しかし、薄い金属層を直接貼り合わせるのは非常に困難であるため、厚い金属箔を張り合わせた後にエッチング等により薄くする方法や、キャリア付金属箔を貼り合わせた後にキャリア層を剥離する方法などがある。例えば前者としてはキャリア銅／ニッケル／薄膜銅の三層銅箔があり、キャリア銅をアルカリエッチング液で、ニッケルをニッケルエッチング液で除去し、後者としてはアルミ、銅、絶縁樹脂などをキャリアとしたピーラブル銅箔などが使用でき、５μｍ以下の薄い金属層（シード層）を形成できる。また、厚み９〜１８μｍの銅箔を貼り付け、５μｍ以下になるように、エッチングにより均一に薄くし、薄い金属層（シード層）を形成してもかまわない。
【００３８】
（セミアディティブによる配線形成）
前述の方法で形成された薄い金属層（シード層）上に、めっきレジストを必要なパターンに形成し、薄い金属層（シード層）を介して電解銅めっきにより配線を形成する。その後、めっきレジストを剥離し、最後に薄い金属層（シード層）をエッチング等により除去し、配線が形成できる。
【００３９】
（配線の形状）
配線の形状は特に問わないが、少なくとも半導体チップが搭載される側には半導体チップ接続端子（ワイヤボンド端子等）、その反対面にはマザーボードと電気的に接続される外部接続続端子（はんだボール等が搭載される箇所）及びそれらを繋ぐ展開配線、層間接続端子等から構成される。また、配線の配置も特に問わないが、図３に示したように（内層配線、層間接続端子等は省略）、半導体チップ接続端子より内側に外部接続端子を形成したファン−インタイプや、図４に示したような半導体チップ接続端子の外側に外部接続端子を形成したファン−アウトタイプ、またはこれらを組み合わせたタイプでもよい。図５に、ファン−インタイプ半導体チップ搭載基板の平面図を、図６にファン−アウトタイプ半導体チップ搭載基板の平面図を示した。なお、半導体チップ接続端子１６の形状は、ワイヤボンド接続やフリップチップ接続などが、可能であれば、特に問わない。また、ファン−アウト、ファン−インどちらのタイプでも、ワイヤボンド接続やフリップチップ接続などは、可能である。さらに必要に応じて、半導体チップと電気的に接続されないダミーパターン２１（図６参照）を形成してもかまわない。ダミーパターンの形状や配置も特には問わないが、半導体搭載領域に均一に配置するのが好ましい。これによって、ダイボンド接着剤で半導体チップを搭載する際に、ボイドが発生しにくくなり、信頼性を向上できる。
【００４０】
（バイアホール）
本発明の半導体チップ搭載基板は、複数の配線層を有するため、各層の配線を電気的に接続するためのバイアホールを設けることができる。バイアホールは、コア基板またはビルドアップ層に接続用の穴を設け、この穴を導電性ペーストやめっき等で充填し形成できる。穴の加工方法としては、パンチやドリルなどの機械加工、レーザ加工、薬液による化学エッチング加工、プラズマを用いたドライエッチング法などがある。
【００４１】
また、ビルドアップ層のバイアホール形成方法としては、予めビルドアップ層に導電性ペーストやめっきなどで導電層を形成し、これをコア基板にプレス等で積層する方法などもある。
【００４２】
（絶縁被覆の形成）
半導体チップ搭載基板の外部接続端子側には絶縁被覆を形成することができる。パターン形成は、ワニス状の材料であれば印刷で行うことも可能であるが、より精度を確保するためには、感光性のソルダレジスト、カバーレイフィルム、フィルム状レジストを用いるのが好ましい。材質としては、エポキシ系、ポリイミド系、エポキシアクリレート系、フルオレン系の材料を用いることができる。
【００４３】
このような絶縁被覆は硬化時の収縮があるため、片面だけに形成すると基板に大きな反りを生じやすい。そこで、必要に応じて半導体チップ搭載基板の両面に絶縁被覆を形成することもできる。さらに、反りは絶縁被覆の厚みによって変化するため、両面の絶縁被覆の厚みは、反りが発生しないように調整することがより好ましい。その場合、予備検討を行い、両面の絶縁被覆の厚みを決定することが望ましい。また、薄型の半導体パッケージとするには、絶縁被覆の厚みが５０μｍ以下であることが好ましく、３０μｍ以下がより好ましい。
【００４４】
（配線のめっき）
配線の必要な部分にニッケル、金めっきを順次施すことができる。さらに必要に応じてニッケル、パラジウム、金めっきとしても良い。これらのめっきは、配線の半導体チップ接続端子と、マザーボードまたは他の半導体パッケージと電気的に接続するための外部接続端子に施されるのが一般的である。このめっきは、無電解めっき、または電解めっきのどちらを用いてもよい。
【００４５】
（半導体チップ搭載基板の製造方法）
このような半導体チップ搭載基板は、以下のような工程で製造することができる。図２の（ａ）〜（ｇ）に、本発明の半導体チップ搭載基板の製造方法の実施形態の一例を断面模式図で示した。ただし、製造工程の順番は、本発明の目的を逸脱しない範囲では、特に限定しない。
【００４６】
（工程ａ）
（工程ａ）は、図２（ａ）に示したようにコア基板１００上に第１の配線１０６ａを作製する工程である。
【００４７】
例えば片面に銅層が形成されたコア基板に第１の配線形状にエッチングレジストを形成し、塩化銅や塩化鉄などのエッチング液を用いて配線を作製することができる。ガラス基板上に銅層を作製するには、スパッタリング、蒸着、めっき等により薄膜を形成した後、電気銅めっきで膜厚を所望の厚みまでめっきすることにより、銅層を得ることができる。
【００４８】
なお、第１の配線１０６ａは、第１の層間接続端子１０１及び半導体チップ接続端子（半導体チップと電気的に接続される部分）を含んでおり、微細配線の形成方法としてはセミアディティブ法を用いても良い。
【００４９】
（工程ｂ）
（工程ｂ）は、図２（ｂ）に示したように、前記第１の層間接続端子１０１と、後述する第２の配線とを接続するための第１の層間接続用ＩＶＨ１０２（バイアホール）を形成する工程である。
【００５０】
バイアホールの形成は、コア基板が非感光性基材の場合、レーザ光を用いることができる。非感光性基材としては、前述した非感光性ガラスなどが挙げられるが、これに限定したものではない。この場合、使用するレーザ光は限定されるものではなく、ＣＯ２レーザ、ＹＡＧレーザ、エキシマレーザ等を用いることができる。また、コア基板が感光性基材の場合、バイアホール以外の領域をマスクし、バイアホール部に紫外光を照射する。なお感光性基材としては、前述した感光性ガラスなどが挙げられるが、これに限定したものではない。この場合、紫外光を照射後、熱処理とエッチングによりバイアホールを形成する。また、コア基板が、有機溶剤等の薬液による化学エッチング加工が可能な基材の場合は、化学エッチングによってバイアホールを形成することもできる。形成されたバイアホールは層間を電気的に接続するために、導電性のペーストやめっきなどで充填して層間接続のための導電層を形成することができる。
【００５１】
（工程ｃ）
（工程ｃ）は、図２（ｃ）に示したように、コア基板の第１の配線１０６ａと反対側の面に第２の配線１０６ｂを形成する工程である。コア基板の第１の配線と反対の面に（工程ａ）と同様に銅層を形成し、その銅層を必要な配線形状にエッチングレジストを形成し、塩化銅や塩化鉄等のエッチング液を用いて第２の配線を形成する。銅層の形成方法としては、（工程ａ）と同様にスパッタリング、蒸着、無電解めっきなどで銅薄膜を形成した後、電気銅めっきを用いて所望の厚みまで銅めっきすることにより銅層が得られる。
【００５２】
なお、第２の配線は第２の層間接続端子１０３を含んでおり、微細配線の形成方法としてはセミアディティブ法を用いても良い。
【００５３】
（工程ｄ）
（工程ｄ）は、図２（ｄ）に示すように前記第２の配線を形成した面にビルドアップ層（層間絶縁層）１０４を形成する工程である。まず、第２の配線表面に、前記脱脂処理または硫酸などの酸洗浄後、あるいは脱脂処理および酸洗浄さらに粗化処理後で、イミダゾール系シランカップリング剤を含んだ溶液による処理の前に、酸化剤を含む水溶液に浸漬し、銅表面に酸化銅皮膜を形成し、次いで、還元処理により酸化銅皮膜を還元し、銅回路表面に微細な凹凸形状を形成してもかまわない。その場合、銅回路表面のＲａ（平均粗さ）が１．０μｍ以下であることが好ましい。続いてイミダゾール系シランカップリング剤を含んだ溶液により処理した後、水洗を行い、さらに５０℃未満の温度において乾燥する。
【００５４】
次に、コア基板１００表面及び第２の配線１０６ｂ表面に、ビルドアップ層１０４を形成する。ビルドアップ層１０４の絶縁材料としては、前記したように熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合樹脂が使用できるが、熱硬化性樹脂を主成分とするのが好ましい。ワニス状の絶縁材料の場合、印刷やスピンコートで、またはフィルム状の絶縁材料の場合、ラミネートやプレスなどの手法を用いてビルドアップ層を得ることができる。絶縁材料が熱硬化性材料を含む場合は、さらに加熱硬化させることが望ましい。
【００５５】
（工程ｅ）
（工程ｅ）は、図２（ｅ）に示したように、前記ビルドアップ層に第２の層間接続用のＩＶＨ（バイアホール）１０８を形成する工程であり、バイアホールの形成手段としては、一般的なレーザ穴あけ装置を使用することができる。レーザ穴あけ機で用いられるレーザの種類はＣＯ２レーザ、ＹＡＧレーザ、エキシマレーザ等を用いることができるが、ＣＯ２レーザが生産性及び穴品質の点で好ましい。また、ＩＶＨ径が３０μｍ未満の場合は、レーザ光を絞ることが可能なＹＡＧレーザが適している。また、ビルドアップ層が有機溶剤等の薬液による化学エッチング加工が可能な材料の場合は、化学エッチングによってバイアホールを形成することもできる。
【００５６】
（工程ｆ）
（工程ｆ）は、図２（ｆ）に示したように、前記第２のバイアホールが形成されたビルドアップ層上に、第３の配線１０６ｃを形成する工程である。またＬ／Ｓ＝３５μｍ／３５μｍ以下の微細な配線を形成するプロセスとしては、前記したセミアディティブ法が好ましい。ビルドアップ層上に、蒸着またはめっきによる方法や金属箔を貼り合わせる方法などにより、（シード層）を形成する。前述の方法で形成された薄い金属層上に、めっきレジストを必要なパターンに形成し、薄い金属層を介して電解銅めっきにより配線を形成する。その後、めっきレジストを剥離し、最後に薄い金属層をエッチング等により除去し、微細な配線が形成できる。
【００５７】
（工程ｄ）から（工程ｆ）までを繰り返して、（図１）に示すようにビルドアップ層１０４を２層以上作製してもよい。この場合、最外のビルドアップ層に形成された層間接続端子が、外部接続端子１０７となる。
【００５８】
（工程ｇ）
（工程ｇ）は、図２（ｇ）に示したように、外部接続端子以外の配線等を保護するための絶縁被覆１０９を形成する工程である。絶縁被覆材としては、ソルダレジストが一般的に用いられ、熱硬化型や紫外線硬化型のものが使用できるが、レジスト形状を精度良く仕上げることができる紫外線硬化型のものが好ましい。
【００５９】
（半導体チップ搭載基板の形状）
半導体チップ搭載基板２２の形状は、特に問わないが、図７に示したようなフレーム形状にすることが好ましい。半導体チップ搭載基板の形状をこのようにすることで、半導体パッケージの組立てを効率よく行うことができる。以下、好ましいフレーム形状について詳細に説明する。
【００６０】
図７に示したように、半導体パッケージ領域１３（１個の半導体パッケージとなる部分）を行及び列に各々複数個等間隔で格子状に配置したブロック２３を形成する。さらに、このようなブロックを複数個行及び列に形成する。図７では、２個のブロックしか記載していないが、必要に応じて、ブロックも格子状に配置してもよい。ここで、半導体パッケージ領域間のスペース部の幅は、５０〜５００μｍが好ましく、１００〜３００μｍがより好ましい。さらに、後に半導体パッケージを切断するときに使用するダイサーのブレード幅と同じにするのが最も好ましい。
【００６１】
このように半導体パッケージ領域を配置することで、半導体チップ搭載基板の有効利用が可能になる。また、半導体チップ搭載基板の端部には、位置決めのマーク等１１を形成することが好ましく、貫通穴によるピン穴であることがより好ましい。ピン穴の形状や配置は、形成方法や半導体パッケージの組立て装置に合うように選択すればよい。
【００６２】
さらに、前記半導体パッケージ領域間のスペース部や前記ブロックの外側には補強パターン２４を形成することが好ましい。補強パターンは、別途作製し半導体チップ搭載基板と貼り合わせてもよいが、半導体パッケージ領域に形成される配線と同時に形成された金属パターンであることが好ましく、さらに、その表面には、配線と同様のニッケル、金などのめっきを施すか、絶縁被覆をすることがより好ましい。補強パターンが、このような金属の場合は、電解めっきの際のめっきリードとして利用することも可能である。また、ブロックの外側には、ダイサーで切断する際の切断位置合わせマーク２５を形成することが好ましい。このようにして、フレーム形状の半導体チップ搭載基板を作製することができる。
【００６３】
（半導体パッケージ）
図３に、本発明のフリップチップタイプ半導体パッケージの実施形態の一例を断面模式図で示した。図３に示したよう本発明の半導体パッケージは、上記本発明の半導体チップ搭載基板に、さらに半導体チップ１１１が搭載されているもので、半導体チップと半導体チップ接続端子とを接続バンプ１１２を用いてフリップチップ接続することによって電気的に接続して得ることができる。
【００６４】
さらに、これらの半導体パッケージには、図示するように、半導体チップと半導体チップ搭載基板の間をアンダーフィル材１１３で封止することが好ましい。アンダーフィル材の熱膨張係数は、半導体チップ及びコア基板１００の熱膨張係数と近似していることが好ましいがこれに限定したものではない。さらに好ましくは（半導体チップの熱膨張係数）≦（アンダーフィル材の熱膨張係数）≦（コア基板の熱膨張係数）である。さらに、半導体チップの搭載には異方導電性フィルム（ＡＣＦ）や導電性粒子を含まない接着フィルム（ＮＣＦ）を用いて行うこともできる。この場合は、アンダーフィル材で封止する必要がないため、より好ましい。さらに、半導体チップを搭載する際に超音波を併用すれば、電気的な接続が低温でしかも短時間で行えるため特に好ましい。
【００６５】
また、図４には、ワイヤボンドタイプ半導体パッケージの実施形態の断面図を示した。半導体チップの搭載には、一般のダイボンドペーストも使用できるが、ダイボンドフィルム１１７を用いるのがより好ましい。半導体チップと半導体チップ接続端子との電気的な接続は金ワイヤ１１５を用いたワイヤボンドで行うのが一般的である。半導体チップの封止は、半導体用封止樹脂１１６をトランスファモールドで行うことができる。その場合、半導体チップの少なくともフェース面を半導体用封止樹脂で封止するが、封止領域は、必要な部分だけを封止しても良いが、図４のように半導体パッケージ領域全体を封止するのが、より好ましい。これは、半導体パッケージ領域を行及び列に複数個配列した半導体チップ搭載基板において、基板と封止樹脂を同時にダイサー等で切断する場合、特に有効な方法である。
【００６６】
また、マザーボードとの電気的な接続を行うために、外部接続端子には、例えばはんだボール１１４を用いることができる。はんだボールには共晶はんだやＰｂフリーはんだが用いられる。はんだボールを外部接続端子に固着する方法としては、Ｎ２リフロー装置を用いるのが一般的であるがこれに限定したものではない。
【００６７】
半導体パッケージ領域を行及び列に複数個配列した半導体チップ搭載基板においては、最後に、ダイサー等を用いて個々の半導体パッケージに切断する。
【００６８】
以下に、本発明を実施例に基づいて詳細に説明するが、本発明はこれに限定されるものではない。
【００６９】
【実施例】
実施例１
（工程ａ）
コア基板１００として０．４ｍｍ厚のソーダガラス基板（熱膨張係数１１ｐｐｍ／℃）を用意し、片面にスパッタリングにより２００ｎｍの銅薄膜を形成した後、電気銅めっきで１０μｍの厚さまでめっきを行った。なおスパッタリングは、日本真空技術株式会社製装置型番ＭＬＨ−６３１５を用いて、以下に示した条件１で行った。その後、第１の配線１０６ａとなる部分にエッチングレジストを形成し、塩化第二鉄エッチング液を用いてエッチングして第１の配線１０６ａ（第１の層間接続端子１０１及び半導体チップ接続端子を含む）を形成した。
条件１
電流：３．５Ａ
電圧：５００Ｖ
アルゴン流量：３５ＳＣＣＭ
圧力：５×１０−３Ｔｏｒｒ（４．９×１０−２Ｐａ）
成膜速度：５ｎｍ／秒
【００７０】
（工程ｂ）
第１の配線が形成されたガラス基板の第１の配線と反対面から第１の層間接続端子に到達するまで、レーザで穴径５０μｍのＩＶＨ穴を形成した。レーザにはＹＡＧレーザＬＡＶＩＡ−ＵＶ２０００（住友重機械工業株式会社製、商品名）を使用し、周波数４ｋＨｚ、ショット数５０、マスク径０．４ｍｍの条件でＩＶＨ穴の形成を行った。
【００７１】
得られたＩＶＨの穴に導電性ペーストＭＰ−２００Ｖ（日立化成工業株式会社製、商品名）を充填して、１５０℃、３０分で硬化し、ガラス基板の第１の層間接続端子と電気的に接続し、第１の層間接続用ＩＶＨ（バイアホール）を形成した。
【００７２】
（工程ｃ）
（工程ｂ）で形成された第１の層間接続用ＩＶＨ（第１のバイアホール）と電気的に接続するために、ガラス基板の、第１の配線と反対側の面にスパッタリングにより２００ｎｍの銅薄膜を形成した後電気銅めっきで１０μｍの厚さまでめっきを行った。スパッタリングは、（工程ａ）と同様に行った。さらに、（工程ａ）と同様に第２の配線の形状にエッチングレジストを形成し、塩化第二鉄エッチング液を用いてエッチングして第２の配線１０６ｂ（第２の層間接続端子１０３を含む）を形成した。
【００７３】
（工程ｄ）
（工程ｃ）で形成した第２の配線側の面に、２００ｍｌ／Ｌに調整した酸性脱脂液Ｚ−２００（ワールドメタル社製、商品名）に、液温５０℃で２分間浸漬した後、液温５０℃の水に２分間浸漬することにより湯洗し、さらに１分間水洗した。次いで、３．６Ｎの硫酸水溶液に１分間浸漬し、１分間水洗した。以上に示した前処理を行った後、次に、酢酸によりｐＨ５に調整した水溶液に、イミダゾールシランカップリング剤ＩＳ−１０００（株式会社ジャパンエナジー製、商品名）の濃度が０．５重量％となるように調整した水溶液に２５℃で、１０分間浸漬した。さらに１分間水洗を行った後に、常温（２５℃）にて乾燥を行った。
【００７４】
次に、層間絶縁層（ビルドアップ層）１０４を次のように形成した。すなわち、シアネ―トエステル系樹脂組成物の絶縁ワニスをスピンコート法により、条件１５００ｒｐｍで、ガラス基板上に塗布し、厚み２５μｍの絶縁層を形成した後、１６０℃で５分間保持することによって半硬化し、さらに６℃／ｍｉｎの昇温速度で２３０℃まで加熱し、２３０℃で８０分間保持することにより熱硬化し、厚み１５μｍのビルドアップ層を形成した。
【００７５】
（工程ｅ）
ビルドアップ層１０４の表面から第２の層間接続用端子１０３に到達するまで、レーザで穴径５０μｍのＩＶＨ穴を形成した。レーザにはＹＡＧレーザＬＡＶＩＡ−ＵＶ２０００（住友重機械工業株式会社製、商品名）を使用し、周波数４ＫＨｚ、ショット数２０、マスク径０．４ｍｍの条件でＩＶＨ穴の形成を行った。
【００７６】
（工程ｆ）
第３の配線形成及び第２のバイアホール形成のために、スパッタリングにより、給電層となる下地金属Ｎｉ層２０ｎｍを形成し、さらに薄膜銅層２００ｎｍを形成した。スパッタリングは、日本真空技術株式会社製ＭＬＨ−６３１５を用いて以下に示した条件２で行った。
条件２
（ニッケル）
電流：５．０Ａ
電圧：３５０Ｖ
アルゴン流量：３５ＳＣＣＭ
圧力：５×１０−３Ｔｏｒｒ（４．９×１０−２Ｐａ）
成膜速度：０．３ｎｍ／秒
（銅）
電流：３．５Ａ
電圧：５００Ｖ
アルゴン流量：３５ＳＣＣＭ
圧力：５×１０−３Ｔｏｒｒ（４．９×１０−２Ｐａ）
成膜速度：５ｎｍ／秒
【００７７】
次に、めっきレジストＰＭＥＲ Ｐ−ＬＡ９００ＰＭ（東京応化工業株式会社製、商品名）を用いスピンコート法で、薄膜銅層上に、膜厚２０μｍのめっきレジスト層を形成した。１０００ｍＪ／ｃｍ２の条件で露光し、ＰＭＥＲ現像液Ｐ−７Ｇを用いて２３℃で６分間浸漬揺動し、Ｌ／Ｓ＝１０μｍ／１０μｍのレジストパターンを形成した。その後、硫酸銅めっき液を用いてパターン銅めっきを約５μｍ行った。めっきレジストの剥離は、メチルエチルケトンを用いて室温（２５℃）で１分間浸漬し除去した。下地金属Ｎｉ層及び薄膜銅層のクイックエッチングには、ＣＰＥ−７００（三菱瓦斯化学株式会社製、商品名）の５倍希釈液を用いて、３０℃で３０秒間浸漬揺動することにより、これらをエッチング除去し、配線を形成した。
【００７８】
（工程ｇ）
この後、（工程ｄ）〜（工程ｆ）までを再度繰り返し、ビルドアップ層及び外部接続端子１０７を含む最外層の配線をさらに一層形成し、最後にソルダーレジスト１０９を形成して、図１（１パッケージ分の断面図）、図５（１パッケージ分の平面図）、及び図７（半導体チップ搭載基板全体図）に示すようなファン−インタイプＢＧＡ用半導体チップ搭載基板を作製した。
【００７９】
（工程ｈ）
前記（工程ａ）〜（工程ｇ）により作製された半導体チップ搭載基板の半導体チップ搭載領域に、接続バンプ１１２の形成された半導体チップ１１１を、フリップチップボンダを用いて超音波を印加しながら必要な数だけ搭載した。さらに、半導体チップ搭載基板と半導体チップの隙間に、半導体チップ端部からアンダーフィル材を注入し、オーブンを用いて８０℃で１時間の１次硬化及び１５０℃で４時間の２次硬化を行った。次に、外部接続端子に直径０．４５ｍｍの鉛・錫共晶はんだボール１１４をＮ２リフロー装置で融着した。最後に、幅２００μｍのブレードを装着したダイサーで半導体チップ搭載基板を切断し、図３に示す半導体パッケージを作製した。
【００８０】
実施例２
（工程ａ）〜（工程ｇ）
（工程ｄ）で実施例１と同様の前処理を行った後、イミダゾールシランカップリング剤ＩＳ−１０００（株式会社ジャパンエナジー製、商品名）の濃度が０．１重量％となるように調整した水溶液に２５℃で１０分間浸漬した。さらに１分間水洗を行った後に、常温（２５℃）にて乾燥を行った。それ以外の工程は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載基板を作製した。
【００８１】
（工程ｈ）
前記（工程ａ）〜（工程ｇ）により作製された半導体チップ搭載基板の半導体チップ搭載領域に、ダイボンドフィルムＤＦ−１００（日立化成工業株式会社製、商品名）１１７を用いて、半導体チップ１１１を必要な数だけ搭載した。次に、ワイヤボンダＵＴＣ２３０（株式会社新川製、商品名）で、半導体チップ上の端子と半導体チップ搭載基板の半導体チップ接続端子とを、直径２５μｍの金ワイヤ１１５で電気的に接続した。さらに、半導体チップを封止樹脂１１６であるＣＥＬ９２００（日立化成工業株式会社製、商品名）を用いて、圧力１０ＭＰａ、温度１８０℃、時間９０秒で、図７に示した１ブロック２３を一体にトランスファモールドした。次に、温度１８０℃のオーブンで５時間の熱処理を行い、封止樹脂及びダイボンドフィルムを完全硬化して、外部接続端子に直径０．４５ｍｍの鉛・錫共晶はんだボール１１４をＮ２リフロー装置で融着した。最後に、幅２００μｍのブレードを装着したダイサーで封止樹脂と半導体チップ搭載基板を同時に切断し、図４に示した半導体パッケージを作製した。
【００８２】
実施例３
（工程ｄ）で実施例１と同様の前処理を行った後、イミダゾールシランカップリング剤ＩＳ−１０００（株式会社ジャパンエナジー製、商品名）の濃度が５．０重量％となるように調整した水溶液に２５℃で、１０分間浸漬した。さらに１分間水洗を行った後に、常温（２５℃）にて乾燥を行った。それ以外の工程は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載基板及び半導体パッケージを作製した。
【００８３】
実施例４
（工程ｄ）で、実施例１に示した前処理を行った後、黒化処理液ＨＩＳＴ−５００（日立化成工業株式会社製、商品名）に８５℃で２分４０秒間浸漬した。この後、５分間水洗し、還元処理液液ＨＩＳＴ−１００（日立化成工業株式会社製、商品名）に４０℃で２分４０秒間浸漬し、さらに１０分間水洗を行った。この前処理工程を経た後に、実施例１と同様に、酢酸によりｐＨ５に調整した水溶液に、イミダゾールシランカップリング剤ＩＳ−１０００（株式会社ジャパンエナジー製、商品名）の濃度が０．５重量％となるように調整した水溶液に２５℃で、１０分間浸漬した。さらに１分間水洗を行った後に、常温（２５℃）にて乾燥を行った。それ以外の工程は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載基板及び半導体パッケージを作製した。
【００８４】
実施例５
（工程ｄ）の還元処理まで実施例４と同様の処理を行った後、実施例２と同様に、酢酸によりｐＨ５に調整した水溶液に、イミダゾールシランカップリング剤ＩＳ−１０００（株式会社ジャパンエナジー製、商品名）の濃度が０．１重量％となるように調整した水溶液に２５℃で、１０分間浸漬した。さらに１分間水洗を行った後に、常温（２５℃）にて乾燥を行った。それ以外の工程は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載基板及び半導体パッケージを作製した。
【００８５】
実施例６
（工程ｄ）の還元処理まで実施例４と同様の処理を行った後、実施例３と同様に、酢酸によりｐＨ５に調整した水溶液に、イミダゾールシランカップリング剤ＩＳ−１０００（株式会社ジャパンエナジー製、商品名）の濃度が５．０重量％となるように調整した水溶液に２５℃で、１０分間浸漬した。さらに１分間水洗を行った後に、常温（２５℃）にて乾燥を行った。それ以外の工程は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載基板及び半導体パッケージを作製した。
【００８６】
実施例７
（工程ｄ）で実施例１と同様の前処理、同様のイミダゾールシランカップリング剤水溶液による処理を行い、水洗後、４５℃の温度にて乾燥を行った。それ以外の工程は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載基板及び半導体パッケージを作製した。
【００８７】
実施例８
防錆処理を施していない１８μｍの電解銅箔ＧＴＳ−１８（古河サーキットフォイル株式会社製、商品名）に実施例１の（工程ｄ）に記載された表面処理を施した。低誘電正接高耐熱多層材料として使用することが可能な、厚さ０．８ｍｍのガラス布−シアネ―トエステル系樹脂組成物含浸両面銅張り積層板であるＭＣＬ−ＬＸ−６７（日立化成工業株式会社製、商品名）の片面に、シアネ―トエステル系樹脂組成物をガラスクロスに含浸させたプリプレグのＧＸＡ−６７Ｎ（日立化成工業株式会社製、商品名）を、さらに最外層に前記の電解銅箔ＧＴＳ−１８を積層し、３．０ＭＰａの圧力で常温から６℃／ｍｉｎの昇温速度で２３０℃まで加熱し、２３０℃において１時間保持することにより積層接着し、接着性試験用基板を作製した。なお、絶縁樹脂層と電解銅箔との接着面は、シャイニー面（Ｓ面）側とした。
【００８８】
実施例９
電解銅箔に対する表面処理が、実施例２の（工程ｄ）に記載された表面処理である以外は、実施例８と同様に行った。
【００８９】
実施例１０
電解銅箔に対する表面処理が、実施例３の（工程ｄ）に記載された表面処理である以外は、実施例８と同様に行った。
【００９０】
実施例１１
電解銅箔に対する表面処理が、実施例４の（工程ｄ）に記載された表面処理である以外は、実施例８と同様に行った。
【００９１】
実施例１２
電解銅箔に対する表面処理が、実施例５の（工程ｄ）に記載された表面処理である以外は、実施例８と同様に行った。
【００９２】
実施例１３
電解銅箔に対する表面処理が、実施例６の（工程ｄ）に記載された表面処理である以外は、実施例８と同様に行った。
【００９３】
実施例１４
電解銅箔に対する表面処理が、実施例７の（工程ｄ）に記載された表面処理である以外は、実施例８と同様に行った。
【００９４】
比較例１
（工程ｄ）で、実施例１と同様の前処理のみ行い、イミダゾールシランカップリング剤水溶液による処理は行わなかった。それ以外の工程は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載基板及び半導体パッケージを作製した
【００９５】
比較例２
（工程ｄ）で、実施例１と同様の前処理を行った後、実施例１と同様のイミダゾールシランカップリング剤水溶液による処理を行い、水洗後、７５℃の温度にて乾燥を行った。それ以外の工程は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載基板及び半導体パッケージを作製した
【００９６】
比較例３
（工程ｄ）で、実施例１と同様の前処理を行った後、実施例１と同様のイミダゾールシランカップリング剤水溶液による処理を行い、水洗を行うことなく、常温（２５℃）にて乾燥を行った。それ以外の工程は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載基板及び半導体パッケージを作製した
【００９７】
比較例４
電解銅箔に対する表面処理が、比較例１の（工程ｄ）に記載された表面処理である以外は、実施例８と同様に行った。
【００９８】
比較例５
電解銅箔に対する表面処理が、比較例２の（工程ｄ）に記載された表面処理である以外は、実施例８と同様に行った。
【００９９】
比較例６
電解銅箔に対する表面処理が、比較例３の（工程ｄ）に記載された表面処理である以外は、実施例８と同様に行った。
【０１００】
以上のように作製した半導体パッケージに対し、以下の信頼性試験試験を行った。また、実施例８〜１４及び比較例４〜６に記載の接着性試験用基板を用い、接着性試験を行った。それらの結果を表１、２に示した。
【０１０１】
（半導体パッケージの信頼性試験）
各々の半導体パッケージを、吸湿処理を行った後、到達温度２４０℃、長さ２ｍのリフロー炉に０．５ｍ／分の条件で流し、２２個のサンプルをリフローし、クラックの発生を調べ、発生した場合をＮＧとした。結果を表１に示した。また、同様に２２個のサンプルを厚さ０．８ｍｍのマザーボードに実装し、−５５℃、３０分〜１２５℃、３０分の条件で温度サイクル試験を行い、試験後、ヒューレットパッカード社製マルチメータ３４５７Ａを用い、導通抵抗値を測定し、はんだボールの接続信頼性を調べた。初期抵抗値より１０％以上、抵抗値が変化した場合をＮＧとした。結果を表１に示した。
【０１０２】
（接着性試験）
接着性の指標となるピール強度（ｇｆ／ｃｍ）の測定には、レオメータＮＲＭ−３００２Ｄ−Ｈ（不動工業株式会社製、商品名）を用い、電解銅箔を基板に対して角度を９０度に常に維持し、基板と垂直方向に５０ｍｍ／ｍｉｎの速度で引き剥がした。ピール強度の値が５００ｇｆ／ｃｍ以上の値を示した場合を○、５００ｇｆ／ｃｍ未満の値を示した場合を×とした。結果を表２に示した。
【０１０３】
【表１】

Figure 2004363364
【０１０４】
【表２】
Figure 2004363364
【０１０５】
【発明の効果】
実施例１から１４に示したように、本発明の場合、銅箔と絶縁樹脂との接着強度（ピール強度）は、５００ｇｆ／ｃｍ以上あり、また作製した半導体パッケージの接続信頼性も極めて良好であった。それに対し、比較例１から６に示したように、イミダゾールシランカップリング剤を含む溶液で未処理の場合はもちろんのこと、処理後水洗を省略した場合、また水洗後の乾燥が７５℃の場合は、接着強度（ピール強度）は、５００ｇｆ／ｃｍ未満であり、また作製した半導体パッケージの接続信頼性も不十分であった。したがって本発明のイミダゾール系シランカップリング剤を含む溶液で処理を行った後、水洗を行い、さらに５０℃未満の温度において乾燥することで、配線の表面に１μｍを超す凹凸を形成することなく層間絶縁層と配線の接着強度が確保でき、接続信頼性が良好でかつ、高速電気信号を効率よく伝送可能な多層回路基板（マザーボード、半導体チップ搭載基板）と半導体パッケージが製造できる。
【図面の簡単な説明】
【図１】本発明の一実施形態が適用される半導体チップ搭載基板の断面図。
【図２】（ａ）〜（ｇ）は本発明の半導体チップ搭載基板の製造方法の一実施形態を示す工程図。
【図３】本発明の一実施形態が適用されるフリップチップタイプ半導体パッケージの断面図。
【図４】本発明の一実施形態が適用されるワイヤボンドタイプ半導体パッケージの断面図。
【図５】本発明のファン−インタイプ半導体チップ搭載基板の平面図。
【図６】本発明のファン−アウトタイプ半導体チップ搭載基板の平面図。
【図７】本発明の半導体チップ搭載基板のフレーム形状を表す平面図。
【図８】本発明の一実施形態が適用される半導体チップ搭載基板の断面図。
【符号の説明】
１１．位置決めマーク（位置合わせ用ガイド穴）
１３．半導体パッケージ領域
１４．ダイボンドフィルム接着領域（フリップチップタイプ）
１５．半導体チップ搭載領域（フリップチップタイプ）
１６．半導体チップ接続端子
１７．ダイボンドフィルム接着領域（ワイヤボンドタイプ）
１８．半導体チップ搭載領域（ワイヤボンドタイプ）
１９．外部接続端子
２０．展開配線
２１．ダミーパターン
２２．半導体チップ搭載基板
２３．ブロック
２４．補強パターン
２５．切断位置合わせマーク
１００ コア基板
１０１ 第１の層間接続端子
１０２ 第１の層間接続用ＩＶＨ（バイアホール）
１０３ 第２の層間接続端子
１０４ 層間絶縁層（ビルドアップ層）
１０５ 第３の層間接続用ＩＶＨ（バイアホール）
１０６ａ 第１の配線
１０６ｂ 第２の配線
１０６ｃ 第３の配線
１０７ 外部接続端子
１０８ 第２の層間接続用ＩＶＨ（バイアホール）
１０９ 絶縁被覆（ソルダレジスト）
１１１ 半導体チップ
１１２ 接続バンプ
１１３ アンダーフィル材
１１４ はんだボール
１１５ 金ワイヤ
１１６ 半導体用封止樹脂
１１７ ダイボンドフィルム[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a metal surface treatment method, a multilayer circuit board manufacturing method, a semiconductor chip mounting board manufacturing method, a semiconductor package manufacturing method, and a semiconductor package.
[0002]
[Prior art]
In recent years, the development of the information society has been remarkable. For consumer equipment, personal computers, mobile phones, etc. have been reduced in size, weight, performance, and functionality. For industrial equipment, wireless base stations, optical communication devices, and servers Similarly, there is a demand for improved functions of network-related devices such as routers, both large and small. Further, as the amount of information transmission increases, the frequency of signals to be handled tends to increase year by year, and high-speed processing and high-speed transmission technology are being developed. Looking at the mounting relationship, advanced functions have been developed mainly for LSIs, and the development of CPUs, DSPs, various types of memories, etc., or system-on-chip (SoC) and system-in-package (SiP) compatible with devices has been actively carried out. The functions of semiconductor chips are improving year by year, and miniaturization and high integration are progressing. For this reason, a multi-layer circuit board of a build-up type has come to be used for a semiconductor chip mounting board and a motherboard in order to cope with higher frequency, higher density wiring, and higher functionality.
[0003]
A build-up type multilayer circuit board is manufactured by repeating an interlayer insulating layer forming step and a wiring forming step. In this manufacturing method, it is important to ensure the adhesive strength between the interlayer insulating layer and the wiring, and the following method has been performed as a conventional method for satisfying this.
[0004]
In other words, regardless of the anchor effect, as a method of applying a solution containing a silane coupling agent to the copper surface and obtaining an adhesive force between the metallic copper and the insulating resin, for example, a solution containing an imidazole-based silane coupling agent is applied to the copper surface. After coating, the coating is dried at a temperature of 50 ° C. to 150 ° C. for 5 minutes to 10 minutes (JP-A-10-256727), and the copper foil is immersed in a solution containing an imidazole silane coupling agent. After that, there is a method of performing a treatment by drying at 100 ° C. for 5 minutes without washing with water (JP-A-2002-69661).
[0005]
[Patent Document 1]
JP-A-10-256727 [Patent Document 2]
JP 2002-69661 A
Also in the formation of fine wiring, the wiring that can be formed with high yield by the subtractive method of forming wiring by etching has a wiring width / wiring interval (hereinafter referred to as L / S) = 50 μm / 50 μm limit. In the formation of finer wiring having a fine L / S of about 35 μm / 35 μm, a relatively thin copper plating layer is formed on the surface of the base material, a plating resist is formed thereon, and a conductor is required by electrolytic copper plating. A semi-additive method is beginning to be used, in which a relatively thin copper plating is removed by soft etching after forming a thickness and then removing a plating resist.
[0007]
[Problems to be solved by the invention]
In general, in the prior art for improving the bonding strength between an interlayer insulating layer and a wiring, irregularities of more than 1 μm are formed on the wiring surface, and the bonding strength is secured by an anchor effect. However, when a high-speed electric signal is caused to flow through a wiring having an uneven surface whose surface exceeds 1 μm, the electric signal flows intensively in the vicinity of the surface of the wiring due to a skin effect, thereby increasing transmission loss. There is. Further, the surface treatment with the above-mentioned imidazole silane coupling agent improves the adhesive strength between the interlayer insulating layer and the wiring, but is not sufficient.
[0008]
SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems of the prior art, and a metal surface treatment method capable of securing an adhesive strength between an interlayer insulating layer and a metal without forming irregularities exceeding 1 μm on the metal surface. Another object of the present invention is to provide a method of manufacturing a multilayer circuit board (mother board, semiconductor chip mounting board), a semiconductor package, and a method of manufacturing a semiconductor package capable of efficiently transmitting a high-speed electric signal using the surface treatment.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, the present invention is based on a method in which a metal surface or a wiring surface is treated with a solution containing an imidazole-based silane coupling agent, washed with water, and further dried at a temperature of less than 50 ° C. Is configured as follows.
(1) A metal surface treatment method comprising treating a metal surface with a solution containing an imidazole-based silane coupling agent, washing with water, and further drying at a temperature of less than 50 ° C.
(2) The metal surface treatment method according to (1), wherein the concentration of the solution containing the imidazole-based silane coupling agent is from 0.1% by weight to 5.0% by weight.
(3) The metal surface treatment method according to (1) or (2), further comprising a step of performing a treatment with a solution containing the imidazole-based silane coupling agent after performing degreasing or acid cleaning on the metal surface.
(4) A method of manufacturing a multilayer wiring board by a build-up method by repeating an interlayer insulating layer forming step and a wiring forming step on one or both sides of a core substrate, wherein the imidazole-based silane coupling agent is used. A method of manufacturing a multilayer circuit board, comprising a step of performing a treatment with a solution containing, washing with water, and drying at a temperature of less than 50 ° C., and then forming the interlayer insulating layer.
(5) The method for manufacturing a multilayer circuit board according to (4), wherein the concentration of the solution containing the imidazole-based silane coupling agent is 0.1% by weight to 5.0% by weight.
(6) The method of manufacturing a multilayer circuit board according to (4) or (5), further comprising a step of performing a treatment containing a solution containing the imidazole-based silane coupling agent after performing degreasing or acid cleaning on the wiring surface. Method.
(7) The wiring is made of copper. After the degreasing or acid cleaning, the wiring is immersed in an aqueous solution containing an oxidizing agent to form a copper oxide film on the surface of the wiring, and then immersed in an aqueous solution containing a reducing agent to form the copper oxide film. The method for producing a multilayer circuit board according to (6), further comprising the step of:
(8) The method for manufacturing a multilayer circuit board according to any one of (4) to (7), further comprising a step of performing the wiring surface treatment so that the wiring surface roughness is 1.0 μm or less in Ra.
(9) The method for manufacturing a multilayer circuit board according to any one of (4) to (8), further comprising a step of using a material mainly containing a thermosetting organic insulating material for the interlayer insulating layer.
(10) The method for manufacturing a multilayer circuit board according to any one of claims 4 to 9, wherein the wiring including a semiconductor chip connection terminal, a semiconductor chip mounting area, and a semiconductor are provided on one surface of the multilayer circuit board. A method of manufacturing a semiconductor chip mounting substrate, comprising: a step of forming a package region; and a step of forming the wiring including external connection terminals on the other surface.
(11) A semiconductor chip mounting substrate manufactured by the manufacturing method described in (10), a semiconductor chip mounted on the semiconductor chip mounting substrate, and a resin for sealing the semiconductor chip. Semiconductor package.
(12) A step of manufacturing a semiconductor chip mounting board by the method of manufacturing a semiconductor chip mounting board according to (10), a step of mounting a semiconductor chip on the semiconductor chip mounting board, and a step of sealing the semiconductor chip with a resin. A method for manufacturing a semiconductor package, comprising:
[0010]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. Here, a semiconductor chip mounting substrate will be described. However, a wiring surface treatment method, an interlayer insulating layer (build-up layer) forming method, and the like can be similarly performed on a multilayer circuit substrate.
[0011]
(Imidazole silane coupling agent)
The imidazole-based silane coupling agent used in the present invention is not particularly limited as long as it is a silane coupling agent containing an imidazole group. Further, an imidazole silane coupling agent having a 1-imidazolyl group, a 3-imidazolyl group, or a 4-imidazolyl group and a trialkoxysilyl group such as a trimethoxy group and a triethoxy group is preferable. Specific examples include IS-1000, IS-2000, IS-3000, IS-4000, EM-1000, and EM-3000 (all of which are manufactured by Japan Energy Corporation, trade names).
[0012]
(Solution of imidazole silane coupling agent)
Water and an organic solvent can be used for adjusting the solution of the imidazole-based silane coupling agent used in the present invention. Although the type of the organic solvent is not particularly limited, alcohols such as methanol, ethanol, n-propyl alcohol, and n-butyl alcohol, ketones such as acetone, butanone, and 2-pentanone can be used. One or more solvents may be used in combination.
[0013]
(Concentration of imidazole silane coupling agent solution)
The concentration of the imidazole-based silane coupling agent used in the present invention is not particularly limited, but is preferably in the range of 0.1% by weight to 5.0% by weight, and more preferably in the range of 0.2% by weight to 3.0% by weight. More preferably, it is within the range. The treatment with the imidazole-based silane coupling agent solution can be performed by a method such as immersion, spraying, or application in the imidazole-based silane coupling agent solution adjusted as described above.
[0014]
(Treatment conditions of imidazole silane coupling agent solution)
The time for performing the treatment with the solution containing the imidazole-based silane coupling agent is not particularly limited, but is preferably from 10 seconds to 30 minutes, and more preferably from 30 seconds to 15 minutes. Although the treatment temperature is not particularly limited, it is preferably 10 to 35 ° C, and more preferably 20 to 30 ° C. After the treatment, it is washed with water. By performing the water washing, an excess imidazole silane coupling agent is removed, and the adhesive strength is increased. Drying after washing with water is performed at less than 50 ° C. The temperature is more preferably from 10 to 45 ° C, and particularly preferably from 20 to 45 ° C. When the drying temperature after washing with water is 50 ° C. or higher, the imidazole group is deteriorated and the adhesiveness to copper is reduced, so that the adhesive strength is reduced as compared with the case where the temperature is lower than 50 ° C.
[0015]
(Pretreatment of metal surface or wiring surface)
As the degreasing treatment of the wiring surface before performing the treatment with the solution containing the imidazole silane coupling agent, it is preferable to clean the wiring surface using a solvent, an alkaline aqueous solution or an acidic aqueous solution. Any alkaline and acidic aqueous solution can be used, and there is no particular limitation. Examples of the acid include sulfuric acid, hydrochloric acid, nitric acid, hydrofluoric acid, acetic acid, formic acid, and oxalic acid. It is preferable to wash the wiring surface with a 1 to 5N aqueous sulfuric acid solution. Degreasing, acid cleaning, or a combination of degreasing and acid cleaning may be performed.
[0016]
Further, after the degreasing treatment or the acid washing, before the treatment with the solution containing the imidazole-based silane coupling agent, for the purpose of surface roughening, hydrochloric acid, sulfuric acid, nitric acid, phosphoric acid, acetic acid, secondary chloride. Compounds selected from copper, iron compounds such as ferric sulfate, alkali metal chlorides, ammonium persulfate and the like, or an aqueous solution obtained by combining them, or chromic acid-sulfuric acid, chromic acid-hydrofluoric acid, dichromic acid-borane The treatment may be performed with an aqueous solution containing acidic hexavalent chromium such as an acid. Regarding the concentration of these treatment solutions and the treatment time, it is preferable to select and use appropriate conditions so that Ra (average roughness) of the copper circuit surface is 1.0 μm or less. The Ra of the copper circuit surface can be measured using a stylus-type surface roughness meter or the like (see JIS C6481).
[0017]
When the wiring is made of copper, after the degreasing treatment or the acid cleaning, or after the degreasing treatment and the acid cleaning and the roughening treatment, before the treatment with the solution containing the imidazole silane coupling agent, the aqueous solution containing the oxidizing agent is used. To form a copper oxide film on the copper surface, and then reduce the copper oxide film by a reduction treatment to form fine irregularities on the copper circuit surface. In that case, it is preferable that Ra on the surface of the copper circuit is 1.0 μm or less. The aqueous solution containing the oxidizing agent preferably contains an oxidizing agent such as sodium chlorite, and further contains an OH anion source and a buffering agent such as trisodium phosphate. Examples of the aqueous solution to be subjected to the reduction treatment include an aqueous solution obtained by adding formaldehyde, paraformaldehyde, and an aromatic aldehyde compound to an alkaline solution adjusted to pH 9.0 to 13.5, or hypophosphorous acid and hypophosphite. Can be used.
[0018]
(Semiconductor chip mounting board)
1 and 8 are schematic cross-sectional views of one embodiment of the semiconductor chip mounting substrate of the present invention (two single-sided build-up layers and two double-sided build-up layers). Here, the embodiment in which the build-up layer of FIG. 1 is formed only on one side will be described. However, as shown in FIG. 8, the build-up layer may be formed on both sides as needed.
[0019]
As shown in FIG. 1, the semiconductor chip mounting substrate of the present invention includes a semiconductor chip mounting terminal and a first interlayer connection terminal 101 on a core substrate 100 which is an insulating layer on the side on which the semiconductor chip is mounted. One wiring 106a is formed. On the other side of the core substrate, a second wiring 106b including the second interlayer connection terminal 103 is formed, and the first interlayer connection terminal and the second interlayer connection terminal are connected to the first interlayer connection terminal of the core substrate. Are electrically connected through an IVH (interstitial via hole) 102. A build-up layer 104 is formed on the second wiring side of the core substrate, and a third wiring 106c including a third interlayer connection terminal is formed on the build-up layer. The third interlayer connection terminal is electrically connected via the second interlayer connection IVH 108.
[0020]
When a plurality of build-up layers are formed, the same structure is laminated, and an external connection terminal 107 connected to the motherboard is formed on the outermost build-up layer. The shape of the wiring and the arrangement of the respective connection terminals are not particularly limited, and can be appropriately designed in order to manufacture a semiconductor chip to be mounted or a target semiconductor package. It is also possible to share the semiconductor chip connection terminal and the first interlayer connection terminal and the like. Further, an insulating coating 109 such as a solder resist can be provided on the outermost build-up layer as needed.
[0021]
(Core substrate)
The material of the core substrate is not particularly limited, but an organic substrate, a ceramic substrate, a silicon substrate, a glass substrate, or the like can be used. In consideration of the coefficient of thermal expansion and insulating properties, it is preferable to use ceramic or glass. The non-photosensitive glass out of a glass, soda lime glass (component example: SiO 2 65~75wt%, Al 2 O 3 0.5~4wt%, CaO 5~15wt%, MgO 0.5~4wt%, Na 2 O 10-20 wt%), borosilicate glass (example components: SiO 2 65-80 wt%, B 2 O 3 5-25 wt%, Al 2 O 3 1-5 wt%, CaO 5-8 wt%, MgO 0.5 ２2 wt%, Na 2 O 6 ２14 wt%, K 2 O 1 ｗｔ6 wt%). Examples of the photosensitive glass include those containing Li 2 O—SiO 2 -based crystallized glass containing gold ions and silver ions as a photosensitive agent.
[0022]
As the organic substrate, a substrate in which a material obtained by impregnating a resin into a glass cloth or a resin film can be used. As the resin to be used, a thermosetting resin, a thermoplastic resin, or a mixed resin thereof can be used. Examples of the thermosetting resin include phenol resin, urea resin, melamine resin, alkyd resin, acrylic resin, unsaturated polyester resin, diallyl phthalate resin, epoxy resin, silicone resin, resin synthesized from cyclopentadiene, and tris (2-hydroxyethyl ) Resin containing isocyanurate, resin synthesized from aromatic nitrile, resin containing trimerized aromatic dicyanamide resin, resin containing triallyl trimethacrylate, furan resin, ketone resin, xylene resin, thermosetting containing condensed polycyclic aromatic Resins, benzocyclobutene resins and the like can be used. Examples of the thermoplastic resin include a polyimide resin, a polyphenylene oxide resin, a polyphenylene sulfide resin, an aramid resin, and a liquid crystal polymer.
[0023]
A filler may be added to these resins. Examples of the filler include silica, talc, aluminum hydroxide, aluminum borate, aluminum nitride, and alumina.
[0024]
The thickness of the core substrate is preferably in the range of 100 to 800 μm from the viewpoint of IVH forming property, and more preferably in the range of 150 to 500 μm.
[0025]
(Build-up layer)
The interlayer insulating layer (build-up layer) 104 is made of an insulating material. As the insulating material, a thermosetting resin, a thermoplastic resin, or a mixed resin thereof can be used. The build-up layer preferably contains a thermosetting organic insulating material as a main component. Thermosetting resins include phenolic resins, urea resins, melamine resins, alkyd resins, acrylic resins, unsaturated polyester resins, diallyl phthalate resins, cyanate ester resins, epoxy resins, silicone resins, resins synthesized from cyclopentadiene, and tris Resin containing (2-hydroxyethyl) isocyanurate, resin synthesized from aromatic nitrile, trimerized aromatic dicyanamide resin, resin containing triallyl trimethacrylate, furan resin, ketone resin, xylene resin, condensed polycyclic aromatic A thermosetting resin containing a group, a benzocyclobutene resin, or the like can be used. Examples of the thermoplastic resin include a polyimide resin, a polyphenylene oxide resin, a polyphenylene sulfide resin, an aramid resin, and a liquid crystal polymer.
[0026]
A filler may be added to the insulating material. Examples of the filler include silica, talc, aluminum hydroxide, aluminum borate, aluminum nitride, and alumina.
[0027]
(Coefficient of thermal expansion)
Preferably, the coefficient of thermal expansion of the semiconductor chip and the coefficient of thermal expansion of the core substrate are similar, and the coefficient of thermal expansion of the core substrate and the coefficient of thermal expansion of the build-up layer are preferably similar, but this is not a limitation. Not something. Further, when the thermal expansion coefficients of the semiconductor chip, the core substrate, and the buildup layer are α1, α2, and α3 (ppm / ° C.), it is more preferable that α1 ≦ α2 ≦ α3. Specifically, the thermal expansion coefficient α2 of the core substrate is preferably from 7 to 13 ppm / ° C., and more preferably from 9 to 11 ppm / ° C. The thermal expansion coefficient α3 of the build-up layer is preferably 10 to 40 ppm / ° C., more preferably 10 to 20 ppm / ° C., and particularly preferably 11 to 17 ppm / ° C.
[0028]
(Young's modulus)
The build-up layer preferably has a Young's modulus of 1 to 5 GPa in terms of stress relaxation against thermal stress. The filler in the build-up layer is preferably added in an appropriate amount so that the build-up layer has a thermal expansion coefficient of 10 to 40 ppm / ° C. and a Young's modulus of 1 to 5 GPa. As the amount of addition increases, the value of the coefficient of thermal expansion tends to decrease, and the value of the Young's modulus tends to increase.
[0029]
(Flatness)
The flatness of the surfaces of the core substrate and the build-up layer is preferably 0.01 to 1.0 μm in terms of Ra (average roughness) from the viewpoint of transmission characteristics of high-speed electric signals, and more preferably 0.01 to 0.4 μm. Is more preferable. If it exceeds 1.0 μm, the width variation of the wiring to be formed is large, and the attenuation of the high-speed electric signal is large. If it is less than 0.01 μm, there is a tendency that sufficient peel strength cannot be obtained. The Ra of the surfaces of the core substrate and the build-up layer can be measured using a stylus type surface roughness meter or the like.
[0030]
(Method of manufacturing semiconductor chip mounting substrate)
The semiconductor chip mounting substrate can be manufactured by a combination of the following manufacturing methods. The order of the manufacturing steps is not particularly limited without departing from the purpose of the present invention.
[0031]
(Wiring forming method)
The wiring may be formed by forming a metal foil on the surface of the core substrate or on the build-up layer, and removing unnecessary portions of the metal foil by etching (subtract method), or a necessary portion on the surface of the core substrate or the build-up layer. Forming a wiring by plating only (additive method), forming a thin metal layer (seed layer) on the core substrate surface or on the build-up layer, and then forming the necessary wiring by electrolytic plating, and then forming the thin metal layer. There is a method of removing by etching (semi-additive method).
[0032]
(Wiring formation by etching)
An etching resist is formed on a portion of the metal foil to be a wiring, and a chemical etching solution is sprayed and sprayed on a portion exposed from the etching resist to remove unnecessary metal foil by etching to form a wiring. For example, when a copper foil is used as the metal foil, an etching resist that can be used for a normal wiring board can be used as the etching resist. For example, a resist ink is silk-screen printed to form an etching resist, or a negative photosensitive dry film for etching resist is laminated on copper foil, and a photomask that transmits light in the form of wiring is superimposed on it, The resist is exposed to ultraviolet light, and the unexposed portions are removed with a developer to form an etching resist. As the chemical etching solution, a chemical etching solution used for ordinary wiring boards such as a solution of cupric chloride and hydrochloric acid, a solution of ferric chloride, a solution of sulfuric acid and hydrogen peroxide, and an ammonium persulfate solution can be used.
[0033]
(Wiring formation by plating)
Also, the wiring can be formed by plating only necessary portions on the core substrate or the build-up layer, and a wiring forming technique by ordinary plating can be used. For example, after attaching a catalyst for electroless plating to a core substrate, a plating resist is formed on a surface portion where plating is not performed, immersed in an electroless plating solution, and only in a portion not covered with the plating resist, The wiring is formed by electroless plating.
[0034]
(Wiring formation by semi-additive method)
Methods of forming a thin metal layer (seed layer) by the semi-additive method on the surface of the core substrate or on the build-up layer include a method by vapor deposition or plating and a method of bonding a metal foil. In the same manner, a metal foil of a subtractive method can be formed.
[0035]
(Formation of thin metal layer (seed layer) by vapor deposition or plating)
A thin metal layer (seed layer) can be formed on the core substrate surface or the build-up layer by vapor deposition or plating. For example, when a base metal and a thin-film copper layer are formed by sputtering as a thin metal layer (seed layer), a sputtering apparatus used for forming the thin-film copper layer is two-pole sputtering, three-pole sputtering, or four-pole sputtering. , Magnetron sputtering, mirrortron sputtering, or the like can be used. The target used for the sputtering is, for example, a metal such as Cr, Ni, Co, Pd, Zr, Ni / Cr, or Ni / Cu as a base metal, and is sputtered for 5 to 50 nm in order to secure adhesion. Thereafter, a thin film copper layer can be formed by sputtering with a target of copper at 200 to 500 nm.
[0036]
Alternatively, copper may be formed by electroless plating 0.5 to 3 μm of copper on the surface of the core substrate or on the build-up layer.
[0037]
(How to attach metal foil)
When the core substrate or the build-up layer has an adhesive function, a thin metal layer (seed layer) can be formed by bonding metal foil by pressing or laminating. However, since it is very difficult to directly attach a thin metal layer, a method of attaching a thick metal foil and then thinning it by etching or the like, or a method of peeling a carrier layer after attaching a metal foil with a carrier and the like are used. is there. For example, as the former, there is a three-layer copper foil of carrier copper / nickel / thin film copper, and the carrier copper is removed with an alkali etching solution and nickel is removed with a nickel etching solution, and as the latter, aluminum, copper, insulating resin, etc. are used as carriers. A peelable copper foil or the like can be used, and a thin metal layer (seed layer) of 5 μm or less can be formed. Alternatively, a copper foil having a thickness of 9 to 18 μm may be adhered and uniformly thinned by etching so that the thickness becomes 5 μm or less, and a thin metal layer (seed layer) may be formed.
[0038]
(Semi-additive wiring formation)
A plating resist is formed in a required pattern on the thin metal layer (seed layer) formed by the method described above, and wiring is formed by electrolytic copper plating via the thin metal layer (seed layer). Thereafter, the plating resist is peeled off, and finally the thin metal layer (seed layer) is removed by etching or the like, so that a wiring can be formed.
[0039]
(Wiring shape)
The shape of the wiring is not particularly limited, but at least a semiconductor chip connection terminal (wire bond terminal or the like) is provided on the side on which the semiconductor chip is mounted, and an external connection connection terminal (solder ball) electrically connected to the motherboard is provided on the opposite surface. Etc.), developed wiring connecting them, interlayer connection terminals, and the like. Although the wiring arrangement is not particularly limited, as shown in FIG. 3 (inner wiring, interlayer connection terminals and the like are omitted), a fan-in type in which external connection terminals are formed inside the semiconductor chip connection terminals, FIG. A fan-out type in which external connection terminals are formed outside the semiconductor chip connection terminals as shown in FIG. 4 or a combination thereof. FIG. 5 is a plan view of the fan-in type semiconductor chip mounting substrate, and FIG. 6 is a plan view of the fan-out type semiconductor chip mounting substrate. The shape of the semiconductor chip connection terminal 16 is not particularly limited as long as wire bond connection or flip chip connection is possible. In both fan-out and fan-in types, wire bond connection and flip chip connection are possible. If necessary, a dummy pattern 21 (see FIG. 6) that is not electrically connected to the semiconductor chip may be formed. Although the shape and arrangement of the dummy patterns are not particularly limited, they are preferably arranged uniformly in the semiconductor mounting area. Thus, when mounting the semiconductor chip with the die bond adhesive, voids are less likely to occur, and the reliability can be improved.
[0040]
(Via hole)
Since the semiconductor chip mounting board of the present invention has a plurality of wiring layers, it is possible to provide via holes for electrically connecting the wiring of each layer. The via hole can be formed by providing a connection hole in the core substrate or the build-up layer and filling the hole with a conductive paste or plating. Examples of the hole processing method include mechanical processing such as punching and drilling, laser processing, chemical etching using a chemical solution, and dry etching using plasma.
[0041]
As a method of forming via holes in the build-up layer, there is a method in which a conductive layer is previously formed on the build-up layer by a conductive paste or plating, and the conductive layer is laminated on a core substrate by pressing or the like.
[0042]
(Formation of insulating coating)
An insulating coating can be formed on the external connection terminal side of the semiconductor chip mounting substrate. The pattern can be formed by printing as long as it is a varnish-like material. However, in order to secure higher accuracy, it is preferable to use a photosensitive solder resist, a coverlay film, or a film-like resist. As a material, an epoxy-based, polyimide-based, epoxy acrylate-based, or fluorene-based material can be used.
[0043]
Since such an insulating coating shrinks during curing, if it is formed on only one side, a large warp is likely to occur in the substrate. Therefore, if necessary, an insulating coating can be formed on both surfaces of the semiconductor chip mounting substrate. Furthermore, since the warpage varies depending on the thickness of the insulating coating, it is more preferable to adjust the thickness of the insulating coating on both sides so that warpage does not occur. In that case, it is desirable to perform preliminary studies and determine the thickness of the insulating coating on both surfaces. In order to form a thin semiconductor package, the thickness of the insulating coating is preferably 50 μm or less, more preferably 30 μm or less.
[0044]
(Plating of wiring)
Nickel and gold plating can be sequentially applied to necessary portions of the wiring. Further, if necessary, nickel, palladium, or gold plating may be used. These platings are generally applied to the semiconductor chip connection terminals of the wiring and the external connection terminals for electrically connecting to the mother board or another semiconductor package. This plating may be either electroless plating or electrolytic plating.
[0045]
(Method of manufacturing semiconductor chip mounting substrate)
Such a semiconductor chip mounting substrate can be manufactured by the following steps. 2A to 2G are schematic cross-sectional views showing an example of an embodiment of the method for manufacturing a semiconductor chip mounting substrate according to the present invention. However, the order of the manufacturing steps is not particularly limited as long as it does not deviate from the object of the present invention.
[0046]
(Step a)
(Step a) is a step of forming the first wiring 106a on the core substrate 100 as shown in FIG.
[0047]
For example, an etching resist can be formed in a first wiring shape on a core substrate having a copper layer formed on one side, and wiring can be manufactured using an etchant such as copper chloride or iron chloride. In order to form a copper layer on a glass substrate, a copper layer can be obtained by forming a thin film by sputtering, vapor deposition, plating, or the like, and then plating the film to a desired thickness by electrolytic copper plating.
[0048]
Note that the first wiring 106a includes the first interlayer connection terminal 101 and the semiconductor chip connection terminal (portion electrically connected to the semiconductor chip), and a semi-additive method is used as a method for forming a fine wiring. May be.
[0049]
(Step b)
(Step b) is, as shown in FIG. 2B, a first interlayer connection IVH 102 (via hole) for connecting the first interlayer connection terminal 101 to a second wiring described later. This is the step of forming
[0050]
When the core substrate is a non-photosensitive substrate, laser light can be used for forming the via hole. Examples of the non-photosensitive substrate include the non-photosensitive glass described above, but are not limited thereto. In this case, a laser beam to be used is not limited, and a CO 2 laser, a YAG laser, an excimer laser, or the like can be used. When the core substrate is a photosensitive substrate, an area other than the via hole is masked, and the via hole is irradiated with ultraviolet light. In addition, as the photosensitive substrate, the above-described photosensitive glass and the like can be cited, but it is not limited thereto. In this case, via holes are formed by heat treatment and etching after irradiation with ultraviolet light. When the core substrate is a substrate that can be chemically etched with a chemical such as an organic solvent, a via hole can be formed by chemical etching. The formed via hole can be filled with a conductive paste or plating to electrically connect the layers, thereby forming a conductive layer for interlayer connection.
[0051]
(Step c)
(Step c) is a step of forming the second wiring 106b on the surface of the core substrate opposite to the first wiring 106a, as shown in FIG. 2C. A copper layer is formed on the surface of the core substrate opposite to the first wiring in the same manner as in (Step a), an etching resist is formed on the copper layer in a required wiring shape, and an etching solution such as copper chloride or iron chloride is applied. Is used to form a second wiring. As a method for forming the copper layer, a copper layer is obtained by forming a copper thin film by sputtering, vapor deposition, electroless plating or the like in the same manner as in (Step a), and then performing copper plating to a desired thickness using electrolytic copper plating. Can be
[0052]
Note that the second wiring includes the second interlayer connection terminal 103, and a semi-additive method may be used as a method for forming a fine wiring.
[0053]
(Step d)
(Step d) is a step of forming a build-up layer (interlayer insulating layer) 104 on the surface on which the second wiring is formed, as shown in FIG. 2D. First, after the degreasing treatment or acid cleaning such as sulfuric acid, or after degreasing treatment and acid cleaning and roughening treatment, the second wiring surface is oxidized before treatment with a solution containing an imidazole silane coupling agent. A copper oxide film may be formed on the copper surface by immersion in an aqueous solution containing the agent, and then the copper oxide film may be reduced by a reduction treatment to form fine irregularities on the copper circuit surface. In that case, it is preferable that Ra (average roughness) of the copper circuit surface is 1.0 μm or less. Subsequently, after treatment with a solution containing an imidazole-based silane coupling agent, washing with water is performed, and drying is performed at a temperature lower than 50 ° C.
[0054]
Next, the buildup layer 104 is formed on the surface of the core substrate 100 and the surface of the second wiring 106b. As the insulating material of the build-up layer 104, a thermosetting resin, a thermoplastic resin, or a mixed resin thereof can be used as described above, but the thermosetting resin is preferably used as a main component. In the case of a varnish-like insulating material, a build-up layer can be obtained by printing or spin coating, or in the case of a film-like insulating material, using a method such as lamination or pressing. When the insulating material includes a thermosetting material, it is preferable to further heat and cure.
[0055]
(Step e)
(Step e) is a step of forming a second interlayer connection IVH (via hole) 108 in the build-up layer, as shown in FIG. 2 (e). Common laser drilling equipment can be used. As the type of laser used in the laser drilling machine, a CO 2 laser, a YAG laser, an excimer laser, or the like can be used, but a CO 2 laser is preferable in terms of productivity and hole quality. When the IVH diameter is less than 30 μm, a YAG laser capable of narrowing a laser beam is suitable. When the build-up layer is made of a material that can be chemically etched by a chemical such as an organic solvent, a via hole can be formed by chemical etching.
[0056]
(Step f)
(Step f) is a step of forming the third wiring 106c on the build-up layer in which the second via hole is formed, as shown in FIG. Further, as a process for forming a fine wiring having L / S = 35 μm / 35 μm or less, the above-described semi-additive method is preferable. A (seed layer) is formed on the build-up layer by a method of vapor deposition or plating, a method of bonding a metal foil, or the like. A plating resist is formed in a required pattern on the thin metal layer formed by the above-described method, and wiring is formed by electrolytic copper plating via the thin metal layer. Thereafter, the plating resist is peeled off, and finally the thin metal layer is removed by etching or the like, so that fine wiring can be formed.
[0057]
(Step d) to (Step f) may be repeated to form two or more build-up layers 104 as shown in FIG. In this case, the interlayer connection terminal formed on the outermost buildup layer becomes the external connection terminal 107.
[0058]
(Step g)
(Step g) is a step of forming an insulating coating 109 for protecting wiring and the like other than the external connection terminals, as shown in FIG. As the insulating coating material, a solder resist is generally used, and a thermosetting type or an ultraviolet curing type can be used, but an ultraviolet curing type capable of finishing the resist shape with high accuracy is preferable.
[0059]
(Shape of semiconductor chip mounting board)
The shape of the semiconductor chip mounting substrate 22 is not particularly limited, but is preferably a frame shape as shown in FIG. By setting the shape of the semiconductor chip mounting board in this way, the semiconductor package can be efficiently assembled. Hereinafter, a preferable frame shape will be described in detail.
[0060]
As shown in FIG. 7, a block 23 is formed in which a plurality of semiconductor package regions 13 (portions to be one semiconductor package) are arranged in rows and columns at equal intervals in a grid pattern. Further, such blocks are formed in a plurality of rows and columns. Although only two blocks are shown in FIG. 7, the blocks may be arranged in a grid as needed. Here, the width of the space between the semiconductor package regions is preferably 50 to 500 μm, and more preferably 100 to 300 μm. Further, it is most preferable that the width is the same as the blade width of the dicer used when cutting the semiconductor package later.
[0061]
By arranging the semiconductor package region in this way, the semiconductor chip mounting substrate can be effectively used. Further, it is preferable to form a positioning mark or the like 11 at an end of the semiconductor chip mounting substrate, and it is more preferable that the pin 11 is a through hole. The shape and arrangement of the pin holes may be selected so as to match the forming method and the semiconductor package assembling apparatus.
[0062]
Further, it is preferable to form a reinforcing pattern 24 in a space between the semiconductor package regions and outside the block. The reinforcing pattern may be separately formed and bonded to the semiconductor chip mounting substrate, but is preferably a metal pattern formed at the same time as the wiring formed in the semiconductor package region. It is more preferable to perform plating of nickel, gold, or the like, or to perform insulation coating. When the reinforcing pattern is made of such a metal, it can be used as a plating lead during electrolytic plating. In addition, it is preferable to form a cutting position alignment mark 25 for cutting with a dicer outside the block. In this manner, a frame-shaped semiconductor chip mounting substrate can be manufactured.
[0063]
(Semiconductor package)
FIG. 3 is a schematic cross-sectional view showing an example of the embodiment of the flip chip type semiconductor package of the present invention. As shown in FIG. 3, the semiconductor package of the present invention has a semiconductor chip 111 mounted on the semiconductor chip mounting substrate of the present invention, and the semiconductor chip and the semiconductor chip connection terminals are connected by using connection bumps 112. Electrical connection can be obtained by flip-chip connection.
[0064]
Further, in these semiconductor packages, it is preferable to seal the space between the semiconductor chip and the semiconductor chip mounting substrate with an underfill material 113 as shown in the figure. The coefficient of thermal expansion of the underfill material is preferably similar to the coefficient of thermal expansion of the semiconductor chip and the core substrate 100, but is not limited thereto. More preferably, (the coefficient of thermal expansion of the semiconductor chip) ≦ (the coefficient of thermal expansion of the underfill material) ≦ (the coefficient of thermal expansion of the core substrate). Further, the semiconductor chip can be mounted using an anisotropic conductive film (ACF) or an adhesive film (NCF) containing no conductive particles. This case is more preferable because it is not necessary to seal with an underfill material. Further, it is particularly preferable to use ultrasonic waves in combination with the mounting of the semiconductor chip, since electric connection can be performed at a low temperature in a short time.
[0065]
FIG. 4 shows a sectional view of an embodiment of the wire bond type semiconductor package. A general die bond paste can be used for mounting the semiconductor chip, but it is more preferable to use the die bond film 117. Generally, electrical connection between the semiconductor chip and the semiconductor chip connection terminal is performed by wire bonding using gold wire 115. The semiconductor chip can be sealed by transfer molding the semiconductor sealing resin 116. In this case, at least the face surface of the semiconductor chip is sealed with a semiconductor sealing resin. In the sealing region, only a necessary portion may be sealed, but as shown in FIG. 4, the entire semiconductor package region is sealed. It is more preferable to stop. This is a particularly effective method when a substrate and a sealing resin are simultaneously cut by a dicer or the like in a semiconductor chip mounting substrate in which a plurality of semiconductor package regions are arranged in rows and columns.
[0066]
In order to make an electrical connection with the motherboard, for example, solder balls 114 can be used for the external connection terminals. Eutectic solder and Pb-free solder are used for the solder balls. As a method of fixing the solder balls to the external connection terminals, an N 2 reflow device is generally used, but the method is not limited to this.
[0067]
In the case of a semiconductor chip mounting substrate in which a plurality of semiconductor package regions are arranged in rows and columns, finally, each semiconductor package is cut using a dicer or the like.
[0068]
Hereinafter, the present invention will be described in detail with reference to Examples, but the present invention is not limited thereto.
[0069]
【Example】
Example 1
(Step a)
A 0.4 mm thick soda glass substrate (thermal expansion coefficient: 11 ppm / ° C.) was prepared as the core substrate 100, a 200 nm copper thin film was formed on one side by sputtering, and then plated to a thickness of 10 μm by electrolytic copper plating. The sputtering was performed under the following condition 1 using an apparatus model number MLH-6315 manufactured by Japan Vacuum Engineering Co., Ltd. Thereafter, an etching resist is formed on a portion to be the first wiring 106a, and the first wiring 106a (including the first interlayer connection terminal 101 and the semiconductor chip connection terminal) is etched using a ferric chloride etching solution. Was formed.
Condition 1
Current: 3.5A
Voltage: 500V
Argon flow rate: 35 SCCM
Pressure: 5 × 10 −3 Torr (4.9 × 10 −2 Pa)
Film formation speed: 5 nm / sec
(Step b)
An IVH hole having a hole diameter of 50 μm was formed with a laser until the first wiring was reached from the opposite surface of the glass substrate on which the first wiring was formed to the first interlayer connection terminal. As a laser, a YAG laser LAVIA-UV2000 (trade name, manufactured by Sumitomo Heavy Industries, Ltd.) was used, and an IVH hole was formed under the conditions of a frequency of 4 kHz, a number of shots of 50, and a mask diameter of 0.4 mm.
[0071]
The obtained hole of the IVH was filled with a conductive paste MP-200V (trade name, manufactured by Hitachi Chemical Co., Ltd.), cured at 150 ° C. for 30 minutes, and electrically connected to the first interlayer connection terminal of the glass substrate. To form a first interlayer connection IVH (via hole).
[0072]
(Step c)
In order to electrically connect to the first interlayer connection IVH (first via hole) formed in (step b), 200 nm copper is sputtered on the surface of the glass substrate opposite to the first wiring. After forming the thin film, plating was performed to a thickness of 10 μm by electrolytic copper plating. Sputtering was performed in the same manner as in (Step a). Further, an etching resist is formed in the shape of the second wiring in the same manner as in (Step a), and the second wiring 106b (including the second interlayer connection terminal 103) is etched by using a ferric chloride etching solution. Was formed.
[0073]
(Step d)
After dipping in the acidic degreasing solution Z-200 (manufactured by World Metal Co., Ltd., trade name) adjusted to 200 ml / L for 2 minutes at a liquid temperature of 50 ° C. on the second wiring side surface formed in (step c), It was washed with hot water by immersing it in water at a liquid temperature of 50 ° C. for 2 minutes, and further washed with water for 1 minute. Next, it was immersed in a 3.6N sulfuric acid aqueous solution for 1 minute and washed with water for 1 minute. After performing the pretreatment described above, the aqueous solution adjusted to pH 5 with acetic acid was then adjusted to have a concentration of imidazole silane coupling agent IS-1000 (trade name, manufactured by Japan Energy Co., Ltd.) of 0.5% by weight. It was immersed in an aqueous solution adjusted to be at 25 ° C. for 10 minutes. After further washing with water for one minute, drying was performed at normal temperature (25 ° C.).
[0074]
Next, an interlayer insulating layer (build-up layer) 104 was formed as follows. That is, an insulating varnish of a cyanate ester-based resin composition is applied on a glass substrate by spin coating at 1500 rpm to form an insulating layer having a thickness of 25 μm, and then semi-cured by holding at 160 ° C. for 5 minutes. Then, it was further heated to 230 ° C. at a heating rate of 6 ° C./min, and was thermally cured by holding at 230 ° C. for 80 minutes to form a build-up layer having a thickness of 15 μm.
[0075]
(Step e)
An IVH hole having a hole diameter of 50 μm was formed by laser until reaching the second interlayer connection terminal 103 from the surface of the buildup layer 104. As a laser, a YAG laser LAVIA-UV2000 (trade name, manufactured by Sumitomo Heavy Industries, Ltd.) was used, and an IVH hole was formed under the conditions of a frequency of 4 KHz, a number of shots of 20, and a mask diameter of 0.4 mm.
[0076]
(Step f)
For the formation of the third wiring and the formation of the second via hole, a base metal Ni layer of 20 nm as a power supply layer was formed by sputtering, and a thin film copper layer of 200 nm was further formed. Sputtering was performed under the following condition 2 using MLH-6315 manufactured by Japan Vacuum Engineering Co., Ltd.
Condition 2
(nickel)
Current: 5.0A
Voltage: 350V
Argon flow rate: 35 SCCM
Pressure: 5 × 10 −3 Torr (4.9 × 10 −2 Pa)
Film formation rate: 0.3 nm / sec (copper)
Current: 3.5A
Voltage: 500V
Argon flow rate: 35 SCCM
Pressure: 5 × 10 −3 Torr (4.9 × 10 −2 Pa)
Film formation speed: 5 nm / sec
Next, a 20 μm-thick plating resist layer was formed on the thin-film copper layer by spin coating using a plating resist PMER P-LA900PM (trade name, manufactured by Tokyo Ohka Kogyo Co., Ltd.). Exposure was performed under the conditions of 1000 mJ / cm 2 , and immersion rocking was performed at 23 ° C. for 6 minutes using a PMER developer P-7G to form a resist pattern of L / S = 10 μm / 10 μm. Thereafter, pattern copper plating was performed about 5 μm using a copper sulfate plating solution. The plating resist was peeled off by immersing in methyl ethyl ketone at room temperature (25 ° C.) for 1 minute. For quick etching of the base metal Ni layer and the thin film copper layer, these were immersed and rocked at 30 ° C. for 30 seconds using a five-fold diluted solution of CPE-700 (trade name, manufactured by Mitsubishi Gas Chemical Company, Ltd.). Was removed by etching to form a wiring.
[0078]
(Step g)
Thereafter, (step d) to (step f) are repeated again to form a further outermost layer wiring including the build-up layer and the external connection terminal 107, and finally, a solder resist 109 is formed. A semiconductor chip mounting substrate for a fan-in type BGA as shown in FIG. 5 (a cross-sectional view for one package), FIG. 5 (a plan view for one package), and FIG.
[0079]
(Step h)
The semiconductor chip 111 on which the connection bumps 112 are formed is required to be applied to the semiconductor chip mounting area of the semiconductor chip mounting substrate manufactured by the above (step a) to (step g) while applying ultrasonic waves using a flip chip bonder. The number was installed. Further, an underfill material is injected into the gap between the semiconductor chip mounting substrate and the semiconductor chip from an end of the semiconductor chip, and primary curing is performed at 80 ° C. for 1 hour and secondary curing at 150 ° C. for 4 hours using an oven. Was. Next, a lead / tin eutectic solder ball 114 having a diameter of 0.45 mm was fused to the external connection terminal by an N 2 reflow device. Finally, the semiconductor chip mounting substrate was cut by a dicer equipped with a blade having a width of 200 μm to produce a semiconductor package shown in FIG.
[0080]
Example 2
(Step a) to (Step g)
After performing the same pretreatment as in Example 1 in (Step d), the concentration of the imidazole silane coupling agent IS-1000 (trade name, manufactured by Japan Energy Co., Ltd.) was adjusted to be 0.1% by weight. It was immersed in an aqueous solution at 25 ° C. for 10 minutes. After further washing with water for one minute, drying was performed at normal temperature (25 ° C.). Other steps were the same as in Example 1 to produce a fan-in type BGA semiconductor chip mounting substrate.
[0081]
(Step h)
The semiconductor chip 111 is mounted on the semiconductor chip mounting area of the semiconductor chip mounting substrate manufactured by the above (Step a) to (Step g) using a die bond film DF-100 (trade name, manufactured by Hitachi Chemical Co., Ltd.) 117. As many as required. Next, using a wire bonder UTC230 (trade name, manufactured by Shinkawa Co., Ltd.), the terminals on the semiconductor chip and the semiconductor chip connection terminals on the semiconductor chip mounting board were electrically connected with gold wires 115 having a diameter of 25 μm. Further, using a CEL9200 (trade name, manufactured by Hitachi Chemical Co., Ltd.) as a sealing resin 116, the semiconductor chip is integrated with one block 23 shown in FIG. 7 at a pressure of 10 MPa, a temperature of 180 ° C., and a time of 90 seconds. Transfer molded. Next, a heat treatment is performed in an oven at a temperature of 180 ° C. for 5 hours to completely cure the sealing resin and the die-bonding film, and a lead / tin eutectic solder ball 114 having a diameter of 0.45 mm is connected to an external connection terminal with an N 2 reflow device. And fused. Finally, the sealing resin and the semiconductor chip mounting substrate were simultaneously cut by a dicer equipped with a blade having a width of 200 μm, thereby producing a semiconductor package shown in FIG.
[0082]
Example 3
After performing the same pretreatment as in Example 1 in (Step d), the concentration of the imidazole silane coupling agent IS-1000 (trade name, manufactured by Japan Energy Co., Ltd.) was adjusted to be 5.0% by weight. It was immersed in an aqueous solution at 25 ° C. for 10 minutes. After further washing with water for one minute, drying was performed at normal temperature (25 ° C.). Other steps were the same as in Example 1 to produce a fan-in type BGA semiconductor chip mounting substrate and a semiconductor package.
[0083]
Example 4
In step (d), after performing the pretreatment shown in Example 1, it was immersed in a blackening treatment liquid HIST-500 (trade name, manufactured by Hitachi Chemical Co., Ltd.) at 85 ° C. for 2 minutes and 40 seconds. Thereafter, the plate was washed with water for 5 minutes, immersed in a reduction treatment liquid HIST-100 (trade name, manufactured by Hitachi Chemical Co., Ltd.) at 40 ° C. for 2 minutes and 40 seconds, and further washed with water for 10 minutes. After this pretreatment step, the concentration of the imidazole silane coupling agent IS-1000 (trade name, manufactured by Japan Energy Co., Ltd.) was adjusted to 0.5% by weight in an aqueous solution adjusted to pH 5 with acetic acid as in Example 1. Was immersed in an aqueous solution adjusted to be at 25 ° C. for 10 minutes. After further washing with water for one minute, drying was performed at normal temperature (25 ° C.). Other steps were the same as in Example 1 to produce a fan-in type BGA semiconductor chip mounting substrate and a semiconductor package.
[0084]
Example 5
After performing the same treatment as in Example 4 until the reduction treatment in (Step d), the imidazole silane coupling agent IS-1000 (manufactured by Japan Energy Co., Ltd.) was added to the aqueous solution adjusted to pH 5 with acetic acid in the same manner as in Example 2. (Trade name) was immersed in an aqueous solution adjusted to have a concentration of 0.1% by weight at 25 ° C. for 10 minutes. After further washing with water for one minute, drying was performed at normal temperature (25 ° C.). Other steps were the same as in Example 1 to produce a fan-in type BGA semiconductor chip mounting substrate and a semiconductor package.
[0085]
Example 6
After performing the same treatment as in Example 4 until the reduction treatment in (Step d), the imidazole silane coupling agent IS-1000 (manufactured by Japan Energy Co., Ltd.) was added to the aqueous solution adjusted to pH 5 with acetic acid in the same manner as in Example 3. (Trade name) was immersed in an aqueous solution adjusted to have a concentration of 5.0% by weight at 25 ° C. for 10 minutes. After further washing with water for one minute, drying was performed at normal temperature (25 ° C.). Other steps were the same as in Example 1 to produce a fan-in type BGA semiconductor chip mounting substrate and a semiconductor package.
[0086]
Example 7
In step (d), the same pretreatment as in Example 1 and the same treatment with an aqueous solution of an imidazole silane coupling agent were performed, and after washing with water, drying was performed at a temperature of 45 ° C. Other steps were the same as in Example 1 to produce a fan-in type BGA semiconductor chip mounting substrate and a semiconductor package.
[0087]
Example 8
The surface treatment described in (Step d) of Example 1 was applied to an 18 μm electrolytic copper foil GTS-18 (trade name, manufactured by Furukawa Circuit Foil Co., Ltd.) that had not been subjected to rust prevention treatment. MCL-LX-67, a 0.8 mm thick glass cloth-cyanate ester resin composition impregnated double-sided copper-clad laminate that can be used as a low dielectric loss tangent high heat resistance multilayer material (Hitachi Chemical Industries, Ltd.) GXA-67N (trade name, manufactured by Hitachi Chemical Co., Ltd.) obtained by impregnating a glass cloth with a cyanate ester-based resin composition on one surface of the above-mentioned electrolytic copper foil. GTS-18 is laminated, heated from normal temperature to 230 ° C. at a rate of 6 ° C./min from a normal temperature at a pressure of 3.0 MPa, and laminated and adhered by holding at 230 ° C. for 1 hour to produce a substrate for an adhesion test. did. The bonding surface between the insulating resin layer and the electrolytic copper foil was on the shiny side (S side).
[0088]
Example 9
Example 8 was carried out in the same manner as in Example 8, except that the surface treatment for the electrolytic copper foil was the surface treatment described in (Step d) of Example 2.
[0089]
Example 10
Example 8 was carried out in the same manner as in Example 8, except that the surface treatment for the electrolytic copper foil was the surface treatment described in (Step d) of Example 3.
[0090]
Example 11
Example 8 was carried out in the same manner as in Example 8, except that the surface treatment for the electrolytic copper foil was the surface treatment described in (Step d) of Example 4.
[0091]
Example 12
Example 8 was carried out in the same manner as in Example 8, except that the surface treatment for the electrolytic copper foil was the surface treatment described in (Step d) of Example 5.
[0092]
Example 13
Example 8 was carried out in the same manner as in Example 8, except that the surface treatment for the electrolytic copper foil was the surface treatment described in (Step d) of Example 6.
[0093]
Example 14
Example 8 was carried out in the same manner as in Example 8, except that the surface treatment for the electrolytic copper foil was the surface treatment described in (Step d) of Example 7.
[0094]
Comparative Example 1
In step (d), only the same pretreatment as in Example 1 was performed, and the treatment with the imidazole silane coupling agent aqueous solution was not performed. The other steps were the same as in Example 1 to produce a fan-in type BGA semiconductor chip mounting substrate and a semiconductor package.
Comparative Example 2
In (Step d), after performing the same pretreatment as in Example 1, the same treatment as in Example 1 was performed using an imidazole silane coupling agent aqueous solution, and after washing with water, drying was performed at a temperature of 75 ° C. Other steps were the same as in Example 1 to produce a fan-in type BGA semiconductor chip mounting substrate and a semiconductor package.
Comparative Example 3
In step (d), after performing the same pretreatment as in Example 1, the same treatment as in Example 1 is performed with an aqueous solution of an imidazole silane coupling agent, and drying is performed at room temperature (25 ° C.) without washing with water. Was done. The other steps were the same as in Example 1 to fabricate a fan-in type BGA semiconductor chip mounting substrate and a semiconductor package.
Comparative Example 4
Example 8 was carried out in the same manner as in Example 8, except that the surface treatment for the electrolytic copper foil was the surface treatment described in (Step d) of Comparative Example 1.
[0098]
Comparative Example 5
Example 8 was carried out in the same manner as in Example 8, except that the surface treatment for the electrolytic copper foil was the surface treatment described in (Step d) of Comparative Example 2.
[0099]
Comparative Example 6
Example 8 was carried out in the same manner as in Example 8, except that the surface treatment for the electrolytic copper foil was the surface treatment described in (Step d) of Comparative Example 3.
[0100]
The following reliability test was performed on the semiconductor package manufactured as described above. Further, an adhesion test was performed using the substrates for adhesion test described in Examples 8 to 14 and Comparative Examples 4 to 6. The results are shown in Tables 1 and 2.
[0101]
(Reliability test of semiconductor package)
After each semiconductor package is subjected to a moisture absorption process, the semiconductor package is allowed to flow in a reflow furnace having an ultimate temperature of 240 ° C. and a length of 2 m at a rate of 0.5 m / min, and 22 samples are reflowed. The case where it did was made NG. The results are shown in Table 1. Similarly, 22 samples were mounted on a 0.8 mm thick motherboard and subjected to a temperature cycle test at −55 ° C. for 30 minutes to 125 ° C. for 30 minutes. After the test, a Hewlett-Packard multimeter was used. Using 3457A, the conduction resistance was measured, and the connection reliability of the solder balls was examined. A case where the resistance value was changed by 10% or more from the initial resistance value was regarded as NG. The results are shown in Table 1.
[0102]
(Adhesion test)
To measure the peel strength (gf / cm), which is an index of adhesiveness, use an rheometer NRM-3002D-H (manufactured by Fudo Industry Co., Ltd., trade name), and place the electrolytic copper foil at an angle of 90 degrees with respect to the substrate. It was kept constantly and peeled off at a speed of 50 mm / min in the direction perpendicular to the substrate. The case where the value of the peel strength was 500 gf / cm or more was evaluated as ○, and the case where the value of the peel strength was less than 500 gf / cm was evaluated as x. The results are shown in Table 2.
[0103]
[Table 1]
Figure 2004363364
[0104]
[Table 2]
Figure 2004363364
[0105]
【The invention's effect】
As shown in Examples 1 to 14, in the case of the present invention, the adhesive strength (peel strength) between the copper foil and the insulating resin is 500 gf / cm or more, and the connection reliability of the manufactured semiconductor package is extremely good. there were. On the other hand, as shown in Comparative Examples 1 to 6, not only the case of not treating with the solution containing the imidazole silane coupling agent, but also the case of omitting the water washing after the treatment and the case of drying at 75 ° C. after the water washing The adhesive strength (peel strength) was less than 500 gf / cm, and the connection reliability of the produced semiconductor package was insufficient. Therefore, after treatment with a solution containing the imidazole-based silane coupling agent of the present invention, washing with water and drying at a temperature lower than 50 ° C. are performed without forming irregularities exceeding 1 μm on the surface of the wiring. A multilayer circuit board (mother board, semiconductor chip mounting board) and a semiconductor package that can ensure the adhesive strength between the insulating layer and the wiring, have good connection reliability, and can efficiently transmit high-speed electrical signals can be manufactured.
[Brief description of the drawings]
FIG. 1 is a sectional view of a semiconductor chip mounting substrate to which an embodiment of the present invention is applied;
FIGS. 2A to 2G are process diagrams showing one embodiment of a method for manufacturing a semiconductor chip mounting substrate of the present invention.
FIG. 3 is a sectional view of a flip-chip type semiconductor package to which an embodiment of the present invention is applied;
FIG. 4 is a sectional view of a wire bond type semiconductor package to which an embodiment of the present invention is applied;
FIG. 5 is a plan view of a fan-in type semiconductor chip mounting substrate of the present invention.
FIG. 6 is a plan view of a fan-out type semiconductor chip mounting substrate according to the present invention.
FIG. 7 is a plan view showing a frame shape of the semiconductor chip mounting board of the present invention.
FIG. 8 is a sectional view of a semiconductor chip mounting substrate to which an embodiment of the present invention is applied;
[Explanation of symbols]
11. Positioning mark (positioning guide hole)
13. 13. semiconductor package region Die bond film bonding area (flip chip type)
15. Semiconductor chip mounting area (flip chip type)
16. Semiconductor chip connection terminal 17. Die bond film bonding area (wire bond type)
18. Semiconductor chip mounting area (wire bond type)
19. External connection terminal 20. Deployment wiring 21. Dummy pattern 22. Semiconductor chip mounting substrate 23. Block 24. Reinforcement pattern 25. Cutting alignment mark 100 Core substrate 101 First interlayer connection terminal 102 First interlayer connection IVH (via hole)
103 second interlayer connection terminal 104 interlayer insulation layer (build-up layer)
105 IVH (via hole) for third interlayer connection
106a first wiring 106b second wiring 106c third wiring 107 external connection terminal 108 second layer connection IVH (via hole)
109 Insulation coating (solder resist)
111 Semiconductor chip 112 Connection bump 113 Underfill material 114 Solder ball 115 Gold wire 116 Sealing resin for semiconductor 117 Die bond film

Claims (12)

金属表面を、イミダゾール系シランカップリング剤を含んだ溶液により処理した後、水洗を行い、さらに５０℃未満の温度において乾燥することを特徴とする金属表面処理方法。A method for treating a metal surface, comprising treating a metal surface with a solution containing an imidazole silane coupling agent, washing with water, and further drying at a temperature of less than 50 ° C. 前記イミダゾール系シランカップリング剤を含んだ溶液の濃度が、０．１重量％から５．０重量％であることを特徴とする請求項１に記載の金属表面処理方法。The metal surface treatment method according to claim 1, wherein the concentration of the solution containing the imidazole-based silane coupling agent is from 0.1% by weight to 5.0% by weight. 前記金属表面に脱脂または酸洗浄を行った後、前記イミダゾール系シランカップリング剤を含んだ溶液により処理を行う工程を有する請求項１または２に記載の金属表面処理方法。The metal surface treatment method according to claim 1, further comprising a step of performing a treatment with a solution containing the imidazole-based silane coupling agent after performing degreasing or acid cleaning on the metal surface. コア基板の片面または両面に、層間絶縁層形成工程と配線形成工程とを相互に繰り返し、ビルドアップ方式により多層配線基板を製造する方法において、前記配線表面を、イミダゾール系シランカップリング剤を含んだ溶液により処理した後、水洗を行い、さらに５０℃未満の温度において乾燥した後、前記層間絶縁層を形成する工程を有する多層回路基板の製造方法。On one or both surfaces of the core substrate, the interlayer insulating layer forming step and the wiring forming step are alternately repeated to produce a multilayer wiring board by a build-up method, wherein the wiring surface contains an imidazole silane coupling agent. A method for manufacturing a multilayer circuit board, comprising a step of performing a treatment with a solution, washing with water, and further drying at a temperature of less than 50 ° C., and then forming the interlayer insulating layer. 前記イミダゾール系シランカップリング剤を含んだ溶液の濃度が、０．１重量％から５．０重量％であることを特徴とする請求項４に記載の多層回路基板の製造方法。The method according to claim 4, wherein the concentration of the solution containing the imidazole-based silane coupling agent is from 0.1% by weight to 5.0% by weight. 前記配線表面を、脱脂または酸洗浄を行った後、前記イミダゾール系シランカップリング剤を含んだ溶液により処理を行う工程を有する請求項４または５に記載の多層回路基板の製造方法。The method for manufacturing a multilayer circuit board according to claim 4, further comprising a step of performing a treatment using a solution containing the imidazole-based silane coupling agent after performing degreasing or acid cleaning on the wiring surface. 前記配線は銅からなり、前記脱脂または酸洗浄後に、酸化剤を含む水溶液に浸漬し前記配線表面に酸化銅皮膜を形成し、次いで、還元剤を含む水溶液に浸漬し前記酸化銅皮膜を還元処理する工程を有する請求項６に記載の多層回路基板の製造方法。The wiring is made of copper. After the degreasing or acid cleaning, the wiring is immersed in an aqueous solution containing an oxidizing agent to form a copper oxide film on the surface of the wiring, and then immersed in an aqueous solution containing a reducing agent to reduce the copper oxide film. 7. The method for manufacturing a multilayer circuit board according to claim 6, further comprising the step of: 前記配線表面粗さが、Ｒａで１．０μｍ以下になるような前記配線表面処理を行う工程を有する請求項４〜７のいずれかに記載の多層回路基板の製造方法。The method for manufacturing a multilayer circuit board according to any one of claims 4 to 7, further comprising a step of performing the wiring surface treatment so that the wiring surface roughness is 1.0 µm or less in Ra. 前記層間絶縁層に、熱硬化性の有機絶縁材料を主成分とする材料を用いる工程を有する請求項４〜８のいずれかに記載の多層回路基板の製造方法。The method for manufacturing a multilayer circuit board according to any one of claims 4 to 8, further comprising a step of using a material mainly containing a thermosetting organic insulating material for the interlayer insulating layer. 請求項４〜９のいずれかに記載の多層回路基板の製造方法を用い、さらに前記多層回路基板の一方の面に、半導体チップ接続端子を含む前記配線と、半導体チップ搭載領域及び半導体パッケージ領域を形成する工程、他方の面には、外部接続端子を含む前記配線を形成する工程を有する半導体チップ搭載基板の製造方法。The method for manufacturing a multilayer circuit board according to claim 4, further comprising, on one surface of the multilayer circuit board, the wiring including a semiconductor chip connection terminal, a semiconductor chip mounting area, and a semiconductor package area. A method for manufacturing a semiconductor chip mounting substrate, comprising: a forming step; and a step of forming the wiring including external connection terminals on the other surface. 請求項１０に記載の製造方法で製造された半導体チップ搭載基板と、前記半導体チップ搭載基板に搭載された半導体チップと、前記半導体チップを封止する樹脂から構成されることを特徴とする半導体パッケージ。A semiconductor package comprising: a semiconductor chip mounting substrate manufactured by the manufacturing method according to claim 10; a semiconductor chip mounted on the semiconductor chip mounting substrate; and a resin sealing the semiconductor chip. . 請求項１０に記載の半導体チップ搭載基板の製造方法により半導体チップ搭載基板を製造する工程、前記半導体チップ搭載基板に半導体チップを搭載する工程、前記半導体チップを樹脂で封止する工程を有することを特徴とする半導体パッケージの製造方法。11. A method for manufacturing a semiconductor chip mounting board by the method for manufacturing a semiconductor chip mounting board according to claim 10, comprising mounting a semiconductor chip on the semiconductor chip mounting board, and sealing the semiconductor chip with a resin. A method for manufacturing a semiconductor package.
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007043670A1 (en) * 2005-10-14 2007-04-19 Ube Industries, Ltd. Process for producing metal wiring board
JP2007134695A (en) * 2005-10-14 2007-05-31 Ube Ind Ltd Manufacturing method of metal wiring heat resistant resin board
JP2008085111A (en) * 2006-09-28 2008-04-10 Matsushita Electric Ind Co Ltd Wiring board and manufacturing method therefor
JP2009177153A (en) * 2007-12-25 2009-08-06 Ngk Spark Plug Co Ltd Wiring substrate and its manufacturing method
JP2012235176A (en) * 2008-03-18 2012-11-29 Samsung Electro-Mechanics Co Ltd Multilayer printed-circuit board and method of manufacturing the same
CN104681276A (en) * 2013-11-28 2015-06-03 三星电机株式会社 A multilayer ceramic electronic component to be embedded in a board, a method for manufacturing the same and a circuit board
JP2015133473A (en) * 2014-01-09 2015-07-23 サムソン エレクトロ−メカニックス カンパニーリミテッド． Multilayer substrate and manufacturing method therefor
JP2015170676A (en) * 2014-03-06 2015-09-28 大日本印刷株式会社 Wiring board and manufacturing method thereof
JP2016092164A (en) * 2014-11-04 2016-05-23 日本特殊陶業株式会社 Wiring board and manufacturing method of the same
JP2018202308A (en) * 2017-06-01 2018-12-27 東洋紡株式会社 Silane coupling agent treatment method, production method of silane coupling agent treatment base material and production method of laminate
WO2021045055A1 (en) 2019-09-06 2021-03-11 四国化成工業株式会社 Metal surface treatment solution and liquid concentrate thereof, metal surface treatment solution set, metal surface treatment method, and method for manufacturing printed wiring board
WO2022233000A1 (en) * 2021-05-06 2022-11-10 Innoscience (Suzhou) Technology Co., Ltd. Nitride-based semiconductor module and method for manufacturing thereof

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07115268A (en) * 1993-10-20 1995-05-02 Matsushita Electric Ind Co Ltd Printed wiring board and its manufacture
JPH10317159A (en) * 1997-05-22 1998-12-02 Japan Energy Corp Copper foil for printed circuit
JPH11354901A (en) * 1998-06-11 1999-12-24 Mitsui Mining & Smelting Co Ltd Printed circuit copper foil
JP2001214299A (en) * 2000-01-28 2001-08-07 Mitsui Mining & Smelting Co Ltd Surface-treated copper foil, method for manufacturing the surface-treated copper foil and copper-clad laminate using the surface-treated copper foil
JP2002151818A (en) * 2000-11-07 2002-05-24 Ngk Spark Plug Co Ltd Printed wiring board and its manufacturing method
JP2002289911A (en) * 2000-12-06 2002-10-04 Ibiden Co Ltd Device for optical communication
JP2003008199A (en) * 2001-06-13 2003-01-10 Internatl Business Mach Corp <Ibm> Method for roughening copper surface of printed wiring board and printed wiring board and its producing method

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07115268A (en) * 1993-10-20 1995-05-02 Matsushita Electric Ind Co Ltd Printed wiring board and its manufacture
JPH10317159A (en) * 1997-05-22 1998-12-02 Japan Energy Corp Copper foil for printed circuit
JPH11354901A (en) * 1998-06-11 1999-12-24 Mitsui Mining & Smelting Co Ltd Printed circuit copper foil
JP2001214299A (en) * 2000-01-28 2001-08-07 Mitsui Mining & Smelting Co Ltd Surface-treated copper foil, method for manufacturing the surface-treated copper foil and copper-clad laminate using the surface-treated copper foil
JP2002151818A (en) * 2000-11-07 2002-05-24 Ngk Spark Plug Co Ltd Printed wiring board and its manufacturing method
JP2002289911A (en) * 2000-12-06 2002-10-04 Ibiden Co Ltd Device for optical communication
JP2003008199A (en) * 2001-06-13 2003-01-10 Internatl Business Mach Corp <Ibm> Method for roughening copper surface of printed wiring board and printed wiring board and its producing method

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007043670A1 (en) * 2005-10-14 2007-04-19 Ube Industries, Ltd. Process for producing metal wiring board
JP2007134695A (en) * 2005-10-14 2007-05-31 Ube Ind Ltd Manufacturing method of metal wiring heat resistant resin board
US20090266589A1 (en) * 2005-10-14 2009-10-29 Ube Industries, Ltd. Process for producing metal wiring board
KR100969186B1 (en) * 2005-10-14 2010-07-09 우베 고산 가부시키가이샤 Process for producing metal wiring board
TWI392421B (en) * 2005-10-14 2013-04-01 Ube Industries Method for manufacturing metal wiring substrate
JP2008085111A (en) * 2006-09-28 2008-04-10 Matsushita Electric Ind Co Ltd Wiring board and manufacturing method therefor
JP2009177153A (en) * 2007-12-25 2009-08-06 Ngk Spark Plug Co Ltd Wiring substrate and its manufacturing method
JP2012235176A (en) * 2008-03-18 2012-11-29 Samsung Electro-Mechanics Co Ltd Multilayer printed-circuit board and method of manufacturing the same
CN104681276A (en) * 2013-11-28 2015-06-03 三星电机株式会社 A multilayer ceramic electronic component to be embedded in a board, a method for manufacturing the same and a circuit board
JP2015106705A (en) * 2013-11-28 2015-06-08 サムソン エレクトロ−メカニックス カンパニーリミテッド． Built-in-board type multilayer ceramic electronic part and manufacturing method thereof, and multilayer ceramic electronic part-incorporating type printed circuit board
JP2015133473A (en) * 2014-01-09 2015-07-23 サムソン エレクトロ−メカニックス カンパニーリミテッド． Multilayer substrate and manufacturing method therefor
JP2015170676A (en) * 2014-03-06 2015-09-28 大日本印刷株式会社 Wiring board and manufacturing method thereof
JP2016092164A (en) * 2014-11-04 2016-05-23 日本特殊陶業株式会社 Wiring board and manufacturing method of the same
JP2018202308A (en) * 2017-06-01 2018-12-27 東洋紡株式会社 Silane coupling agent treatment method, production method of silane coupling agent treatment base material and production method of laminate
WO2021045055A1 (en) 2019-09-06 2021-03-11 四国化成工業株式会社 Metal surface treatment solution and liquid concentrate thereof, metal surface treatment solution set, metal surface treatment method, and method for manufacturing printed wiring board
KR20220057532A (en) 2019-09-06 2022-05-09 시코쿠가세이고교가부시키가이샤 Metal surface treatment liquid and its concentrate, metal surface treatment liquid set and surface treatment method, and method for manufacturing a printed wiring board
WO2022233000A1 (en) * 2021-05-06 2022-11-10 Innoscience (Suzhou) Technology Co., Ltd. Nitride-based semiconductor module and method for manufacturing thereof

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