JP2004356760A

JP2004356760A - 利得制御回路

Info

Publication number: JP2004356760A
Application number: JP2003149704A
Authority: JP
Inventors: Hiroyuki Sato; 佐藤弘幸
Original assignee: Alps Electric Co Ltd
Current assignee: Alps Alpine Co Ltd
Priority date: 2003-05-27
Filing date: 2003-05-27
Publication date: 2004-12-16

Abstract

【課題】ＰＤＭ信号から作られるアナログ電圧を利得制御増幅器の利得制御範囲に必要なＡＧＣ電圧の範囲に一致させて、ＰＤＭ信号による正確な利得制御を可能とする。
【解決手段】入力されたパルス密度変調信号をパルス密度に比例するアナログ電圧に変換するローパスフィルタ３と、利得制御電圧の第一の電圧値から第二の電圧値までの範囲で最小利得から最大利得まで制御される利得制御増幅器１とを備え、パルス密度変調信号を、そのローレベルを第一の電圧値にシフトすると共にハイレベルを第二の電圧値にシフトするレベルシフト回路２を介してローパスフィルタ３に入力し、ローパスフィルタ３から出力されたアナログ電圧によって利得制御増幅器１の利得を制御した。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、パルス密度変調信号をアナログ電圧に変換し、このアナログ電圧によって受信機等の利得を制御する利得制御回路に関する。
【０００２】
【従来の技術】
入力されたパラレルのデジタル信号の値に応じたパルス密度を有するパルス列信号（パルス密度変調信号）を発生させ、これをＡＧＣ用のアナログ電圧に変換する従来の構成を図１３に示す。ＰＤＭ変調回路３０は入力されたパラレルの９ビットデジタル信号の値に応じたパルス密度を有する５１２ビットのパルス列信号（パルス密度信号、以下ＰＤＭ信号）を出力する。パルス密度は５１２ビットのうちに論理値“１“がどれだけ含まれるかによって表される。
【０００３】
ＰＤＭ信号はデュティ調整回路５０によって１ビットの論理値“１“の期間と“０“の期間とが等しくなるように調整される。デュティが調整されたＰＤＭ信号の波高値は、例えば図１４に示すようにＶｃｃとなり、次段のローパスフィルタ（ＬＰＦ）４０に入力される。ローパスフィルタ４０は、例えば積分回路で構成してもよい。従って、５１２ビットの全ての論理値が“０“であればローパスフィルタ４０から出力されるアナログ電圧は０ボルトとなり、５１２ビット全ての論理値が“１“であればアナログ電圧はＶｃｃとなる。
【０００４】
よって、ローパスフィルタ４０から出力されるアナログ電圧は図１５のようにパルス密度に比例して０ボルトからＶｃｃまで変化する。ここで、最小（ＭＩＮ）のパルス密度は５１２ビット全ての論理値が“０“であることを示し、最大（ＭＡＸ）のパルス密度は５１２ビット全ての論理値が“１“であることを表している。
このアナログ電圧はＡＧＣ電圧として図示しない可変利得増幅器に印加される（例えば特許文献１参照。）。
【０００５】
【特許文献１】
特開平０９−０８３３７９号公報（図１、図１０）
【０００６】
【発明が解決しようとする課題】
以上のように、ローパスフィルタから出力されるアナログ電圧はパルス密度に比例したものとなるが、これをＡＧＣ電圧として受ける利得制御増幅器は最小のアナログ電圧である０ボルトから最大のアナログ電圧であるＶｃｃの範囲で最小利得（ＭＩＮ）から最大利得（ＭＡＸ）まで制御されるように設計されるとは限らない。例えば、利得制御増幅器のＡＧＣ電圧に対する利得の関係が、図１６に示すように、Ｖ１（Ｖ１＞０ボルト）でほぼ最小利得（ＭＩＮ）を呈し、Ｖ２（Ｖ２＜Ｖｃｃ）で最大利得（ＭＡＸ）を呈するような場合、Ｖ１以下のアナログ電圧に対応するＰＤＭ信号や、Ｖ２以上のアナログ電圧に対応するＰＤＭ信号ではＡＧＣ動作ができなくなるという問題が発生する。
【０００７】
本発明は、ＰＤＭ信号から作られるアナログ電圧を利得制御増幅器の利得制御範囲に必要なＡＧＣ電圧の範囲に一致させて、ＰＤＭ信号による正確な利得制御を可能とすることを目的とする。
【０００８】
【課題を解決するための手段】
本発明では、入力されたパルス密度変調信号をパルス密度に比例するアナログ電圧に変換するローパスフィルタと、利得制御電圧の第一の電圧値から第二の電圧値までの範囲で最小利得から最大利得まで制御される利得制御増幅器とを備え、前記パルス密度変調信号を、そのローレベルを前記第一の電圧値にシフトすると共にハイレベルを前記第二の電圧値にシフトするレベルシフト回路を介して前記ローパスフィルタに入力し、前記ローパスフィルタから出力された前記アナログ電圧によって前記利得制御増幅器の利得を制御した。
【０００９】
また、前記レベルシフト回路を縦続接続された二段のインバータによって構成すると共に、後段のインバータをトランジスタで構成し、前記トランジスタのエミッタを直接前記第一の電圧値にプルアップすると共にコレクタを抵抗を介して前記第二の電圧値にプルアップし、前記トランジスタのコレクタを前記ローパスフィルタに接続した。
【００１０】
また、前記電圧シフト回路を抵抗分圧回路によって構成し、前記抵抗分圧回路の一端に前記パルス密度変調信号を入力すると共に、他端を接地し、前記抵抗分圧回路の分圧点を前記ローパスフィルタに接続した。
【００１１】
また、前記電圧シフト回路を抵抗分圧回路によって構成し、前記抵抗分圧回路の一端に前記パルス密度変調信号を入力すると共に、他端に前記パルス密度変調信号のハイレベルに等しい電圧を印加し、前記抵抗分圧回路の分圧点を前記ローパスフィルタに接続した。
【００１２】
【発明の実施の形態】
本発明の第一の実施の形態を図１に示す。利得制御増幅器１を利得制御するための利得制御電圧（ＡＧＣ電圧）は、パルス密度変調信号（ＰＤＭ信号という）をレベルシフトするためのレベルシフト回路２と、レベルシフトされたＰＤＭ信号をアナログ電圧に変換するローパスフィルタ（ＬＰＦ）３とによって生成される。ローパスフィルタ３として積分回路を用いても良い。このアナログ電圧がＡＧＣ電圧として利得制御増幅器１に印加される。利得制御増幅器１は最小利得（ＭＩＮ）から最大利得（ＭＡＸ）の範囲で利得制御されるが、最小利得（ＭＩＮ）を与えるＡＧＣ電圧の値と最大利得を与えるＡＧＣ電圧の値は、例えば図２に示すように、それぞれ第一の電圧値Ｖ１、第二の電圧値Ｖ２となっている。
【００１３】
レベルシフト回路２は縦続接続された二段構成のインバータによって構成され、初段のインバータ２ａに入力されるＰＤＭ信号は、例えばシリアルの５１２ビットを単位としており、図３Ａに示すようにそのローレベルは０ボルト、ハイレベルはＶｃｃとなっている。次段のインバータ２ｂはトランジスタＴＲで構成され、エミッタは第一の電圧値Ｖ１にプルアップされ、コレクタは抵抗を介して第二の電圧値Ｖ２にプルアップされると共に、ローパスフィルタ３に接続される。従って、トランジスタＴＲのコレクタ（Ｐ点）に現れるＰＤＭ信号は図３Ｂに示すように、そのローレベルは第一の電圧値Ｖ１となり、ハイレベルは第二の電値圧Ｖ２となる。すなわち、ローレベルは０ボルトからＶ１にシフトされ、ハイレベルはＶｃｃからＶ２にシフトされる。ここでは、Ｖｃｃ＞Ｖ２としている。
【００１４】
レベルシフトされたＰＤＭ信号はローパスフィルタ３に入力されることでアナログ電圧に変換されるが、変換されたアナログ電圧はＰＤＭ信号のパルス密度に比例したものとなる。パルス密度は５１２ビットのうちの論理値“１“の数で示されるので、全てのビットが論理値“０“のときにパルス密度が最小（ＭＩＮ）となり。全てのビットが論理値“１“のときにパルス密度は最大（ＭＡＸ）となる。従って、ローパスフィルタ３からは図４に示すようにＶ１からＶ２まで変化するアナログ電圧が出力され、このアナログ電圧がＡＧＣ電圧として利得制御増幅器１に印加される。よって、このＡＧＣ電圧範囲によって利得制御増幅器１は最小利得から最大利得まで制御可能となる。
【００１５】
なお、最大利得を与えるＡＧＣ電圧Ｖ２が最初のＰＤＭ信号のハイレベルＶｃｃよりも高い場合もあり得る。さらに、利得制御増幅器１がＡＧＣ電圧の上昇にともなって利得が減少するいわゆるリバースＡＧＣ特性を有する場合は、最小のＡＧＣ電圧Ｖ１で最大利得となり、最大のＡＧＣ電圧Ｖ２で最小利得となることは容易に理解できる。
【００１６】
図５は第二の実施の形態を示す。この場合のレベルシフト回路２は二つの抵抗Ｒ１、Ｒ２からなる抵抗分圧回路で構成される。そして、その一端（抵抗Ｒ１側）にＰＤＭ信号が入力され、他端（抵抗Ｒ２）側が接地され、二つの抵抗Ｒ１、Ｒ２の接続点である分圧点Ｑがローパスフィルタ３に接続される。
【００１７】
この場合は、抵抗分圧回路２に入力されるＰＤＭ信号が図６Ａに示すようにローレベルが０ボルト、ハイレベルがＶｃｃであるのに対して、分圧点Ｑに現れるＰＤＭ信号では、図６Ｂに示すようにローレベルが同じ０ボルトで変わらず、ハイレベルは第二の電圧Ｖ３となる。但し、Ｖ３＝Ｖｃｃ×Ｒ２／（Ｒ１＋Ｒ２）である（Ｖ３＜Ｖｃｃ）。従って、ローパスフィルタ３から出力されるアナログ電圧は図７に示すように、パルス密度に比例して第一の電圧０ボルトから第二の電圧Ｖ３まで変化したものとなるので、このアナログ電圧をＡＧＣ電圧として受ける利得制御増幅器１は図８に示すようにＡＧＣ電圧が０ボルトの第一の電圧で最小利得（ＭＩＮ）となり、第二の電圧Ｖ３で最大利得（ＭＡＸ）となる場合に適合する。
【００１８】
図９は第三の実施の形態を示す。この場合のレベルシフト回路２も二つの抵抗Ｒ１、Ｒ２からなる抵抗分圧回路で構成される。そして、その一端（抵抗Ｒ１側）にＰＤＭ信号が入力され、他端（抵抗Ｒ２）側にはＰＤＭ信号のハイレベルに等しい電圧Ｖｃｃが印加され、二つの抵抗Ｒ１、Ｒ２の接続点である分圧点Ｒがローパスフィルタ３に接続される。
【００１９】
この場合も、抵抗分圧回路２に入力されるＰＤＭ信号が図１０Ａに示すようにローレベルが０ボルト、ハイレベルがＶｃｃであるのに対して、分圧点Ｑに現れるＰＤＭ信号では、図１０Ｂに示すようにローレベルが第一の電圧Ｖ４となり、ハイレベルは第二の電圧Ｖｃｃとなる。但し、Ｖ４＝Ｖｃｃ×Ｒ１／（Ｒ１＋Ｒ２）である（Ｖ４＞０ボルト）。従って、ローパスフィルタ３から出力されるアナログ電圧は図１１に示すように、パルス密度に比例して第一の電圧Ｖ４から第二の電圧Ｖｃｃまで変化したものとなるので、このアナログ電圧をＡＧＣ電圧として受ける利得制御増幅器１は図１２に示すようにＡＧＣ電圧が第一の電圧Ｖ４で最小利得（ＭＩＮ）となり、第二の電圧Ｖｃｃで最大利得（ＭＡＸ）となる場合に適合する。
【００２０】
【発明の効果】
以上説明したように、本発明では、入力されたパルス密度変調信号をパルス密度に比例するアナログ電圧に変換するローパスフィルタと、利得制御電圧の第一の電圧値から第二の電圧値までの範囲で最小利得から最大利得まで制御される利得制御増幅器とを備え、パルス密度変調信号を、そのローレベルを第一の電圧値にシフトすると共にハイレベルを第二の電圧値にシフトするレベルシフト回路を介してローパスフィルタに入力し、ローパスフィルタから出力されたアナログ電圧によって利得制御増幅器の利得を制御したので、ローパスフィルタからは第一の電圧値から第二の電圧値まで変化するアナログ電圧が出力され、このアナログ電圧がＡＧＣ電圧として利得制御増幅器に印加される。よって、ＰＤＭ信号の全範囲のパルス密度に比例したＡＧＣ電圧範囲によって利得制御増幅器は最小利得から最大利得まで制御可能となる。
【００２１】
また、レベルシフト回路を縦続接続された二段のインバータによって構成すると共に、後段のインバータをトランジスタで構成し、トランジスタのエミッタを直接第一の電圧値にプルアップすると共にコレクタを抵抗を介して第二の電圧値にプルアップし、トランジスタのコレクタをローパスフィルタに接続したので、ローパスフィルタから出力されるアナログ電圧の範囲を第一の電圧値から第二の電圧値の範囲に収めることができる。
【００２２】
また、電圧シフト回路を抵抗分圧回路によって構成し、抵抗分圧回路の一端にパルス密度変調信号を入力すると共に、他端を接地し、抵抗分圧回路の分圧点をローパスフィルタに接続したので、ローパスフィルタから出力されるアナログ電圧はパルス密度に比例して０ボルトから第二の電圧値まで変化したものとなり、第二の電圧値をＰＤＭ信号のハイレベルよりも低くできるので、最大利得時のＡＧＣ電圧が低い利得制御増幅器を制御する場合に、利得制御範囲に必要なＡＧＣ電圧を作ることができる。
【００２３】
また、電圧シフト回路を抵抗分圧回路によって構成し、抵抗分圧回路の一端にパルス密度変調信号を入力すると共に、他端にパルス密度変調信号のハイレベルに等しい電圧を印加し、抵抗分圧回路の分圧点をローパスフィルタに接続したので、ローパスフィルタから出力されるアナログ電圧はＰＤＭ信号のローレベルよりも高い電圧からハイレベルよりも低い電圧の範囲となる。従って、ＡＧＣ電圧範囲の狭い利得制御増幅器の制御に適する。
【図面の簡単な説明】
【図１】本発明の利得制御回路における第一の実施形態の構成を示す回路図である。
【図２】本発明の第一の実施形態における利得制御回路のＡＧＣ特性図である。
【図３】本発明の第一の実施形態におけるＰＤＭ信号の波形図である。
【図４】本発明の第一の実施形態におけるパルス密度とアナログ電圧との関係図である。
【図５】本発明の利得制御回路における第二の実施形態の構成を示す回路図である。
【図６】本発明の第二の実施形態におけるＰＤＭ信号の波形図である。
【図７】本発明の第二の実施形態におけるパルス密度とアナログ電圧との関係図である。
【図８】本発明の第二の実施形態における利得制御回路のＡＧＣ特性図である。
【図９】本発明の利得制御回路における第三の実施形態の構成を示す回路図である。
【図１０】本発明の第三の実施形態におけるＰＤＭ信号の波形図である。
【図１１】本発明の第三の実施形態におけるパルス密度とアナログ電圧との関係図である。
【図１２】本発明の第三の実施形態における利得制御回路のＡＧＣ特性図である。
【図１３】従来の利得制御回路に使用するＡＧＣ電圧を生成する回路図である。
【図１４】従来の得制御回路に使用するＰＤＭ信号の波形図である。
【図１５】従来の利得制御回路におけるパルス密度とアナログ電圧との関係図である。
【図１６】従来の利得制御回路のＡＧＣ特性図である。
【符号の説明】
１利得制御増幅器
２レベルシフト回路
２ａ、２ｂインバータ
ＴＲトランジスタ
Ｒ１、Ｒ２抵抗
３ローパスフィルタ

Claims

入力されたパルス密度変調信号をパルス密度に比例するアナログ電圧に変換するローパスフィルタと、利得制御電圧の第一の電圧値から第二の電圧値までの範囲で最小利得から最大利得まで制御される利得制御増幅器とを備え、前記パルス密度変調信号を、そのローレベルを前記第一の電圧値にシフトすると共にハイレベルを前記第二の電圧値にシフトするレベルシフト回路を介して前記ローパスフィルタに入力し、前記ローパスフィルタから出力された前記アナログ電圧によって前記利得制御増幅器の利得を制御したことを特徴とする利得制御回路。
前記レベルシフト回路を縦続接続された二段のインバータによって構成すると共に、後段のインバータをトランジスタで構成し、前記トランジスタのエミッタを直接前記第一の電圧値にプルアップすると共にコレクタを抵抗を介して前記第二の電圧値にプルアップし、前記トランジスタのコレクタを前記ローパスフィルタに接続したことを特徴とする請求項１に記載の利得制御回路。
前記電圧シフト回路を抵抗分圧回路によって構成し、前記抵抗分圧回路の一端に前記パルス密度変調信号を入力すると共に、他端を接地し、前記抵抗分圧回路の分圧点を前記ローパスフィルタに接続したことを特徴とする請求項１に記載の利得制御回路。
前記電圧シフト回路を抵抗分圧回路によって構成し、前記抵抗分圧回路の一端に前記パルス密度変調信号を入力すると共に、他端に前記パルス密度変調信号のハイレベルに等しい電圧を印加し、前記抵抗分圧回路の分圧点を前記ローパスフィルタに接続したことを特徴とする請求項１に記載の利得制御回路。