JP3300222B2 - デルタシグマ変調型アナログ／デジタル変換回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、音響信号に関して
好適に実施され、該音響信号を１ビットデジタル信号で
記録、再生および伝送等を行うにあたって、該音響信号
を１ビットデジタル信号にアナログ／デジタル変換する
ためのデルタシグマ変調型アナログ／デジタル変換回路
に関する。

【０００２】

【従来の技術】近年、標本化周波数をあまり高くするこ
となく、変換精度を向上することができるデルタシグマ
変調方式を用いるアナログ／デジタル変換回路が用いら
れるようになってきている。このデルタシグマ変調型の
アナログ／デジタル変換回路は、大略的に、縦続接続さ
れる複数段の積分器と、各積分器からの出力を加算する
加算器と、加算器からの出力を１ビット量子化する量子
化器と、量子化器からの出力をアナログ変換して入力に
帰還するデジタル／アナログ変換器とを備えて構成され
ている。

【０００３】このようなデルタシグマ変調型のアナログ
／デジタル変換回路において、一般に、前記積分器の段
数、すなわち帰還次数を大きくすることによって、量子
化ノイズを高域の周波数側に移動するノイズシェーピン
グ効果が得られ、Ｓ／Ｎの改善が可能であることが知ら
れている。また、Ｓ／Ｎの向上のために、高い入力ゲイ
ンで、許容入力レベルを大きく設定することが要求され
ている。

【０００４】しかしながら、前記積分器を高次に構成す
る程、および入力ゲインを大きくする程、回路が発振し
易いという問題がある。前記発振は、信号レベルが所定
の発振限界値を超えたときに発生する。このため、信号
レベルの制御が重要であり、典型的な従来技術では、図
５で示すようにして、信号レベルの制御が行われてい
る。

【０００５】図５は、典型的な従来技術のデルタシグマ
変調型のアナログ／デジタル変換回路１の電気的構成を
示すブロック図である。このアナログ／デジタル変換回
路１は、縦続接続された７次の積分器ｍ１，ｍ２，…，
ｍ７と、帰還抵抗ｒ０と、加算器３と、量子化器４と、
デジタル／アナログ変換器５とを備えて構成されてい
る。

【０００６】第１次の積分器ｍ１は、入力抵抗ｒ１と、
差動増幅器ａ１と、時定数素子であるコンデンサｃ１と
を備えて構成されている。入力端子６からのアナログ音
響信号は、入力抵抗ｒ１を介して、差動増幅器ａ１の反
転入力端子に入力される。この差動増幅器ａ１の非反転
入力端子は接地されている。この差動増幅器ａ１からの
出力は、前記加算器３へ出力されるとともに、コンデン
サｃ１を介して反転入力端子に入力されて負帰還され
る。

【０００７】残余の積分器ｍ２〜ｍ７も、前記積分器ｍ
１と同様に構成されており、対応する部分の参照符号
は、同一の英字に各積分器ｍ２〜ｍ７の次数に対応した
添数字を付して示している。したがって、たとえば第２
次の積分器ｍ２では、積分器ｍ１からの出力が入力抵抗
ｒ２を介して入力され、出力は加算器３に入力されると
ともに、次段の積分器ｍ３に入力される。

【０００８】各積分器ｍ１〜ｍ７からの出力は、前述の
ように加算器３に入力されて相互に加算された後、量子
化器４に入力される。量子化器４では、加算器３からの
出力が０以上であるときには出力端子７に「１」の出力
を導出し、０未満であるときには「０」の出力を導出
し、こうして各積分器ｍ１〜ｍ７からの出力加算値が１
ビット量子化される。また、この量子化器４による量子
化結果の出力は、デジタル／アナログ変換器５において
アナログ値に変換された後、帰還抵抗ｒ０を介して入力
側に負帰還されている。

【０００９】このアナログ／デジタル変換回路１では、
前記信号レベルの制御を実現するために、振幅が大きく
なる第３次以降の積分器ｍ３〜ｍ７に関して、リミッタ
回路ｄ３，ｄ４，…，ｄ７がそれぞれ設けられている。
前記リミッタ回路ｄ３〜ｄ７は、相互に逆極性のダイオ
ードが並列に接続されて構成されており、帰還コンデン
サｃ３〜ｃ７と並列に設けられている。

【００１０】したがって、図６（ａ）で示す各差動増幅
器ａ３〜ａ７への入力電圧に対して、出力電圧が図６
（ｂ）において参照符Ｖｓ1 で示すように前記ダイオー
ドの導通電圧以上となるときには、該出力電圧がリミッ
タ回路ｄ３〜ｄ７によって、帰還コンデンサｃ３〜ｃ７
をバイパスして、負帰還される。前記ダイオードの段数
は、制限すべき振幅値に対応して決定される。こうし
て、各差動増幅器ａ３〜ａ７からの出力の振幅値が、図
６（ｂ）において参照符Ｖｓ２で示すような、該積分器
ｍ１〜ｍ７が安定に動作する振幅限界値を超えない所定
範囲に制限されて、前記発振の防止が図られている。

【００１１】

【発明が解決しようとする課題】上述のような従来技術
のアナログ／デジタル変換回路１では、回路構成は比較
的簡単で経済的であるけれども、リミッタ回路ｄ３〜ｄ
７の部品点数が多く、回路の実装面積が多くなってしま
うという問題がある。すなわち、上述の図５の例におい
て、各差動増幅器ａ１〜ａ７の電源電圧は、たとえば５
Ｖであり、これに対応してリミッタ回路ｄ３〜ｄ７のダ
イオードは、２段、すなわち各リミッタ回路ｄ３〜ｄ７
当り４個のダイオードによって構成されている。したが
って、多数のダイオードの実装面積が必要になるという
問題がある。

【００１２】また、振幅の制限値がダイオードのオン電
圧の整数倍の値に決定されてしまうために、微少な調整
を行うことができないという問題がある。

【００１３】本発明の目的は、高次のデルタシグマ変調
型アナログ／デジタル変換回路において、発振を防止す
るにあたって、回路の実装面積の縮小を図ることができ
るとともに、振幅制限値の微少な調整を行うことができ
るデルタシグマ変調型アナログ／デジタル変換回路を提
供することである。

【００１４】

【課題を解決するための手段】請求項１の発明に係るデ
ルタシグマ変調型アナログ／デジタル変換回路は、複数
段の積分器が縦続接続されて構成される高次のデルタシ
グマ変調型アナログ／デジタル変換回路において、前記
積分器を、電源電圧の変化に対して、予め定める適正な
ゲインおよびリニアリティが得られる差動増幅器を用い
て実現し、前記電源電圧に対応した差動増幅器の振幅制
限作用を用いる電圧増幅器が、第２次の積分器と第３次
の積分器との間に介在され、電源電圧に対応した差動増
幅器の振幅制限値が、前記電圧増幅器が第３次以降の積
分器が安定に動作する振幅限界値と一致するように、前
記電圧増幅器がゲイン設定を行うことを特徴とする。

【００１５】上記の構成によれば、積分器を構成してい
る差動増幅器の動作領域が電源電圧によって制限される
ことを利用して、前記差動増幅器に、適正入力時には、
適正なゲインでリニアリティを有する増幅動作を行わ
せ、強入力時には、前記電源電圧に対応して設定される
ことになる動作領域の限界値に近付く程、ゲインを抑圧
させ、前記動作領域を超える部分をクリップして切取ら
せる。

【００１６】したがって、たとえば第２次の積分器と第
３次の積分器との間に、差動増幅器などから成る電圧増
幅器を介在し、第３次の積分器の入力ゲインを小さくす
るだけで、発振防止のための振幅制限動作を行うことが
でき、回路の実装面積を縮小することができるととも
に、入力ゲインを高く設定してＳ／Ｎを向上することが
できる。また、前記電圧増幅器のゲインおよび第３次の
積分器の入力ゲインを調整することによって、該第３次
の積分器の入力振幅に対する制限値の微少な調整を可能
とすることもできる。

【００１７】

【００１８】また、強入力信号では、電源電圧に対応し
て決定される振幅制限値を超える部分がクリップされ、
この振幅制限値は後続の積分器のゲインによって決定さ
れる発振限界値未満であるので、発振が生じることはな
い。このようにして、発振防止のための振幅制限動作を
実現することができる。

【００１９】さらにまた、請求項２の発明に係るデルタ
シグマ変調型アナログ／デジタル変換回路は、複数段の
積分器が縦続接続されて構成される高次のデルタシグマ
変調型アナログ／デジタル変換回路において、各積分器
を複数のグループに区分し、各グループ毎に個別的に電
源供給を行うことができ、各積分器での振幅を電源電圧
に対応して制限させることができる電源回路を備えるこ
とを特徴とする。

【００２０】上記の構成によれば、差動増幅器および帰
還コンデンサ等を備えて構成される各積分器に対して、
たとえば前段側のグループの積分器に対しては所定のゲ
インを得ることができるような電源電圧に設定し、後段
側の積分器に対しては過大振幅をクリップすることがで
きるような電源電圧に設定して、その積分器の出力の振
幅値を抑え、発振を防止する。

【００２１】このようにして、たとえば前段側と後段側
とのそれぞれのグループに対して、異なる電源電圧を供
給することができる電源回路を設けることによって、前
記電圧増幅器を用いることなく、発振防止のための振幅
制限動作を行うことができる。

【００２２】

【発明の実施の形態】本発明の実施の一形態について、
図１〜図３に基づいて説明すれば以下のとおりである。

【００２３】図１は、本発明の実施の一形態のデルタシ
グマ変調型のアナログ／デジタル変換回路１１の電気的
構成を示すブロック図である。このアナログ／デジタル
変換回路１１は、縦続接続された７次の積分器Ｍ１，Ｍ
２，…，Ｍ７と、帰還抵抗Ｒ０と、電圧増幅器１２と、
加算器１３と、量子化器１４と、デジタル／アナログ変
換器１５とを備えて構成されている。

【００２４】第１次の積分器Ｍ１は、入力抵抗Ｒ１と、
差動増幅器Ａ１と、時定数素子であるコンデンサＣ１と
を備えて構成されている。入力端子１６からのアナログ
音響信号は、入力抵抗Ｒ１を介して、差動増幅器Ａ１の
反転入力端子に入力される。この差動増幅器Ａ１の非反
転入力端子は接地されている。この差動増幅器Ａ１から
の出力は、前記加算器１３へ出力されるとともに、コン
デンサＣ１を介して反転入力端子に入力されて負帰還さ
れる。

【００２５】残余の積分器Ｍ２〜Ｍ７も、前記積分器Ｍ
１と同様に構成されており、対応する部分の参照符号
は、同一の英字に各積分器Ｍ２〜Ｍ７の次数に対応した
添数字を付して示している。したがって、たとえば第２
次の積分器Ｍ２では、積分器Ｍ１からの出力が入力抵抗
Ｒ２を介して入力され、出力は加算器１３に入力される
とともに、電圧増幅器１２を介して次段の積分器Ｍ３に
入力される。

【００２６】各積分器Ｍ１〜Ｍ７からの出力は、前述の
ように加算器１３に入力されて相互に加算された後、量
子化器１４に入力される。量子化器１４では、加算器１
３からの出力が０以上であるときには出力端子１７に
「１」の出力を導出し、０未満であるときには「０」の
出力を導出し、こうして各積分器Ｍ１〜Ｍ７からの出力
加算値が１ビット量子化される。また、この量子化器１
４による量子化結果の出力は、デジタル／アナログ変換
器１５においてアナログ値に変換された後、帰還抵抗Ｒ
０を介して入力側に負帰還されている。

【００２７】注目すべきは、このアナログ／デジタル変
換回路１１では、第２次の積分器Ｍ２と第３次の積分器
Ｍ３との間に、電圧増幅器１２が介在されていることで
ある。したがって、差動増幅器Ａ２からの出力は、該電
圧増幅器１２において、所定のゲインで増幅された後、
前記入力抵抗Ｒ３を介して、差動増幅器Ａ３の反転入力
端子に与えられる。この電圧増幅器１２は、積分器Ｍ３
への入力信号のゲインを設定するための増幅器であり、
たとえば図２で示すような、一般的な差動増幅器で実現
することができる。

【００２８】図２は、電圧増幅器１２の具体的構成を示
す電気回路図である。この電圧増幅器１２は、差動増幅
器２０と、入力抵抗Ｒａと、帰還抵抗Ｒｂ，Ｒｃと、前
記帰還抵抗Ｒｂ，Ｒｃ間の接続点を接地する抵抗Ｒｄと
を備えて構成されている。したがって、この電圧増幅器
１２の入力電圧をＶｉｎとし、出力電圧をＶｏｕｔとす
るとき、該電圧増幅器１２の入出力特性は、Ｖｏｕｔ＝
−［｛（Ｒｂ＋Ｒｃ）／Ｒａ｝＋ＲｂＲｃ／ＲａＲｄ］
Ｖｉｎとなる。したがって、抵抗Ｒｄを小さくする程、
ゲインは大きくなり、積分器Ｍ３に振幅制限を行わせる
ことができる所望とするゲインを得ることができる。

【００２９】一方、各差動増幅器Ａ１〜Ａ７は、予め定
める範囲の電源電圧に対して、適正なゲインおよびリニ
アリティを有する差動増幅器である。したがって、適正
な入力電圧に対しては、前記ゲインでリニアリティを有
する増幅動作が行われ、これに対して強入力時には、振
幅制限値によって、出力がクリップされる。すなわち、
電源電圧以上の出力電圧を発生することなく、このため
前記電源電圧に対応して決定される振幅制限値に対し
て、入力信号が近付いてゆく程、ゲインが抑圧されるこ
とになる。

【００３０】したがって、電圧増幅器１２のゲインおよ
び積分器Ｍ３の入力ゲインを、積分器Ｍ３への入力振幅
に対する制限値が後段の積分器Ｍ３〜Ｍ７のゲインによ
って決定される発振限界値未満となるように設定するこ
とによって、高次の積分器Ｍ１〜Ｍ７を備えて構成され
る該アナログ／デジタル変換回路１１の発振を防止する
ことができる。

【００３１】すなわち、積分器Ｍ３は、電圧増幅器１２
からの入力が、図３（ａ）において参照符Ｖｉｎ１で示
すように適正入力であるときには、図３（ｂ）におい
て、参照符Ｖｏｕｔ１で示すように、適正なゲインでか
つリニアリティを有する増幅動作を行った出力を導出す
る。これに対して、図３（ａ）において、参照符Ｖｉｎ
２で示すような過大入力時には、前記適正なゲインで増
幅を行うと、図３（ｂ）において、参照符Ｖｏｕｔ２で
示すように振幅制限値Ｖｔｈを超えた波形になってしま
うのに対して、電源電圧でクリップして、図３（ｃ）に
おいて、参照符Ｖｏｕｔ２ａで示すように、振幅制限動
作を行う。

【００３２】したがって、本発明に従うアナログ／デジ
タル変換回路１１では、従来技術のアナログ／デジタル
変換回路１に関して述べたように、各積分器毎にリミッ
タ回路を設ける必要はなく、一般的な差動増幅器などで
実現することができる電圧増幅器１２を積分器への入力
ゲイン設定用に用い、各積分器Ｍ１〜Ｍ７間の少なくと
もいずれか１箇所、好ましくは積分器Ｍ２，Ｍ３間に挿
入するだけでよく、実装面積を縮小することができると
ともに、該アナログ／デジタル変換回路１１への入力ゲ
インを高く設定して、Ｓ／Ｎを向上することができる。
また、電圧増幅器１２のゲインおよびそれに続く積分器
の入力ゲインを調整することによって、該積分器への入
力振幅に対する制限値を微少に調整することができる。

【００３３】本発明の実施の他の形態について、図３お
よび図４に基づいて説明すれば以下のとおりである。

【００３４】図４は、本発明の実施の他の形態のデルタ
シグマ変調型のアナログ／デジタル変換回路２１の電気
的構成を示すブロック図である。このアナログ／デジタ
ル変換回路２１は、前述のアナログ／デジタル変換回路
１１に類似し、対応する部分には同一の参照符号を付し
てその説明を省略する。

【００３５】注目すべきは、このアナログ／デジタル変
換回路２１では、前記電圧増幅器１２を設ける代わり
に、各積分器Ｍ１〜Ｍ７が２つのグループＭ１，Ｍ２；
Ｍ３〜Ｍ７に区分されており、それぞれのグループの差
動増幅器Ａ１，Ａ２；Ａ３〜Ａ７には、電源回路２２，
２３から個別的に電源供給が行われることである。差動
増幅器Ａ１，Ａ２は、電源回路２２からの電源電圧Ｖｃ
ｃ１に対応したゲインで増幅を行うとともに、該電源電
圧Ｖｃｃ１の変化に対して、リニアリティを有する。こ
の電源回路２２はまた、該アナログ／デジタル変換回路
２１内の量子化器１４やデジタル／アナログ変換器１５
などの残余の回路への電源供給を行う。

【００３６】これに対して、差動増幅器Ａ３〜Ａ７は、
電源回路２３からの電源電圧Ｖｃｃ２によって、予め定
める振幅制限値以上の入力信号に対しては、振幅値を制
限するように構成されている。たとえば、前記電源電圧
Ｖｃｃ１が５Ｖに選ばれるときには、電源電圧Ｖｃｃ２
は３Ｖに選ばれ、電源電圧Ｖｃｃ１が９Ｖに選ばれると
きには、電源電圧Ｖｃｃ２は４Ｖに選ばれる。

【００３７】このようにしてもまた、各積分器Ｍ３〜Ｍ
７に特別な構成を設けることなく、積分器Ｍ３〜Ｍ７に
おいて、前記図３（ｂ）において参照符Ｖｏｕｔ２とな
るような過大振幅を、前記振幅制限値Ｖｔｈ未満の、図
３（ｃ）において参照符Ｖｏｕｔ２ａで示す波形に抑制
して、発振を防止するので、回路の実装面積を縮小する
ことができるとともに、前記電源電圧Ｖｃｃ２を調整す
ることによって、振幅制限値を微少に調整することもで
きる。

【００３８】なお、デルタシグマ変調型のアナログ／デ
ジタル変換回路にはアルゴリズムによる安定度の差があ
り、上述のアナログ／デジタル変換回路１１，２１は、
発振を防止するための基本的な回路例を示すものであ
り、たとえばアナログ／デジタル変換回路１１では、電
圧増幅器１２は、１つだけ、積分器Ｍ２と積分器Ｍ３と
の間に挿入されたけれども、前記アルゴリズムに対応し
て、複数の電圧増幅器が他の積分器間に挿入されてもよ
い。また、アナログ／デジタル変換回路２１では、積分
器Ｍ１〜Ｍ７は、２つのグループＭ１，Ｍ２；Ｍ３〜Ｍ
７に分割されて、それぞれ電源回路２２，２３が設けら
れたけれども、前記アルゴリズムに対応して、積分器Ｍ
１〜Ｍ７のグループ分けを他の形態で行ってもよく、ま
たグループ数も２つ以上であってもよい。

【００３９】

【発明の効果】請求項１の発明に係るデルタシグマ変調
型アナログ／デジタル変換回路は、以上のように、複数
段の積分器が縦続接続されて構成される高次のデルタシ
グマ変調型アナログ／デジタル変換回路において、少な
くともいずれか１箇所の積分器間に、積分器を構成して
いる差動増幅器の動作領域が電源電圧によって制限され
ることを利用して、前記動作領域を超える振幅値の入力
信号に対しては、その動作領域を超える部分をクリップ
して切取らせるための電圧増幅器を第２次の積分器と第
３次の積分器との間に介在させ、電源電圧に対応した差
動増幅器の振幅制限値が第３次以降の積分器が安定に動
作する振幅限界値と一致するように、前記電圧増幅器が
ゲイン設定を行う。

【００４０】それゆえ、差動増幅器などから成る電圧増
幅器を介在するだけで、発振防止のための振幅制限動作
を行うことができ、回路の実装面積を縮小することがで
きるとともに、入力ゲインを高く設定してＳ／Ｎを向上
することができる。また、前記電圧増幅器のゲインおよ
びそれに続く積分器の入力ゲインを調整することによっ
て、該積分器の入力振幅に対する制限値の微少な調整を
可能とすることもできる。

【００４１】

【００４２】さらに、強入力信号では、電源電圧に対応
して決定される振幅制限値を超える部分がクリップさ
れ、さらにこの振幅制限値は後続の積分器のゲインによ
って決定される発振限界値未満であり、このようにし
て、発振防止のための振幅制限動作を実現することがで
きる。

【００４３】さらにまた、請求項２の発明に係るデルタ
シグマ変調型アナログ／デジタル変換回路は、以上のよ
うに、複数段の積分器が縦続接続されて構成される高次
のデルタシグマ変調型アナログ／デジタル変換回路にお
いて、各積分器を複数のグループに区分し、各グループ
毎に個別的に電源供給を行い、各積分器での振幅を電源
電圧に対応して制限する。

【００４４】それゆえ、たとえば、前段側のグループの
積分器に対しては所定のゲインを得ることができるよう
な電源電圧に設定し、後段側の積分器に対しては過大振
幅をクリップすることができるような電源電圧に設定す
ることによって、前記電圧増幅器を用いることなく、発
振防止のための振幅制限動作を行うことができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態の高次デルタシグマ変調
型アナログ／デジタル変換回路の電気的構成を示すブロ
ック図である。

【図２】図１で示すアナログ／デジタル変換回路におけ
る電圧増幅器の具体的構成を示す電気回路図である。

【図３】図１および図４で示すアナログ／デジタル変換
回路の動作を説明するための波形図である。

【図４】本発明の実施の他の形態の高次デルタシグマ変
調型アナログ／デジタル変換回路の電気的構成を示すブ
ロック図である。

【図５】典型的な従来技術のデルタシグマ変調型アナロ
グ／デジタル変換回路の電気的構成を示すブロック図で
ある。

【図６】図５で示すアナログ／デジタル変換回路の動作
を説明するための波形図である。

【符号の説明】

１１ アナログ／デジタル変換回路 １２ 電圧増幅器 １３ 加算器 １４ 量子化器 １５ デジタル／アナログ変換器 ２０ 差動増幅器 ２１ アナログ／デジタル変換回路 ２２ 電源回路 ２３ 電源回路 Ａ１〜Ａ７ 差動増幅器 Ｃ１〜Ｃ７ 帰還コンデンサ Ｍ１〜Ｍ７ 積分器 Ｒ０ 帰還抵抗 Ｒ１〜Ｒ７ 入力抵抗 Ｒａ 入力抵抗 Ｒｂ，Ｒｃ 帰還抵抗 Ｒｄ 抵抗

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 3/02 H03M 1/12

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】複数段の積分器が縦続接続されて構成され
   る高次のデルタシグマ変調型アナログ／デジタル変換回
   路において、 前記積分器を、電源電圧の変化に対して、予め定める適
   正なゲインおよびリニアリティが得られる差動増幅器を
   用いて実現し、前 記電源電圧に対応した差動増幅器の振幅制限作用を用
   いる電圧増幅器が、第２次の積分器と第３次の積分器と
   の間に介在され、電源電圧に対応した差動増幅器の振幅
   制限値が、第３次以降の積分器が安定に動作する振幅限
   界値と一致するように、前記電圧増幅器がゲイン設定を
   行うことを特徴とするデルタシグマ変調型アナログ／デ
   ジタル変換回路。
2. 【請求項２】複数段の積分器が縦続接続されて構成され
   る高次のデルタシグマ変調型アナログ／デジタル変換回
   路において、 各積分器を複数のグループに区分し、各グループ毎に個
   別的に電源供給を行うことができ、各積分器での振幅を
   電源電圧に対応して制限させることができる電源回路を
   備えることを特徴とするデルタシグマ変調型アナログ／
   デジタル変換回路。